CN114141773A - 动态随机存取内存结构 - Google Patents
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Abstract
本发明公开了一种动态随机存取内存结构，包含衬底，复数个接触结构，位于所述衬底上，一组第一图案位于所述接触结构上方，其中所述第一图案包含有复数条第一曲线图案，以及一组第二图案与所述第一图案位于同一平面，其中所述第二图案包含有复数条第二曲线图案，其中从一上视图来看，所述复数条第一曲线图案与所述复数条第二曲线图案相互交叉。
Description
本申请是申请号为202010469714.2、申请日为2020年05月28日、发明名称为“动态随机存取内存结构”的分案申请。
技术领域
本发明涉及一种半导体结构，尤其是一种具有筝型的存储点接触垫的动态随机存取内存结构。
背景技术
由于半导体组件朝向高密度化发展，单元面积内的组件尺寸不断减小。半导体组件因其尺寸小，功能多和/或制造成本低而广泛用于电子工业。半导体组件分为储存逻辑数据的半导体组件，操作、处理逻辑数据操作的半导体逻辑组件，或是同时具有半导体储存组件的功能和半导体逻辑组件和/或其他半导体组件功能的混合半导体组件。
半导体组件通常可以包括垂直堆叠的图案，和将堆叠的图案彼此电连接的接触插塞。随着半导体组件高度密集化，图案之间的空间和/或图案与接触插塞之间的空间逐渐减小，因此将增加图案之间和/或图案与接触插塞之间的寄生电容。寄生电容可能导致半导体组件的性能劣化(例如，降低操作速度)。
发明内容
本发明提供一种半导体结构，尤其是一种具有筝型的存储点接触垫的动态随机存取内存结构。藉由设计筝型的存储点接触垫，可以更容易连接其他组件(例如存储点接触或是电容)，提高半导体结构的效能与制作良率。
根据一实施例，本发明提供一种半导体结构，包含衬底，复数个接触结构，位于所述衬底上，一组第一图案位于所述接触结构上方，其中所述第一图案包含有复数条第一曲线图案，以及一组第二图案与所述第一图案位于同一平面，其中所述第二图案包含有复数条第二曲线图案，其中从一上视图来看，所述复数条第一曲线图案与所述复数条第二曲线图案相互交叉。
可选的，其中从一上视图看，包含有复数个存储点接触垫，其中每一个存储点接触垫均为一筝型图案。
可选的，其中任一所述筝型图案的所述存储点接触垫，是由任意两条相邻的第一曲线图案与任意两条相邻的第二曲线图案包围所形成。
可选的，其中所述筝型图案包含有两个长边与两个短边，其中所述两长边长度相同且彼此相邻，其中所述两短边长度也相同且彼此相邻。
可选的，其中所述复数个筝型图案的所述存储点接触垫之中，部分的所述筝型图案的所述存储点接触垫是正向排列，其余的所述筝型图案的所述存储点接触垫是逆向排列。
可选的，其中所述正向排列的所述筝型图案的所述存储点接触垫与所述逆向排列的所述筝型图案的所述存储点接触垫，在所述平面图上互为180度旋转。
可选的，其中各第一曲线图案是一折线图案，各第二曲线图案也是一折线图案。
可选的，其中所述折线图案是由复数个短线图案所串连组成，其中任意两相邻的所述短线图案之间的夹角大于90度。
可选的，更包含有一主动区位于所述衬底中，其中所述接触结构电性连接所述主动区。
可选的，更包含有至少一条位线(bit line)位于所述衬底上，其中所述位线位于两相邻的所述接触结构之间。
本实施例中把存储点接触垫设计成筝型，因此存储点接触垫与接触结构之间的重叠面积更大。此外，由于第一曲线图案与第二曲线图案都设计成曲线或折线，因此在第一曲线图案与第二曲线图案交界处的长度也较长，代表后续填入的绝缘层，可以更有效地电性隔绝相邻的存储点接触垫，避免短路。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1表示本发明优选实施例的半导体结构的剖面图。
图2是本发明半导体结构的进行图案化步骤时的上视示意图。
图3绘出筝型存储点接触垫SNPAD的放大示意图。
图4绘出根据本发明另一优选实施例的第一曲线图案与第二曲线图案交界处的示意图。
图5绘出根据本发明的另一实施例的圆弧状存储点接触垫的形状与位置示意图。
其中，附图标记说明如下：
10-基底；
11-主动区；
12-绝缘层；
13-绝缘层；
14-位线；
16-侧壁子；
20-电容结构；
22-绝缘层；
25-导电层；
30-第一图案；
31-第一曲线图案；
32-短线图案；
33-短线图案；
40-第二图案；
41-第二曲线图案；
42-短线图案；
43-短线图案；
A-短边；
B-长边；
C-夹角；
D-夹角；
BC-位线接触结构；
INT-交界处；
INT2-交界处；
SC-存储点接触结构；
SNPAD-存储点接触垫；
SNPAD’-存储点接触垫；
SNPAD1’-存储点接触垫；
SNPAD2’-存储点接触垫；
D1-第一方向；
D2-第二方向；
L1-重叠尺寸；
L2-重叠尺寸；
L3-长度；
L4-长度。
具体实施方式
下文已揭露足够的细节俾使所述领域的技术人员得以具以实施。再者,一些本领域技术人员熟知的对象结构与操作流程不再多加详述。当然,本发明中亦可应用其他的实施例,或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性及电性上的改变。
同样的,附图的实施例仅为示意且为清楚描述部分细节并未完全依照比例绘制。此外,为求简易明确,当多个实施例具有部分相近的特征时,此相近特征将以同样的实质标记表示。
请参考图1，其中图1表示本发明优选实施例的半导体结构的剖面图。如图1所示，本发明的半导体结构例如为一动态随机存取内存(DRAM)，包含有一基底10，基底10上包含有复数个主动区11以及多个绝缘层12位于主动区11旁，其中基底10与主动区11例如包含半导体材料，如硅或其他合适的材料，而绝缘层12可包含例如氧化硅、氮化硅、氮氧化硅等绝缘材质，但不限于此。
基底10上至少还包含有绝缘层13、复数个位线(bit line)14、复数个存储点接触结构(storage node contact)SC以及至少一位线接触结构(bit line contact)BC。其中绝缘层13位于位线14以及基底10之间，位线14可能包含有多条彼此平行排列的结构，横跨于基底10上方。存储点接触结构SC在两相邻的位线14之间，此处的存储点接触结构SC部分位于主动区11内，电性连接主动区11以及后续形成的电容结构20。位线接触结构BC则位于基底10上，用于电性连接主动区11以及部份的位线14。另外包含有复数个侧壁子16用于电性隔绝位线14、存储点接触结构SC或位线接触结构BC。侧壁子16例如为氮化硅或是氮化硅与氧化硅的复合层，但不限于此。
此外，在存储点接触结构SC与电容结构20之间，还可以包含有存储点接触垫(storage node pad)SNPAD，此处的存储点接触垫SNPAD用于电性连接存储点接触结构SC与电容结构20。另外，在相邻的存储点接触垫SNPAD之间还包含有绝缘层22，用于电性隔绝相邻的存储点接触垫SNPAD避免短路。
上述各组件为一动态随机存取内存(DRAM)的主要组件，由于DRAM的相关技术属于本领域的已知技术，因此在此不多加赘述。
从图1可知，若扩大存储点接触垫SNPAD的宽度，可以更容易与存储点接触结构SC重叠且接触，也就是可以帮助存储点接触结构SC与电容结构20之间的对准与电性连接。换句话说，如果增加存储点接触垫SNPAD的宽度，有助于提高DRAM结构的质量与良率。然而，若单纯地增大存储点接触垫SNPAD的尺寸，又可能会让相邻的存储点接触垫SNPAD彼此接触造成短路，所以如何平衡存储点接触垫SNPAD的尺寸与周围的绝缘层22的尺寸，又能尽可能地扩大存储点接触垫SNPAD与接触结构SC的重叠面积，是本发明的主要目的之一。
在实际制程中，完成位线14、存储点接触结构SC以及位线接触结构BC等组件之后，会先全面性覆盖一导电层(图未示)在上述各组件上，接下来再利用蚀刻步骤在所述导电层中形成凹槽，以将所述导电层隔绝成不同的区域，然后再于凹槽中填入绝缘层。此处所留下来的导电层就是上述存储点接触垫SNPAD，而填入凹槽后所形成的绝缘层就是上述的绝缘层22。最后再于存储点接触垫SNPAD上方形成电容结构20。
在以上实施例，是先形成导电层后，然后在导电层内形成凹槽，并且在凹槽内填入绝缘层。而在本发明其他实施例中，也可以在完成位线14、存储点接触结构SC以及位线接触结构BC等组件之后，先全面性覆盖一绝缘层(图未示)，然后在绝缘层上形成图案化掩膜，并且藉由蚀刻方式去除部分的绝缘层并且形成凹槽后，在重新填入导电层于凹槽中，此时填入凹槽中的导电层就定义为上述存储点接触垫SNPAD。这种方式也属于本发明的涵盖范围内。
本发明的特征在于，在上述蚀刻补步骤中，藉由特殊的图案化步骤来形成特殊图案的凹槽与特殊图案的存储点接触垫SNPAD，以满足存储点接触垫SNPAD与接触结构SC具有更大的重叠面积，此外也可以尽量避免储点接触垫SNPAD尺寸过大而与相邻的储点接触垫SNPAD接触而短路。
请参考图2，图2是本发明半导体结构的进行图案化步骤时的上视示意图。为了简化图式，在图2中仅标示部分的组件，包含存储点接触结构SC以及图案化步骤所需要形成的凹槽图案。其余组件例如主动区11、绝缘层12、绝缘层13、位线14、位线接触结构BC等均未标示于图2中。
如图2所示，在完成位线14、存储点接触结构SC以及位线接触结构BC等组件之后(为了简化图式，图2仅画出存储点接触结构SC的位置)，形成一导电层25覆盖上述组件。然后进行第一次图案化步骤，在导电层25中形成一组第一图案30，接下来再进行第二次图案化步骤，在导电层25中形成一组第二图案40。其中第一图案30包含有复数条第一曲线(或折线)图案31，而第二图案40包含有复数条第二曲线(或折线)图案41。其中第一曲线图案31与第二曲线图案41可能是凹槽，或是在其他实施例中，若先形成绝缘层后才形成导电层(SNPAD)，则此处的第一曲线图案31与第二曲线图案41也可能是掩膜图案。从上视图来看，第一图案30与第二图案40位于同一平面上且相互交叉，也就是说，复数条第一曲线图案31与复数条第二曲线图案41相互交叉。并且在第一图案30与第二图案40交叉后，所留下的导电层25呈现筝形，此处由两条第一曲线图案31与两条第二曲线图案41所围绕的导电层25，即是上述图1中所提及的存储点接触垫SNPAD。
本实施例中，如图2所示，第一图案30包含多条第一曲线图案31，每一条第一曲线图案31大致上沿着一第一方向排列(例如D1)。细部来看，第一曲线图案31为折线图案，包含有交互串连的短线图案32与短线图案33，其中任一短线图案32的两侧均为短线图案33，且对于同一条第一曲线图案31，各短线图案32彼此相互平行排列，各短线图案33也彼此相互平行排列。
本实施例中，如图2所示，第二图案40包含多条第二曲线图案41，每一条第二曲线图案41大致上沿着一第二方向排列(例如D2)。细部来看，第二曲线图案41为折线图案，包含有交互串连的短线图案42与短线图案43，其中任一短线图案42的两侧均为短线图案43，且对于同一条第二曲线图案41，各短线图案42彼此相互平行排列，各短线图案43也彼此相互平行排列。
本实施例中虽然第一曲线图案31与第二曲线图案41都设计成折线图案，但是在本发明的其他优选实施例中，第一曲线图案31与第二曲线图案41可以设计成其他曲线图案，例如波浪形，也属于本发明的涵盖范围内。
本发明的第一曲线图案31与第二曲线图案41在导电层25中形成后，从上视图来看将导电层25分割成许多区间，每一个区间由两条相邻的第一曲线图案31与任意两条相邻的第二曲线图案41包围所形成，此处的每一个区间都可以被视为是一个存储点接触垫SNPAD，且存储点接触垫SNPAD呈现筝型。为了更明确说明筝型的存储点接触垫SNPAD，图3绘出筝型存储点接触垫SNPAD的放大示意图。
如图3所示，本实施例中的筝型存储点接触垫SNPAD包含有四个边，其中两个短边A以及两个长边B，两个短边A的长度相等，两个长边B的长度也相等，且两短边A直接接触，在两个短边之间形成一夹角C，且夹角C为钝角(也就是角度大于90度)，两个长边B之间有一夹角D，且夹角D为锐角(也就是角度小于90度)。
此外，如图2与图3所示，本实施例的筝型存储点接触垫SNPAD，包含有部分的存储点接触垫SNPAD为正向排列，而剩余的存储点接触垫SNPAD则是逆向排列。例如图3中左侧的存储点接触垫SNPAD可以定义为为正向排列，右侧的存储点接触垫SNPAD可以定义为逆向排列，但不限于此。所述的正向排列与逆向排列的定义为在同一平面上(例如XY平面)互为180度翻转的图案。在本实施例中，沿着X轴方向，正向排列的筝型存储点接触垫SNPAD与逆向排列的筝型存储点接触垫SNPAD交错排列。因此所有的筝型存储点接触垫SNPAD会分布更为均匀，较不容易有相互接触而产生短路的可能。
如图2所示，本实施例中把存储点接触垫SNPAD设计成筝型，因此存储点接触垫SNPAD与接触结构SC之间的重叠面积更大(如图2所示的重叠尺寸L1)。此外，由于第一曲线图案31与第二曲线图案41都设计成曲线或折线，因此在第一曲线图案31与第二曲线图案41交界处INT的长度也较长(如图2所示的交界处INT的重叠尺寸L2)，代表后续填入的绝缘层22，可以更有效地电性隔绝相邻的存储点接触垫SNPAD，避免短路。此外，本优选实施例中，交界处INT呈现六边形，但不限于此。
在本发明的另一优选实施例中，请参考图4，其绘出第一曲线图案与第二曲线图案交界处，为了明确表示图式，除了交界处INT2之外，其余组件在图4中均未绘出。本优选实施例，制作过程中可能因为蚀刻的关系，让交界处INT2呈现圆角化。如图4所示，交界处INT2具有与上述实施例中的交界处INT类似图案，但因蚀刻的关系而让交界处INT2的角度较为圆滑。本实施例也属于本发明的涵盖范围内。
另外，在本发明的另一优选实施例中，请参考图5，其绘出根据本发明的另一实施例的存储点接触垫SNPAD’的形状与位置示意图。为了明确表示图式，除了存储点接触垫SNPAD’之外，其余组件在图5中均未绘出。本优选实施例中，各个存储点接触垫SNPAD呈现棋盘式交错排列，且每一个存储点接触垫SNPAD’呈现圆弧状筝型图案。其中所述圆弧状筝型图案与前述实施例所述的筝型图案类似，但是因为制作过程中因为蚀刻工艺的影响，使得筝型图案的边角被圆弧化，而呈现圆弧状的筝型图案的存储点接触垫SNPAD’。本优选实施例中，如图5所示，圆弧状筝型图案的存储点接触垫SNPAD’包含有两个长弧边与两个短弧边，其中所述两长弧边长度相同且彼此相邻，其中所述两短弧边长度也相同且彼此相邻。所述复数个圆弧状筝型图案的存储点接触垫SNPAD’之中，部分的存储点接触垫SNPAD’是正向排列，其余的存储点接触垫SNPAD’是逆向排列，其中所述正向排列的存储点接触垫SNPAD’与所述逆向排列的存储点接触垫SNPAD’，在平面图上互为180度旋转。另外，在沿着第一方向上，任一存储点接触垫SNPAD’与相邻的另一个存储点接触垫(例如SNPAD1’)的最短距离定义为长度L3，而沿着第二方向，任一存储点接触垫SNPAD’与相邻的另一个存储点接触垫(例如SNPAD2’)的最短距离定义为长度L4，其中长度L3与长度L4并不相等，且上述第一方向与上述第二方向彼此之间不互相平行。本实施例也属于本发明的涵盖范围内。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种动态随机存取内存结构，包含:
衬底；以及
复数个导电图案，排列于所述衬底上，其中所述导电图案呈现棋盘式交错排列，且每一个导电图案呈现圆弧状筝型图案，其中所述圆弧状筝型图案中的部分导电图案是正向排列，其余的导电图案是逆向排列，其中所述正向排列与所述逆向排列，在平面图上互为180度旋转。
2.根据权利要求1所述的动态随机存取内存结构,其特征在于，在第一方向上，所述导电图案与相邻的另一个所述导电图案的最短距离为长度L3，在第二方向上，所述导电图案与相邻的另一个所述导电图案的最短距离为长度L4，其中所述长度L3与所述长度L4大小不同。
3.根据权利要求2所述的动态随机存取内存结构,其特征在于，其中所述第一方向与所述第二方向不互相平行。
4.根据权利要求1所述的动态随机存取内存结构,其特征在于，所述圆弧状筝型图案的边角呈现圆角化。
5.根据权利要求1所述的动态随机存取内存结构,其特征在于，所述圆弧状筝型图案是由任意两条相邻的第一曲线图案与任意两条相邻的第二曲线图案包围所形成。
6.根据权利要求1所述的动态随机存取内存结构,其特征在于，所述圆弧状筝型图案包含有两个长边与两个短边，其中两个所述长边长度相同且彼此相邻，两个所述短边长度也相同且彼此相邻。
7.一种动态随机存取内存结构，包含:
衬底；以及
复数个导电图案，排列于所述衬底上，其中所述导电图案呈现棋盘式交错排列，所述导电图案包含有四个边，分别为两个短边与两个长边，且两个短边直接接触，在两个短边之间形成一夹角，且夹角为钝角，两个长边之间形成一夹角，且夹角为锐角，且两个所述夹角呈现圆角化。
8.根据权利要求7所述的动态随机存取内存结构,其特征在于，两个所述短边长度相同，且两个所述长边长度也相同。
9.根据权利要求7所述的动态随机存取内存结构,其特征在于，每一个导电图案呈现圆弧状筝型图案，其中所述圆弧状筝型图案中的部分导电图案是正向排列，其余的导电图案是逆向排列，所述正向排列与所述逆向排列，在平面图上互为180度旋转。
10.根据权利要求7所述的动态随机存取内存结构,其特征在于，在第一方向上，所述导电图案与相邻的另一个所述导电图案的最短距离为长度L3，在第二方向上，所述导电图案与相邻的另一个所述导电图案的最短距离为长度L4，其中所述长度L3与所述长度L4大小不同。
11.根据权利要求10所述的动态随机存取内存结构,其特征在于，其中所述第一方向与所述第二方向不互相平行。
12.根据权利要求7所述的动态随机存取内存结构,其特征在于，所述圆弧状筝型图案是由任意两条相邻的第一曲线图案与任意两条相邻的第二曲线图案包围所形成。
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| KR100505667B1 (ko) * | 2003-01-16 | 2005-08-03 | 삼성전자주식회사 | 스토리지 전극과 접촉하기 위해 비트 라인 방향으로확장된 콘택체를 포함하는 반도체 소자 제조 방법 |
| US7476920B2 (en) * | 2004-12-15 | 2009-01-13 | Infineon Technologies Ag | 6F2 access transistor arrangement and semiconductor memory device |
| JP5694625B2 (ja) * | 2006-04-13 | 2015-04-01 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| TWI455290B (zh) * | 2008-11-13 | 2014-10-01 | Inotera Memories Inc | 記憶體元件及其製造方法 |
| JP2013179165A (ja) * | 2012-02-28 | 2013-09-09 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
| KR20160042233A (ko) * | 2014-10-07 | 2016-04-19 | 삼성전자주식회사 | 캐패시터를 포함하는 반도체 소자 |
| TWI530988B (zh) * | 2014-11-18 | 2016-04-21 | 華亞科技股份有限公司 | 具有非典型圖案之光阻、使用此光阻蝕刻基材之方法與所得之蝕刻洞 |
| CN107342263B (zh) * | 2017-07-07 | 2018-06-26 | 睿力集成电路有限公司 | 存储器及其形成方法、半导体器件 |
| CN109698193B (zh) * | 2017-10-24 | 2024-02-09 | 长鑫存储技术有限公司 | 一种半导体存储器的阵列结构 |
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