CN114023766B - 阵列基板及其制备方法和显示面板 - Google Patents

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Abstract

本申请公开了一种阵列基板及其制备方法和显示面板,阵列基板包括衬底和触控单,衬底包括相邻设置的像素区和非像素区,触控单元设置于衬底上,触控单元位于非像素区,触控单元包括触控晶体管、压感层和第一触控电极,触控晶体管设置于衬底上,触控晶体管包括第一栅极,压感层设置于第一栅极上,第一触控电极设置于压感层上,第一栅极、压感层和第一触控电极构成触控电容,在本申请中,将第一栅极复用为触控电容的第二触控电极,可以提高触控单元的信噪比,进而提高了阵列基板的性能。

Description

阵列基板及其制备方法和显示面板
技术领域
本申请涉及显示技术领域,具体涉及一种阵列基板及其制备方法和显示面板。
背景技术
随着显示技术的发展,将传感器集成在显示面板之中也是一种趋势,将传感器集成在显示面板内,特别是触控传感器和光传感器,可以有效的改善光效的损失和成本的上升,但目前的传感器通常设置在像素区,导致与像素区的信号串扰大,从而使得信噪比降低。
发明内容
本申请实施例提供一种阵列基板及其制备方法和显示面板,以解决阵列基板信噪比低的问题。
本申请提供一种阵列基板,包括:
衬底,所述衬底包括相邻设置的像素区和非像素区;和
触控单元,所述触控单元设置于所述衬底上,所述触控单元位于所述非像素区,所述触控单元包括:
触控晶体管,所述触控晶体管设置于所述衬底上,所述触控晶体管包括第一栅极;
压感层,所述压感层设置于所述第一栅极上;
第一触控电极,所述第一触控电极设置于所述压感层上。
可选的,在本申请的一些实施例中,所述第一栅极、所述压感层和所述第一触控电极构成触控电容,所述触控电容在所述衬底上的正投影位于所述触控晶体管在所述衬底上的正投影内。
可选的,在本申请的一些实施例中,所述阵列基板还包括与所述触控晶体管串联设置的读取晶体管。
可选的,在本申请的一些实施例中,所述触控晶体管在所述衬底上的正投影与所述读取晶体管在所述衬底上的正投影错开。
可选的,在本申请的一些实施例中,所述触控晶体管还包括第一有源部、第一源极、第一漏极、第二栅极、缓冲层和第一栅极绝缘部,所述读取晶体管包括第二源极、第二栅极绝缘部和第三栅极;
所述第一源极、所述第二栅极、所述第一漏极和所述第二源极同层设置于所述衬底上,且间隔设置;所述第二栅极位于所述第一源极与所述第一漏极之间,所述第一漏极位于所述第二栅极与所述第二源极之间;
所述缓冲层覆盖所述衬底、所述第一源极、所述第二栅极、所述第一漏极和所述第二源极;
所述第一有源部设置于所述缓冲层上,且与所述第一源极、所述第一漏极以及所述第二源极连接;
所述第一栅极绝缘部设置于所述第一有源部上,且所述第一栅极绝缘部位于所述第二栅极之上;所述第二栅极绝缘部设置于所述第一有源部上,且位于所述第一漏极与所述第二源极之间的所述第一有源部上,所述第一栅极绝缘部与所述第二栅极绝缘部间隔设置;
所述第一栅极设置于所述第一栅极绝缘部上,所述第三栅极设置于所述第二栅极绝缘部上。
可选的,在本申请的一些实施例中,所述触控晶体管还包括第一有源部、第二栅极、第一源极、第一漏极、钝化层、缓冲层和第一栅极绝缘部,所述读取晶体管包括第二源极、第二有源部、第二栅极绝缘部和第三栅极;
第二栅极设置于所述衬底上;
所述缓冲层覆盖所述衬底以及所述第二栅极;
所述第一有源部和所述第二有源部同层设置于所述缓冲层上,且间隔设置,所述第一有源部位于所述第二栅极之上;
所述第一栅极绝缘部设置于所述第一有源部上,所述第二栅极绝缘部设置于所述第二有源部上;
所述第一栅极设置于所述第一栅极绝缘部上,所述第三栅极设置于所述第二栅极绝缘部上;
所述钝化层覆盖所述缓冲层、所述第一有源部、第二有源部、第一栅极绝缘部、第二栅极绝缘部、所述第一栅极和所述第三栅极;
所述第一源极、所述第一漏极和所述第二源极同层设置于所述钝化层上,且间隔设置于所述钝化层上,所述第一源极与所述第一有源部的一侧连接,所述第一漏极与所述第一有源部的另一侧以及所述第二有源部的一侧连接,所述第二源极与所述第二有源部的另一侧连接。
可选的,在本申请的一些实施例中,所述触控晶体管在所述衬底上的正投影与所述读取晶体管在所述衬底上的正投影重叠。
可选的,在本申请的一些实施例中,所述触控晶体管还包括第一有源部和与所述第一有源部连接的第一漏极,所述读取晶体管包括第二有源部和第二漏极,所述第二漏极与所述第二有源部以及所述第一漏极连接。
可选的,在本申请的一些实施例中,所述触控晶体管还包括平坦层、第二栅极、第一栅极绝缘部、第一源极和层间介质层,所述读取晶体管还包括第二栅极绝缘部、第三栅极、钝化层和第二源极;
所述第二有源部、所述第二栅极绝缘部和所述第三栅极依次层叠设置于所述衬底上;
所述钝化层覆盖所述第二有源部、所述第二栅极绝缘部、所述第三栅极和衬底;
所述第二源极与所述第二漏极同层设置于所述钝化层上,所述第二源极与所述第二漏极间隔设置,且与所述第二有源部连接;
所述第二栅极设置于所述钝化层上,且位于所述第三栅极之上;
所述平坦层覆盖所述钝化层和所述第二栅极;
所述第一有源部、所述第一栅极绝缘部和所述第一栅极依次层叠设置于所述平坦层上,且位于所述第二栅极之上;
所述层间介质层覆盖所述平坦层、所述第一有源部、所述第一栅极绝缘部和所述第一栅极;
所述第一源极与所述第一漏极同层设置于所述层间介质层上,且所述第一源极与所述第一漏极间隔设置,所述第一源极与所述第一有源部的一侧连接,所述第一漏极与所述第二漏极以及所述第一有源部的另一侧连接。
相应的,本申请还提供一种显示面板,所述显示面板包括如上任一项所述的阵列基板。
相应的,本申请还提供一种阵列基板的制备方法,包括:
提供一衬底,所述衬底包括相邻设置的像素区和非像素区;
在所述衬底上形成触控晶体管,所述触控晶体管包括第一栅极,所述触控晶体管位于在所述非像素区;
在所述触控晶体管上设置压感层材料,对所述压感层材料进行图案化处理,形成位于所述第一栅极上的压感层;以及
在所述触控晶体管以及所述压感层上设置第一触控电极材料,对所述第一触控电极材料进行图案化处理,形成位于所述第一栅极上的第一触控电极。
可选的,在本申请的一些实施例中,所述在所述衬底上形成触控晶体管的步骤中,包括:
在所述衬底上设置导电材料,对所述导电材料进行图案化处理形成间隔设置的第一源极、第二栅极、第一漏极和第二源极;
在所述衬底、所述第一源极、所述第二栅极、所述第一漏极和所述第二源极形成缓冲层;
在所述缓冲层上设置有源层材料,对所述有源层进行图案化处理,形成与所述第一源极、所述第一漏极以及第二源极连接的第一有源部;
在所述缓冲层以及所述第一有源部上依次层叠设置栅极绝缘层材料和栅极材料,对所述栅极绝缘层材料和所述栅极材料进行图案化,形成第一栅极绝缘部、第二栅极绝缘部、第一栅极和第三栅极,所述第一栅极绝缘部与所述第二栅极绝缘部间隔设置,所述第一栅极绝缘部位于所述第二栅极之上,所述第二栅极绝缘部位于所述第一漏极与所述第二源极之间,第一栅极位于所述第一栅极绝缘部上,所述第三栅极位于所述第二栅极绝缘部上。
本申请公开了一种阵列基板及其制备方法和显示面板,阵列基板包括衬底和触控单,衬底包括相邻设置的像素区和非像素区,触控单元设置于衬底上,触控单元位于非像素区,触控单元包括触控晶体管、压感层和第一触控电极,触控晶体管设置于衬底上,触控晶体管包括第一栅极,压感层设置于第一栅极上,第一触控电极设置于压感层上,第一栅极、压感层和第一触控电极构成触控电容。在本申请中,触控晶体管的第一栅极和触控电容的第二触控电极共用一层金属,即将第一栅极复用为第二触控电极,而第二触控电极用于将触控信号转化为电信号,因此相当于触控电容的第二触控电极电位改变直接作用在第一栅极上,进而避免了需要中间的信号线连接和传递,减小了触控信号的损失,进而提高了阵列基板的信噪比;将触控晶体管的第一栅极复用为触控电容的第二触控电极,使得触控时,触控电容电荷量发生变化导致第一栅极电压发生变化,从而改变触控晶体管的电流大小;触控单元由读取晶体管和与触控电容连接的触控晶体管组成,且位于非像素区域,可以降低触控电容与像素区的信号串扰,且触控晶体管和读取晶体管可以和像素区的驱动晶体管制程一起完成,无需增加其他制程,进而简化了阵列基板的制备工艺;将触控电容在衬底上的正投影设置于位于触控晶体管在衬底上的正投影内,且将触控电容设置于位于触控晶体管的正上方,使得触控电容中的金属与其他区域无重叠,进而降低了触控电容与其他电容的耦合影响;触控晶体管与读取晶体管串联,使得触控晶体管和读取晶体管作为电阻使用,在Vdd与Vss总压差一定的情况下,利用两个晶体管串联分压原理,将作为可变电阻的触控晶体管上电压读取出来,即第一栅极受触控影响下电流的改变将通过触控晶体管和读取晶体管间的Vout读取。
附图说明
为了更清楚地说明本申请实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的阵列基板的电路示意图。
图2是本申请实施例提供的阵列基板的第一种结构示意图。
图3是本申请实施例提供的阵列基板的第二种结构示意图。
图4是本申请实施例提供的阵列基板的第三种结构示意图。
图5是本申请实施例提供的阵列基板的制备方法的流程示意图。
图6是本申请实施例提供的阵列基板的制备方法的第一流程结构示意图。
图7是本申请实施例提供的阵列基板的制备方法的第二流程结构示意图。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。此外,应当理解的是,此处所描述的具体实施方式仅用于说明和解释本申请,并不用于限制本申请。在本申请中,在未作相反说明的情况下,使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下,具体为附图中的图面方向;而“内”和“外”则是针对装置的轮廓而言的。在本申请中,“反应”可以为化学反应或物理反应。
本申请实施例提供一种阵列基板及其制备方法和显示面板。
本申请提供一种阵列基板,阵列基板包括衬底和触控单元,衬底包括相邻设置的像素区和非像素区,触控单元设置于衬底上,触控单元位于非像素区,触控单元包括触控晶体管、压感层和第一触控电极,触控晶体管设置于衬底上,触控晶体管包括第一栅极,压感层设置于第一栅极上,第一触控电极设置于压感层上。
第一栅极、压感层和第一触控电极构成触控电容,在本申请中,触控晶体管的第一栅极和触控电容的第二触控电极共用一层金属,即将第一栅极复用为第二触控电极,而第二触控电极用于将触控信号转化为电信号,因此相当于触控电容的第二触控电极电位改变直接作用在第一栅极上,进而避免了需要中间的信号线连接和传递,减小了触控信号的损失,进而提高了阵列基板的信噪比;将触控晶体管的第一栅极复用为触控电容的第二触控电极,使得触控时,触控电容电荷量发生变化导致第一栅极电压发生变化,从而改变触控晶体管的电流大小;触控单元由读取晶体管和与触控电容连接的触控晶体管组成,且位于非像素区域,可以降低触控电容与像素区的信号串扰,且触控晶体管和读取晶体管可以和像素区的驱动晶体管制程一起完成,无需增加其他制程,进而简化了阵列基板的制备工艺。
以下进行详细说明。
请参阅图1和图2,图1是本申请实施例提供的阵列基板的电路示意图。图2是本申请实施例提供的阵列基板的第一种结构示意图。本申请提供一种阵列基板,阵列基板10包括衬底20和触控单元30。衬底20包括相邻设置的像素区21和非像素区22。触控单元30设置于衬底20上。触控单元30位于非像素区22,触控单元30包括触控晶体管31、读取晶体管32、压感层33和第一触控电极34。触控晶体管31与读取晶体管32串联设置。触控晶体管31包括第一有源部311、第一栅极312、第一源极313、第一漏极314、第二栅极315、钝化层316、缓冲层317和第一栅极绝缘部318。第一栅极312、压感层33和第一触控电极34构成触控电容。读取晶体管32包括第一有源部311、第一漏极314、第二源极321、第二栅极绝缘部322、第三栅极323和遮光层324。触控电容在衬底20上的正投影位于触控晶体管31在衬底20上的正投影内。触控晶体管31在衬底20上的正投影与读取晶体管32在衬底20上的正投影错开。
具体的,第一源极313、第二栅极315、第一漏极314和第二源极321同层设置于衬底20上,且间隔设置。第二栅极315位于第一源极313与第一漏极314之间。第一漏极314位于第二栅极315与第二源极321之间。第一源极313、第二栅极315、第一漏极314和第二源极321的材料均包括Mo、Al、Ti和Cu中的一种或几种组合。
缓冲层317覆盖衬底20、第一源极313、第二栅极315、第一漏极314和第二源极321。缓冲层317上设置有第一通孔301、第二通孔302以及第三通孔303。第一通孔301贯穿缓冲层317以暴露第一源极313。第二通孔302贯穿缓冲层317以暴露第一漏极314。第三通孔303贯穿缓冲层317以暴露第二源极321。缓冲层317的材料包括氮化硅、氮氧化硅和氧化硅中的一种或几种组合。
第一有源部311设置于缓冲层317上,且延伸入第一通孔301、第二通孔302以及第三通孔303与第一源极313、第一漏极314以及第二源极321连接。与第一源极313、第一漏极314以及第二源极321连接的部分第一有源部311为导体化的第一有源部311。即,触控晶体管31和读取晶体管32共用一层第一有源部311。第一有源部311的材料包括ZnO(氧化锌)、ITZO(铟锡锌氧化物)、ITZTO(铟锡锌锡氧化物)、IZO(铟锡氧化物)、ZTO(锌锡氧化物)和IGZO(铟镓锌氧化物)中的至少一种。
第一栅极绝缘部318设置于第一有源部311上,且第一栅极绝缘部318位于第二栅极315之上。第二栅极绝缘部322设置于第一有源部311上,且位于第一漏极314与第二源极321之间的第一有源部311上。第一栅极绝缘部318与第二栅极绝缘部322间隔设置。第一栅极绝缘部318和第二栅极绝缘部322的材料均包括氮化硅、氮氧化硅和氧化硅中的一种或几种组合。
第一栅极312设置于第一栅极绝缘部318上。第三栅极323设置于第二栅极绝缘部322上。第一栅极312和第二栅极315的材料均包括Mo、Al、Ti和Cu中的一种或几种组合。触控晶体管31包括第一有源部311、第一栅极312、第一源极313、第一漏极314、第二栅极315、钝化层316、缓冲层317和第一栅极绝缘部318。即触控晶体管31为双栅触控晶体管31。读取晶体管32为单栅读取晶体管32。
在本申请中,将触控晶体管31的第一栅极312复用为触控电容的第二触控电极,根据电荷守恒原理,在电容带电量Q不变的情况下,根据Q=CU,触控电容中因按压(pressure)导致其介电常数发生变化,从而触控电容C两极电压也发生变化,而触控电容C中第二触控电极为触控晶体管31的第一栅极312,将改变第一栅极312电位从而改变触控晶体管31电流大小,实现触控性能,即将触控晶体管31的第一栅极312复用为触控电容的第二触控电极,使得触控时,触控电容电荷量发生变化导致第一栅极312电压发生变化,从而改变触控晶体管31的电流大小。
在另一实施例中,触控晶体管31也可以为单栅触控晶体管31。当单栅触控晶体管可为顶栅触控晶体管,触控电容位于顶栅晶体管的正上方;当单栅触控晶体管可为底栅触控晶体管,触控电容位于底栅晶体管的正下方。
钝化层316覆盖第一有源部311、第一栅极绝缘部318、第二栅极绝缘部322、第一栅极312和第三栅极323。钝化层316设置有第四通孔304。第四通孔304贯穿钝化层316以暴露第一栅极312。钝化层316的材料包括氮化硅、氮氧化硅和氧化硅中的一种或几种组合。
压感层33设置在钝化层316上,并延伸入第四通孔304与第一栅极312连接。压感层33可以为一层或多层结构堆叠形成。压感层33的材料包括有机化合物和无机化合物的一种或几种组合。压感层33的材料包括聚偏氟二烯(PVDF)、聚偏氟三烯和锆钛酸铅(PZT)中的一种或几种组合。压感层33的厚度W为3-10微米。具体的,压感层33的厚度W可以为3微米、5微米、6微米、8微米或10微米等。将压感层33的厚度W设置为3-10微米,提高压感效果、膜层附着力以及形变变化百分比,从而提高触控单元30的性能。
在一实施例中,在压感层33的材料中掺杂有锆和钛中的一种或两种组合,在压感层33的材料中掺杂有锆和钛的质量分数为5%-10%。具体的,在压感层33的材料中掺杂有锆和钛的质量分数可以为5%、6%、7.4%、8%或10%等。将在压感层33的材料中掺杂有锆和钛的质量分数设置为5%-10%,提高压感层33的性能,进而提高触控晶体管31的触控性能。若掺杂的含量太高,会使得压感层33太脆,导致压感层33在进行触控时,易破裂;若掺杂的含量太低,会导致压感层33压感特性差,进而影响触控晶体管31的性能。
第一触控电极34设置在钝化层316以及压感层33上。第一触控电极34的材料包括透明金属氧化物材料。具体的,第一触控电极34的材料包括ITO和IZO中的一种或两种组合。第一栅极312、压感层33和第一触控电极34组成触控电容。将触控电容在衬底20上的正投影设置于位于触控晶体管31在衬底20上的正投影内,且触控电容位于触控晶体管31的正上方。
遮光层324设置钝化层316上,且位于读取晶体管32之上。遮光层324在衬底20上的正投影覆盖读取晶体管32在衬底20上的正投影。将遮光层324在衬底20上的正投影设置为覆盖读取晶体管32在衬底20上的正投影,使得光线对读取晶体管32的影响,进而提高读取晶体管32的性能,进而提高阵列基板10的性能。
该电路的工作原理:
在电路中,Vdd输入一个高电压,BGE和scan输入一个负电压,使触控晶体管31和读取晶体管32同时均处于关闭状态,可将其视为两个电阻。而触控晶体管31受压力影响为一个可变电阻,读取晶体管32为一个恒定电阻。在Vdd电压恒定的前提下,Vdd与Vss之间电压恒定,压力变化会使得触控晶体管31电阻变化,从而导致Vout输出电压变化,从而实现触控。
在本申请中,触控晶体管31的第一栅极312和触控电容的第二触控电极共用一层金属,即将第一栅极312复用为第二触控电极,而第二触控电极用于将触控信号转化为电信号,因此相当于触控电容的第二触控电极电位改变直接作用在第一栅极312上,进而避免了需要中间的信号线连接和传递,减小了触控信号的损失,进而提高了阵列基板10的信噪比;将触控晶体管31的第一栅极312复用为触控电容的第二触控电极,使得触控时,触控电容电荷量发生变化导致第一栅极312电压发生变化,从而改变触控晶体管31的电流大小;触控单元30由读取晶体管32和与触控电容连接的触控晶体管31组成,且位于非像素区22域,可以降低触控电容与像素区21的信号串扰,且触控晶体管31和读取晶体管32可以和像素区21的驱动晶体管制程一起制备,无需增加其他制程,进而简化了阵列基板10的制备工艺;将触控电容在衬底20上的正投影设置于位于触控晶体管31在衬底20上的正投影内,且将触控电容设置于位于触控晶体管31的正上方,使得触控电容中的金属与其他区域无重叠,进而降低了触控电容与其他电容的耦合影响,进而提高阵列基板10的信噪比;触控晶体管31通过导体化的第一有源部311与读取晶体管32串联,使得触控晶体管31和读取晶体管32作为电阻使用,在Vdd与Vss总压差一定的情况下,利用两个晶体管串联分压原理,将作为可变电阻的触控晶体管31上电压读取出来,即第一栅极312受触控影响下电流的改变将通过触控晶体管31和读取晶体管32间的Vout读取。
请参阅图3,图3是本申请实施例提供的阵列基板的第二种结构示意图。需要说明的是,第二种结构和第一种结构的不同之处在于:
第一源极313、第一漏极314、第二源极321和第二栅极315不同层设置,触控晶体管31中设置有第一有源部311,读取晶体管32中设置有第二有源部326,第一有源部311和第二有源部326同层,且间隔设置,触控晶体管31和读取晶体管32的串联是通过第一漏极314连接第一有源部311和第二有源部326形成。
具体的,第二栅极315设置于衬底20上。缓冲层317覆盖衬底20以及第二栅极315。第一有源部311和第二有源部326同层设置于缓冲层317上,且间隔设置。第一有源部311位于第二栅极315之上。第一栅极绝缘部318和第一栅极312依次层叠设置于第一有源部311上。第二栅极绝缘部322和第三栅极323依次层叠设置于第二有源部326上。
钝化层316覆盖缓冲层317、第一有源部311、第二有源部326、第一栅极绝缘部318、第二栅极绝缘部322、第一栅极312和第三栅极323。第一通孔301暴露第一有源部311的一侧。第二通孔302暴露第一有源部311的另一侧以及第二有源部326的一侧。第三通孔303暴露第二有源部326的另一侧。
第一源极313延伸入第一通孔301与第一有源部311的一侧连接。第一漏极314延伸入第二通孔302与第一有源部311的另一侧以及第二有源部326的一侧连接。第二源极321延伸入第三通孔303与第二有源部326的另一侧连接。其他与第一种结构相同,此处不再赘述。
在本申请中,将触控电容在衬底20上的正投影设置于位于触控晶体管31在衬底20上的正投影内,使得触控电容中的金属与其他区域无重叠,进而降低了触控电容与其他电容的耦合影响,进而提高阵列基板10的信噪比。触控晶体管31与读取晶体管32采用第一漏极314串联,使得触控晶体管31和读取晶体管32作为电阻使用,在Vdd与Vss总压差一定的情况下,利用两个晶体管串联分压原理,将作为可变电阻的触控晶体管31上电压读取出来,即第一栅极312受触控影响下电流的改变将通过触控晶体管31和读取晶体管32间的Vout读取。
请参阅图4,图4是本申请实施例提供的阵列基板的第三种结构示意图。需要说明的是,第三种结构和第一种结构的不同之处在于:
触控晶体管31在衬底20上的正投影与读取晶体管32在衬底20上的正投影重叠,且触控电容位于触控晶体管31的上,触控晶体管31位于读取晶体管32的上方;触控晶体管31还包括与第一有源部311连接的第一漏极314,读取晶体管32还包括第二有源部326和第二漏极325,第一有源部311和第二有源部326不连接,第二漏极325与第二有源部326以及第一漏极314连接;读取晶体管32的上方不设置有遮光层324。
具体的,缓冲层317设置在衬底20上。第二有源部326、第二栅极绝缘部322和第三栅极323依次层叠设置于缓冲层317上。
钝化层316覆盖第二有源部326、第二栅极绝缘部322、第三栅极323和衬底20。钝化层316设置有第一通孔301和第二通孔302。第一通孔301贯穿钝化层316以暴露第二有源部326的一侧。第二通孔302贯穿钝化层316以暴露第二有源部326的另一侧。
第二源极321、第二栅极315与第二漏极325同层设置于钝化层316上,第二源极321的第一子源极、第二栅极315以及第二漏极325间隔设置。第二源极321延伸入第一通孔301与第二有源部326的一侧连接。第二栅极315设置在第二源极321的第一子源极与第二漏极325之间,且位于第三栅极323之上。第二漏极325与第二有源部326的另一侧连接。
平坦层35覆盖第二源极321的第一子源极、第二漏极325、钝化层316和第二栅极315。
第一有源部311、第一栅极绝缘部318和第一栅极312依次层叠设置于平坦层35上,且位于第二栅极315之上。
层间介质层36覆盖平坦层35、第一有源部311、第一栅极绝缘部318和第一栅极312。层间介质层36设置有第一连接孔305、第二连接孔306、第三连接孔307和第四连接孔308。第一连接孔305贯穿层间介质层36以及平坦层35以暴露第二源极321的第二子源极。第二连接孔306贯穿层间介质层36以暴露第一有源部311的一侧。第三连接孔307贯穿层间介质层36以暴露第一栅极312。第四连接孔308贯穿层间介质层36以暴露第一有源部311的另一侧,且贯穿层间介质层36以及平坦层35以暴露第二漏极325。
第一源极313与第一漏极314同层设置于层间介质层36上,且第一源极313与第一漏极314间隔设置,第一源极313与第一有源部311的一侧连接,第一漏极314与第二漏极325以及第一有源部311的另一侧连接。
压感层33设置于层间介质层36上,并延伸入第三连接孔307与第一栅极312连接。
其他与第一种结构相同,此处不在赘述。
在另一实施例中,触控晶体管31在读取晶体管32的下方,且触控电容位于触控晶体管31与读取晶体管32之间。
在本申请中,将触控晶体管31在衬底20上的正投影设置为与读取晶体管32在衬底20上的正投影重叠,且通过第一漏极314将触控晶体管31与读取晶体管32串联,减小了触控单元30占用非像素区22的面积。触控晶体管31与读取晶体管32采用第一漏极314串联,使得触控晶体管31和读取晶体管32作为电阻使用,在Vdd与Vss总压差一定的情况下,利用两个晶体管串联分压原理,将作为可变电阻的触控晶体管31上电压读取出来,即第一栅极312受触控影响下电流的改变将通过触控晶体管31和读取晶体管32间的Vout读取。
本申请提供一种阵列基板10,触控晶体管31的第一栅极312和触控电容的第二触控电极共用一层金属,即将第一栅极312复用为第二触控电极,而第二触控电极用于将触控信号转化为电信号,因此相当于触控电容的第二触控电极电位改变直接作用在第一栅极312上,进而避免了需要中间的信号线连接和传递,减小了触控信号的损失,进而提高了阵列基板10的信噪比;将触控晶体管31的第一栅极312复用为触控电容的第二触控电极,使得触控时,触控电容电荷量发生变化导致第一栅极312电压发生变化,从而改变触控晶体管31的电流大小;触控单元30由读取晶体管32和与触控电容连接的触控晶体管31组成,且位于非像素区22域,可以降低触控电容与像素区21的信号串扰,且触控晶体管31和读取晶体管32可以和像素区21的驱动晶体管制程一起制备,无需增加其他制程,进而简化了阵列基板10的制备工艺;将触控电容在衬底20上的正投影设置于位于触控晶体管31在衬底20上的正投影内,且将触控电容设置于位于触控晶体管31的正上方,使得触控电容中的金属与其他区域无重叠,进而降低了触控电容与其他电容的耦合影响;触控晶体管31与读取晶体管32串联,使得触控晶体管31和读取晶体管32作为电阻使用,在Vdd与Vss总压差一定的情况下,利用两个晶体管串联分压原理,将作为可变电阻的触控晶体管31上电压读取出来,即第一栅极312受触控影响下电流的改变将通过触控晶体管31和读取晶体管32间的Vout读取;将触控晶体管31在衬底20上的正投影设置为与读取晶体管32在衬底20上的正投影重叠,且通过第一漏极314将触控晶体管31与读取晶体管32串联,减小了触控单元30占用非像素区22的面积。
本申请还提供一种显示面板,显示面板包括本申请提供的阵列基板。
本申请还提供一种阵列基板的制备方法,包括:
B11、提供一衬底,衬底包括相邻设置的像素区和非像素区。
B12、在衬底上形成触控晶体管,触控晶体管包括第一栅极,触控晶体管位于在非像素区。
B13、在触控晶体管上设置压感层材料,对压感层材料进行图案化处理,形成位于第一栅极上的压感层。
B14、在触控晶体管以及压感层上设置第一触控电极材料,对第一触控电极材料进行图案化处理,形成位于第一栅极上的第一触控电极。
以下进行详细说明。
请参阅图5,图5是本申请实施例提供的阵列基板的制备方法的流程图。本申请还提供一种阵列基板的制备方法。包括:
B11、提供一衬底,衬底包括相邻设置的像素区和非像素区。
请继续参阅图2。
B12、在衬底上形成触控晶体管,触控晶体管包括第一栅极,触控晶体管位于在非像素区。
请参阅图6。利用物理气相沉积工艺在衬底20上溅射导电材料,对导电材料进行图案化处理形成间隔设置的第一源极313、第二栅极315、第一漏极314和第二源极321。
请继续参阅图6。采用化学气相沉积工艺在衬底20、第一源极313、第二栅极315、第一漏极314和第二源极321上溅射缓冲层317的材料,对其进行退火以及图案化处理形成缓冲层317。退火温度为300-400℃,退火时间为2-3h。对缓冲层317进行退火,可以降低缓冲层317中氧缺陷以及降低缓冲层317与后续第一有源部311以及第二有源部326的界面缺陷,从而提高触控晶体管31以及读取晶体挂的稳定性,从而提高阵列基板10的性能。
在一实施例中,退火温度可以为300℃、330℃、360℃、380℃或400℃等。退火时间可以为2h、2.4h、2.7h或3h等。将退火温度设置为300-400℃,退火时间设置为2-3h,进一步降低缓冲层317中氧缺陷以及降低缓冲层317与后续第一有源部311以及第二有源部326的界面缺陷,从而提高触控晶体管31以及读取晶体挂的稳定性,从而提高阵列基板10的性能。
请继续参阅图6。在缓冲层317上设置有源层材料,对有源层材料进行图案化处理,形成与第一源极313、第一漏极314以及第二源极321连接的第一有源部311。第一有源部311包括半导体的第一有源部311和导体化的第一有源部311,导体化的第一有源部311通过第一通孔301、第二通孔302以及第三通孔303与第一源极313、第一漏极314以及第二源极321连接。
请继续参阅图6。在衬底20、第一有源部311和第二有源部326上依次沉积栅极绝缘层材料和栅极材料,对栅极材料图形化形成第一栅极312和第三栅极323;然后,采用第一栅极312以及第三栅极323自对准工艺完成栅极绝缘层材料的图形化,形成间隔设置的第一栅极绝缘部318和第二栅极绝缘部322;然后,采用等离子体工艺处理第一有源部311,使其形成半导体的第一有源部311和导体化的第一有源部311。
请继续参阅图6。采用化学气相沉积工艺在第一栅极312以及第三栅极323上沉积钝化层316,对其进行图形化处理,形成钝化层316。
B13、在触控晶体管上设置压感层材料,对压感层材料进行图案化处理,形成位于第一栅极上的压感层。
请继续参阅图6。在钝化层316以及第一栅极312上沉积或涂布压感层33材料,并对其图形化形成压感层33。
B14、在触控晶体管以及压感层上设置第一触控电极材料,对第一触控电极材料进行图案化处理,形成位于第一栅极上的第一触控电极。
请参阅图7。在钝化层316以及压感层33上设置第一触控电极34的材料,并对其图形化形成第一触控电极34。
请继续参阅图7。在压感层33以及钝化层316上设置遮光层324材料,并对其图像化形成遮光层324。
本申请提供一种阵列基板及其制备方法和显示面板,触控晶体管31的第一栅极312和触控电容的第二触控电极共用一层金属,即将第一栅极312复用为第二触控电极,而第二触控电极用于将触控信号转化为电信号,因此相当于触控电容的第二触控电极电位改变直接作用在第一栅极312上,进而避免了需要中间的信号线连接和传递,减小了触控信号的损失,进而提高了阵列基板10的信噪比;将触控晶体管31的第一栅极312复用为触控电容的第二触控电极,使得触控时,触控电容电荷量发生变化导致第一栅极312电压发生变化,从而改变触控晶体管31的电流大小;触控单元30由读取晶体管32和与触控电容连接的触控晶体管31组成,且位于非像素区22域,可以降低触控电容与像素区21的信号串扰,且触控晶体管31和读取晶体管32可以和像素区21的驱动晶体管制程一起侄制备,无需增加其他制程,进而简化了阵列基板10的制备工艺;将触控电容在衬底20上的正投影设置于位于触控晶体管31在衬底20上的正投影内,且将触控电容设置于位于触控晶体管31的正上方,使得触控电容中的金属与其他区域无重叠,进而降低了触控电容与其他电容的耦合影响;触控晶体管31与读取晶体管32串联,使得触控晶体管31和读取晶体管32作为电阻使用,在Vdd与Vss总压差一定的情况下,利用两个晶体管串联分压原理,将作为可变电阻的触控晶体管31上电压读取出来,即第一栅极312受触控影响下电流的改变将通过触控晶体管31和读取晶体管32间的Vout读取。
以上对本申请实施例所提供的一种阵列基板及其制备方法和显示面板进行了详细介绍,本文中应用了具体个例对本申请的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本申请的方法及其核心思想;同时,对于本领域的技术人员,依据本申请的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本申请的限制。

Claims (11)

1.一种阵列基板,其特征在于,包括:
衬底,所述衬底包括相邻设置的像素区和非像素区;和
触控单元,所述触控单元设置于所述衬底上,所述触控单元位于所述非像素区,所述触控单元包括:
触控晶体管,所述触控晶体管设置于所述衬底上,所述触控晶体管包括第一栅极;
压感层,所述压感层设置于所述第一栅极上;
第一触控电极,所述第一触控电极设置于所述压感层上;
所述第一栅极、所述压感层和所述第一触控电极构成触控电容,所述触控电容在所述衬底上的正投影位于所述触控晶体管在所述衬底上的正投影内。
2.根据权利要求1所述的阵列基板,其特征在于,所述阵列基板还包括与所述触控晶体管串联设置的读取晶体管。
3.根据权利要求2所述的阵列基板,其特征在于,所述触控晶体管在所述衬底上的正投影与所述读取晶体管在所述衬底上的正投影错开。
4.根据权利要求3所述的阵列基板,其特征在于,所述触控晶体管还包括第一有源部、第一源极、第一漏极、第二栅极、缓冲层和第一栅极绝缘部,所述读取晶体管包括第二源极、第二栅极绝缘部和第三栅极;
所述第一源极、所述第二栅极、所述第一漏极和所述第二源极同层设置于所述衬底上,且间隔设置;所述第二栅极位于所述第一源极与所述第一漏极之间,所述第一漏极位于所述第二栅极与所述第二源极之间;
所述缓冲层覆盖所述衬底、所述第一源极、所述第二栅极、所述第一漏极和所述第二源极;
所述第一有源部设置于所述缓冲层上,且与所述第一源极、所述第一漏极以及所述第二源极连接;
所述第一栅极绝缘部设置于所述第一有源部上,且所述第一栅极绝缘部位于所述第二栅极之上;所述第二栅极绝缘部设置于所述第一有源部上,且位于所述第一漏极与所述第二源极之间的所述第一有源部上,所述第一栅极绝缘部与所述第二栅极绝缘部间隔设置;
所述第一栅极设置于所述第一栅极绝缘部上,所述第三栅极设置于所述第二栅极绝缘部上。
5.根据权利要求3所述的阵列基板,其特征在于,所述触控晶体管还包括第一有源部、第二栅极、第一源极、第一漏极、钝化层、缓冲层和第一栅极绝缘部,所述读取晶体管包括第二源极、第二有源部、第二栅极绝缘部和第三栅极;
第二栅极设置于所述衬底上;
所述缓冲层覆盖所述衬底以及所述第二栅极;
所述第一有源部和所述第二有源部同层设置于所述缓冲层上,且间隔设置,所述第一有源部位于所述第二栅极之上;
所述第一栅极绝缘部设置于所述第一有源部上,所述第二栅极绝缘部设置于所述第二有源部上;
所述第一栅极设置于所述第一栅极绝缘部上,所述第三栅极设置于所述第二栅极绝缘部上;
所述钝化层覆盖所述缓冲层、所述第一有源部、第二有源部、第一栅极绝缘部、第二栅极绝缘部、所述第一栅极和所述第三栅极;
所述第一源极、所述第一漏极和所述第二源极同层设置于所述钝化层上,且间隔设置于所述钝化层上,所述第一源极与所述第一有源部的一侧连接,所述第一漏极与所述第一有源部的另一侧以及所述第二有源部的一侧连接,所述第二源极与所述第二有源部的另一侧连接。
6.根据权利要求2所述的阵列基板,其特征在于,所述触控晶体管在所述衬底上的正投影与所述读取晶体管在所述衬底上的正投影重叠。
7.根据权利要求6所述的阵列基板,其特征在于,所述触控晶体管还包括第一有源部和与所述第一有源部连接的第一漏极,所述读取晶体管包括第二有源部和第二漏极,所述第二漏极与所述第二有源部以及所述第一漏极连接。
8.根据权利要求7所述的阵列基板,其特征在于,所述触控晶体管还包括平坦层、第二栅极、第一栅极绝缘部、第一源极和层间介质层,所述读取晶体管还包括第二栅极绝缘部、第三栅极、钝化层和第二源极;
所述第二有源部、所述第二栅极绝缘部和所述第三栅极依次层叠设置于所述衬底上;
所述钝化层覆盖所述第二有源部、所述第二栅极绝缘部、所述第三栅极和衬底;
所述第二源极与所述第二漏极同层设置于所述钝化层上,所述第二源极与所述第二漏极间隔设置,且与所述第二有源部连接;
所述第二栅极设置于所述钝化层上,且位于所述第三栅极之上;
所述平坦层覆盖所述钝化层和所述第二栅极;
所述第一有源部、所述第一栅极绝缘部和所述第一栅极依次层叠设置于所述平坦层上,且位于所述第二栅极之上;
所述层间介质层覆盖所述平坦层、所述第一有源部、所述第一栅极绝缘部和所述第一栅极;
所述第一源极与所述第一漏极同层设置于所述层间介质层上,且所述第一源极与所述第一漏极间隔设置,所述第一源极与所述第一有源部的一侧连接,所述第一漏极与所述第二漏极以及所述第一有源部的另一侧连接。
9.一种显示面板,其特征在于,所述显示面板包括如权利要求1-8任一项所述的阵列基板。
10.一种阵列基板的制备方法,其特征在于,包括:
提供一衬底,所述衬底包括相邻设置的像素区和非像素区;
在所述衬底上形成触控晶体管,所述触控晶体管包括第一栅极,所述触控晶体管位于在所述非像素区;
在所述触控晶体管上设置压感层材料,对所述压感层材料进行图案化处理,形成位于所述第一栅极上的压感层;以及
在所述触控晶体管以及所述压感层上设置第一触控电极材料,对所述第一触控电极材料进行图案化处理,形成位于所述第一栅极上的第一触控电极;
其中,所述第一栅极、所述压感层和所述第一触控电极构成触控电容,所述触控电容在所述衬底上的正投影位于所述触控晶体管在所述衬底上的正投影内。
11.根据权利要求10所述的阵列基板的制备方法,其特征在于,所述在所述衬底上形成触控晶体管的步骤中,包括:
在所述衬底上设置导电材料,对所述导电材料进行图案化处理形成间隔设置的第一源极、第二栅极、第一漏极和第二源极;
在所述衬底、所述第一源极、所述第二栅极、所述第一漏极和所述第二源极形成缓冲层;
在所述缓冲层上设置有源层材料,对所述有源层进行图案化处理,形成与所述第一源极、所述第一漏极以及第二源极连接的第一有源部;
在所述缓冲层以及所述第一有源部上依次层叠设置栅极绝缘层材料和栅极材料,对所述栅极绝缘层材料和所述栅极材料进行图案化,形成第一栅极绝缘部、第二栅极绝缘部、第一栅极和第三栅极,所述第一栅极绝缘部与所述第二栅极绝缘部间隔设置,所述第一栅极绝缘部位于所述第二栅极之上,所述第二栅极绝缘部位于所述第一漏极与所述第二源极之间,第一栅极位于所述第一栅极绝缘部上,所述第三栅极位于所述第二栅极绝缘部上。
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