CN113972211A - 半导体存储器装置及其制造方法 - Google Patents

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张贤禹
金根楠
申树浩
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Abstract

公开了一种半导体存储器装置及其制造方法。该装置包括：衬底，其包括具有掺杂区的有源图案；栅电极，其与掺杂区之间的有源图案交叉；位线，其与有源图案交叉并且电连接到掺杂区中的一个；间隔件，其在位线的侧表面上；第一接触件，其耦接到掺杂区中的另一个并且与位线间隔开，间隔件***在第一接触件和位线之间；着陆焊盘，其在第一接触件上；以及数据存储元件，其在着陆焊盘上。掺杂区中的所述另一个具有顶表面、上侧表面、以及从顶表面延伸至上侧表面的弯曲的顶表面。第一接触件与弯曲的顶表面和上侧表面接触。

Description

半导体存储器装置及其制造方法
相关申请的交叉引用
本专利申请要求于2020年7月24日在韩国知识产权局提交的韩国专利申请No.10-2020-0092310的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体存储器装置。
背景技术
由于半导体装置的小尺寸、多功能和/或低成本特性，半导体装置被认为是电子工业中的重要元件。作为半导体装置的一个示例的存储器装置被配置为存储逻辑数据。随着电子工业的发展，存储器装置正在变得更加高度集成。结果，构成存储器装置的元件的线宽减小。
除了较高的集成密度之外，对于存储器装置还可能需要较高的可靠性。然而，存储器装置的集成密度的增加可导致存储器装置的可靠性的劣化。因此，正在进行许多研究来提高存储器装置的可靠性。
发明内容
本发明构思的实施例提供了一种具有改善的电特性的半导体存储器装置。
本发明构思的实施例提供了一种制造具有改善的电特性的半导体存储器装置的方法。
根据本发明构思的实施例，一种半导体存储器装置可以包括：衬底，其包括第一有源图案，所述第一有源图案包括第一源极/漏极区和第二源极/漏极区；栅电极，其与所述第一有源图案交叉，在第一方向上延伸，并且与所述第一源极/漏极区和所述第二源极/漏极区之间的区域交叉；位线，其与所述第一有源图案交叉并在第二方向上延伸，所述位线电连接到所述第一源极/漏极区；间隔件，其在所述位线的侧表面上；第一接触件，其耦接到所述第二源极/漏极区，并且利用***在所述第一接触件和所述位线之间的间隔件与所述位线间隔开；着陆焊盘，其在所述第一接触件上；以及数据储存元件，其在所述着陆焊盘上。所述第二源极/漏极区可以具有顶表面、上侧表面、以及从所述顶表面延伸到所述上侧表面的弯曲的顶表面。所述第一接触件可以与所述弯曲的顶表面和所述上侧表面接触。
根据本发明构思的实施例，一种半导体存储器装置可以包括：衬底，其具有在第一方向上顺序地布置的第一有源图案、第二有源图案和第三有源图案；位线，其与所述第二有源图案交叉并在第二方向上延伸，所述位线电连接到所述第二有源图案；第一接触件，其耦接到所述第一有源图案；第二接触件，其耦接到所述第三有源图案；着陆焊盘，其分别在所述第一接触件和所述第二接触件上；以及数据存储元件，其分别在所述着陆焊盘上。所述第一接触件可以与所述第一有源图案的弯曲的顶表面接触，并且所述第二接触件可以与所述第三有源图案的弯曲的顶表面接触。所述第一有源图案的弯曲的顶表面的最低水平高度可以位于第一水平高度，所述第三有源图案的弯曲的顶表面的最低水平高度可以位于第二水平高度，所述第一接触件的最低水平高度可以位于第三水平高度，并且所述第二接触件的最低水平高度可以位于第四水平高度。所述第一水平高度与所述第二水平高度之间的差可以大于所述第三水平高度与所述第四水平高度之间的差。
根据本发明构思的实施例，一种半导体存储器装置可以包括：衬底，其包括有源图案，所述有源图案具有平行于第一方向的纵轴，并且包括第一源极/漏极区和一对第二源极/漏极区，所述一对第二源极/漏极区在所述第一方向上彼此间隔开，所述第一源极/漏极区***在所述一对第二源极/漏极区之间；装置隔离层，其在所述衬底上并且在限定所述有源图案的第一沟槽中；一对栅电极，其与所述有源图案交叉并在第二方向上延伸，所述一对栅电极中的每一个在所述第一源极/漏极区与所述第二源极/漏极区之间的第二沟槽中；栅极介电层，其***在所述一对栅电极中的每一个与所述有源图案之间；栅极盖层，其在所述一对栅电极中的每一个上并且在所述第二沟槽中；绝缘层，其在所述衬底上；线结构，其在所述绝缘层上以与所述有源图案交叉并在第三方向上延伸，所述线结构包括穿透所述绝缘层并耦接到所述第一源极/漏极区的导电图案、所述导电图案上的位线以及所述位线和所述导电图案之间的阻挡图案；一对间隔件，其分别在所述线结构的相对侧表面上；第一接触件和第二接触件，它们分别与所述一对第二源极/漏极区中的所述第一个和第二个接触，所述第一接触件和所述第二接触件通过所述一对间隔件而与所述线结构间隔开；着陆焊盘，其分别在所述第一接触件和所述第二接触件上；第一电极，其分别在所述着陆焊盘上；第二电极，其在所述第一电极上；以及介电层，其***在所述第一电极与所述第二电极之间。与所述第一源极/漏极区接触的所述导电图案的底表面可以位于比所述第一接触件的最低水平高度高的水平高度。
根据本发明构思的实施例，一种制造半导体存储器装置的方法可以包括：图案化衬底以形成限定有源图案的第一沟槽；在所述第一沟槽中形成装置隔离层；形成栅电极以与所述有源图案交叉并沿第一方向延伸；在所述有源图案的上部中形成第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区和所述第二源极/漏极区与所述栅电极的相应的相对侧相邻；在所述有源图案上形成绝缘层；在所述绝缘层上形成线结构以与所述有源图案交叉并在第二方向上延伸，所述线结构包括电连接到所述第一源极/漏极区的位线和所述位线上的掩模图案；在所述线结构的侧表面上形成间隔件；形成接触件以穿透所述绝缘层并耦接到所述第二源极/漏极区；在所述接触件上形成着陆焊盘；以及在所述着陆焊盘上形成数据存储元件。形成所述接触件可以包括：使用所述掩模图案和所述间隔件作为掩模执行各向异性蚀刻工艺，以形成穿透所述绝缘层的第一接触孔；使被所述第一接触孔暴露的所述装置隔离层的上部选择性地凹陷，以形成暴露所述有源图案的上侧表面的竖直延伸孔；以及在所述第一接触孔和所述竖直延伸孔中形成导电材料。
附图说明
根据以下结合附图的简要描述，将更清楚地理解示例实施例。附图表示如本文所述的非限制性示例实施例。
图1是示出根据本发明构思的实施例的半导体装置的平面图。
图2A、图2B、图2C和图2D分别是沿图1的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图。
图3是图2A的区域M的放大截面图。
图4是示出图3的第一接触件的另一示例的截面图。
图5、图7、图9、图11、图13、图15和图17是示出根据本发明构思的实施例的制造半导体装置的方法的平面图。
图6A、图8A、图10A、图12A、图14A、图16A和图18A分别是沿图5、图7、图9、图11、图13、图15和图17的线A-A'截取的截面图。
图6B、图8B、图10B、图12B、图14B、图16B和图18B分别是沿图5、图7、图9、图11、图13、图15和图17的线B-B'截取的截面图。
图6C、图8C、图10C、图12C、图14C、图16C和图18C分别是沿图5、图7、图9、图11、图13、图15和图17的线C-C'截取的截面图。
图6D、图8D、图10D、图12D、图14D、图16D和图18D分别是沿图5、图7、图9、图11、图13、图15和图17的线D-D'截取的截面图。
图19和图20是各自都示出了图16A的区域M的放大截面图。
具体实施方式
现在将参考其中示出了示例实施例的附图来更加全面地描述本发明构思的示例实施例。
图1是示出根据本发明构思的实施例的半导体装置的平面图。图2A、图2B、图2C和图2D分别是沿图1的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图。图3是图2A的区域M的放大截面图。
参照图1和图2A至图2D，装置隔离层ST可以设置在衬底100上以限定有源图案ACT。作为示例，衬底100可以是半导体衬底，其由硅、锗或硅锗形成或者包括硅、锗或硅锗。装置隔离层ST可以包括氧化硅层。
可以通过图案化衬底100的上部来形成有源图案ACT。有源图案ACT中的每一个可以在与衬底100的顶表面平行的第三方向D3上延伸。换句话说，每个有源图案ACT可以具有平行于第三方向D3的纵轴。可以在第一方向D1和第二方向D2上二维地布置有源图案ACT。有源图案ACT可以在第三方向D3上彼此间隔开。
每个有源图案ACT可以在与衬底100的顶表面垂直的方向(即，第四方向D4)上具有减小的宽度。具体地，每个有源图案ACT可以具有随着与衬底100的底表面的距离增加而减小的宽度。
可以在有源图案ACT之间限定第一沟槽TR1和第二沟槽TR2。装置隔离层ST可以在有源图案ACT之间的第一沟槽TR1和第二沟槽TR2中(例如，可以填充有源图案ACT之间的第一沟槽TR1和第二沟槽TR2)。第一沟槽TR1可限定在沿第二方向D2彼此相邻的一对有源图案ACT之间。第二沟槽TR2可限定在沿第三方向D3彼此相邻的一对有源图案ACT之间。
在第二方向D2上相邻的一对有源图案ACT之间的距离可以小于在第三方向D3上相邻的一对有源图案ACT之间的距离。此外，第二沟槽TR2可以比第一沟槽TR1更深。换句话说，第二沟槽TR2的底部可以低于第一沟槽TR1的底部(例如，参见图2B)。
每个有源图案ACT的上部可以包括第一源极/漏极区SD1和一对第二源极/漏极区SD2。第一源极/漏极区SD1可以位于一对第二源极/漏极区SD2之间。换句话说，当在平面图中观看时，(i)第二源极/漏极区SD2中的一个、(ii)第一源极/漏极区SD1、和(iii)第二源极/漏极区SD2中的另一个可以在第三方向D3上顺序地布置。
一对第三沟槽TR3可以限定在每个有源图案ACT中(例如，参见图2C)。第三沟槽TR3中的每一个可限定在第一源极/漏极区SD1和第二源极/漏极区SD2之间。第三沟槽TR3可以设置为穿透有源图案ACT的上部，并且可以从有源图案ACT的顶表面朝向衬底100的底表面向下延伸。第三沟槽TR3的底部可以高于第一沟槽TR1和第二沟槽TR2的底部。
每个有源图案ACT的上部还可以包括一对沟道区CH。当在平面图中观看时，沟道区CH可以***在第一源极/漏极区SD1和第二源极/漏极区SD2之间。沟道区CH可以位于第三沟槽TR3下方(例如，参见图2C)。因此，沟道区CH可以定位为低于第一源极/漏极区SD1和第二源极/漏极区SD2。
栅电极GE可以设置为与有源图案ACT和装置隔离层ST交叉。栅电极GE可以分别设置在第三沟槽TR3中。栅电极GE可以在第二方向D2上延伸并且彼此平行。一对栅电极GE可以设置在有源图案ACT的一对沟道区CH上。换句话说，当在平面图中观看时，栅电极GE可以***在第一源极/漏极区SD1和第二源极/漏极区SD2之间。栅电极GE的顶表面可以低于有源图案ACT的顶表面(例如，第一源极/漏极区SD1的顶表面或第二源极/漏极区SD2的顶表面)。
返回参照图2C，栅电极GE的上部可以与有源图案ACT的第一源极/漏极区SD1相邻。栅电极GE的下部可以与沟道区CH相邻。
参照图1和图2A至图2D，栅极介电层GI可以***在栅电极GE和有源图案ACT之间。栅极盖层GP可以设置在栅电极GE上。栅极盖层GP可以在栅电极GE的顶表面上(例如，可以覆盖栅电极GE的顶表面)。栅极盖层GP的顶表面可以与有源图案ACT的顶表面共面。
栅电极GE可以由导电金属氮化物(例如，氮化钛或氮化钽)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成或者包括导电金属氮化物(例如，氮化钛或氮化钽)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。栅极介电层GI可以由氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一种形成或者包括氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一种。在实施例中，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、锌铌酸铅、或它们的组合。栅极盖层GP可以包括氧化硅层、氮化硅层、和/或氮氧化硅层。
绝缘层IL可以设置在衬底100上。绝缘层IL可以包括暴露有源图案ACT的第一源极/漏极区SD1的第一接触孔CNH1。详细地，参照图3，绝缘层IL可以包括顺序地堆叠的第一绝缘层IL1和第二绝缘层IL2。第二绝缘层IL2可具有高于第一绝缘层IL1的介电常数。例如，第一绝缘层IL1可包括氧化硅层，并且第二绝缘层IL2可包括氮氧化硅层。
线结构LST可以设置在绝缘层IL上以在第一方向D1上延伸并彼此平行。线结构LST可以在第二方向D2上布置(即，彼此间隔开)。当在平面图中观看时，线结构LST可以设置为与栅电极GE垂直交叉(例如，参见图1)。一对间隔件SP可以设置在线结构LST中的每一个的相对侧表面上。间隔件SP可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成或者包括氧化硅、氮化硅和氮氧化硅中的至少一种。
更详细地，参照图3，间隔件SP中的每一个可包括第一间隔件SP1、第二间隔件SP2和第三间隔件SP3。第一间隔件SP1可直接覆盖线结构LST的侧表面。第二间隔件SP2可***在第一间隔件SP1和第三间隔件SP3之间。第二间隔件SP2可由介电常数低于第一间隔件SP1和第三间隔件SP3的绝缘材料形成。作为示例，第一间隔件SP1和第三间隔件SP3可以由氮化硅形成或包括氮化硅，第二间隔件SP2可以由氧化硅形成或包括氧化硅。作为另一示例，第二间隔件SP2可由空气形成；也就是说，第二间隔件SP2可以是空气间隔件。
线结构LST中的每一个可以包括顺序地堆叠的导电图案CP、阻挡图案BP、位线BL和掩模图案MP。导电图案CP可以包括接触部分CNP，接触部分CNP填充第一接触孔CNH1并且耦接到第一源极/漏极区SD1。更详细地，接触部分CNP可以穿透绝缘层IL，并且可以朝向衬底100的底表面延伸。接触部分CNP可以与第一源极/漏极区SD1直接接触。
阻挡图案BP可以阻止或抑制位线BL中的金属材料扩散到导电图案CP中。位线BL可以通过阻挡图案BP和导电图案CP电连接至第一源极/漏极区SD1。
导电图案CP可以由各种掺杂半导体材料(掺杂硅、掺杂锗等)中的至少一种形成或者包括各种掺杂半导体材料(掺杂硅、掺杂锗等)中的至少一种。阻挡图案BP可以由各种导电金属氮化物(例如，氮化钛或氮化钽)中的至少一种形成或者包括各种导电金属氮化物(例如，氮化钛或氮化钽)中的至少一种。位线BL可由各种金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成或者包括各种金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
多个绝缘栅栏IFS可以设置在栅极盖层GP上。每个绝缘栅栏IFS可以穿透绝缘层IL，并且可以延伸到栅极盖层GP的上部。
返回参照图1，可以在第一方向D1和第二方向D2上二维地布置绝缘栅栏IFS。详细地，绝缘栅栏IFS可以在沿第二方向D2延伸的栅极盖层GP上在第二方向D2上布置。绝缘栅栏IFS和线结构LST可以在第二方向D2上交替布置。
接触件CNT可以设置为穿透绝缘层IL，并且可以分别耦接到第二源极/漏极区SD2。接触件CNT中的每一个可填充通过部分地蚀刻第二源极/漏极区SD2的上部形成的第二接触孔CNH2。返回参照图2A，接触件CNT可以与通过第二接触孔CNH2暴露的第二源极/漏极区SD2直接接触。此外，接触件CNT可以与间隔件SP的侧表面和装置隔离层ST的顶表面接触。接触件CNT可以通过间隔件SP与和其相邻的线结构LST间隔开。每个接触件CNT可以由各种掺杂半导体材料(掺杂硅、掺杂锗等)中的至少一种形成或包括各种掺杂半导体材料(掺杂硅、掺杂锗等)中的至少一种。
返回参照图1，接触件CNT可以在第一方向D1和第二方向D2上二维地布置。详细地，接触件CNT和线结构LST可以在第二方向D2上交替布置。接触件CNT和绝缘栅栏IFS可以在第一方向D1上交替布置。
分别耦接到接触件CNT的着陆焊盘LP可以设置在接触件CNT上。着陆焊盘LP可以通过接触件CNT分别电连接到第二源极/漏极区SD2。着陆焊盘LP可以与接触件CNT未对准。例如，着陆焊盘LP可以从接触件CNT的中心偏移(例如，参见图2A)。着陆焊盘LP可以由各种金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成或者包括各种金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
绝缘图案INP可以设置在掩模图案MP上。绝缘图案INP可以限定着陆焊盘LP的平面形状。着陆焊盘LP中的相邻着陆焊盘LP可以通过绝缘图案INP彼此间隔开。
数据存储元件DS可以设置在着陆焊盘LP上。详细地，数据存储元件DS可以包括分别设置在着陆焊盘LP上的第一电极LEL。第一电极LEL可以分别连接到着陆焊盘LP。数据存储元件DS还可以包括第一电极LEL上的第二电极TEL以及第一电极LEL和第二电极TEL之间的介电层HDL。第一电极LEL、介电层HDL和第二电极TEL可构成可用于储存数据的电容器。
每个第一电极LEL可以以实心柱的形式提供，但是本发明构思不限于该示例。例如，每个第一电极LEL可以成形为类似于具有封闭底部的圆柱体。第一电极LEL可以在第一方向D1或第二方向D2上以Z字形布置以形成蜂窝形状布置。可替换地，第一电极LEL可以在第一方向D1和第二方向D2上以矩阵形状布置。
每个第一电极LEL可以由例如掺杂杂质硅、金属(例如，钨)、和导电金属化合物(例如，氮化钛)中的至少一种形成或者包括例如掺杂杂质硅、金属(例如，钨)、和导电金属化合物(例如，氮化钛)中的至少一种。介电层HDL可以由各种高k介电材料(例如，氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌锌酸铅、或它们的组合)中的至少一种形成，或包括各种高k介电材料(例如，氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌锌酸铅、或它们的组合)中的至少一种。第二电极TEL可以由掺杂硅、钌(Ru)、氧化钌(RuO)、铂(Pt)、氧化铂(PtO)、铱(Ir)、氧化铱(IrO)、钌酸锶(SrRuO(SRO))、含钡的钌酸锶((Ba,Sr)RuO(BSRO))、钌酸钙(CaRuO(CRO))、钌酸钡(BaRuO)、掺杂锶的氧化镧钴(La(Sr,Co)O)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、氮化钛铝(TiAlN)、氮化钛硅(TiSiN)、氮化钽铝(TaAlN)、氮化钽硅(TaSiN)、和它们的组合中的至少一种形成，或者包括掺杂硅、钌(Ru)、氧化钌(RuO)、铂(Pt)、氧化铂(PtO)、铱(Ir)、氧化铱(IrO)、钌酸锶(SrRuO(SRO))、含钡的钌酸锶((Ba,Sr)RuO(BSRO))、钌酸钙(CaRuO(CRO))、钌酸钡(BaRuO)、掺杂锶的氧化镧钴(La(Sr,Co)O)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、氮化钛铝(TiAlN)、氮化钛硅(TiSiN)、氮化钽铝(TaAlN)、氮化钽硅(TaSiN)、和它们的组合中的至少一种。
根据本发明构思的实施例的接触件CNT将参照图3进行更详细地描述。一对接触件CNT可以分别设置在每个线结构LST(例如，每条位线BL)的两侧。在本实施例中，设置在位线BL的一侧的接触件CNT将被称为第一接触件CNT1，并且设置在位线BL的相对侧的接触件CNT将被称为第二接触件CNT2。首先，将参照图3更详细地描述第一接触件CNT1。
第一接触件CNT1可包括竖直延伸部分VEP、下部LWP和上部UPP。下部LWP可以设置在第二接触孔CNH2中，第二接触孔CNH2形成为低于衬底100的顶表面(即，有源图案ACT的顶表面TS)。上部UPP可以设置在下部LWP上。上部UPP可以具有在第二方向D2上彼此相对的第一侧表面SW1和第二侧表面SW2。第一侧表面SW1可与第三间隔件SP3接触，并且第二侧表面SW2可与另一第三间隔件SP3接触。
第二源极/漏极区SD2可以具有凹陷的顶表面RTS，凹陷的顶表面RTS从有源图案ACT的顶表面TS(其可以是平面的/平坦的最上区域)延伸到有源图案ACT的上侧表面USW。如本文所使用的，术语“凹陷的”可指代非平面的(即，弯曲的)部分。例如，第二源极/漏极区SD2的凹陷的顶表面RTS可具有限定关于第一高度LV1的第一角度θ1的平均斜率。有源图案ACT的上侧表面USW可以具有限定关于第二方向D2的第二角度θ2的斜率。第二角度θ2可以接近于直角(即，接近于90度)。第一角度θ1可以小于第二角度θ2。第一角度θ1可以在从40°到80°的范围内。
第一接触件CNT1的下部LWP可直接覆盖凹陷的顶表面RTS。同时，第一接触件CNT1的下部LWP可向下延伸以仅覆盖凹陷的顶表面RTS，但可不水平地延伸。例如，如果竖直假想线VVL被限定为从第一接触件CNT1的第一侧表面SW1竖直地延伸，则第一接触件CNT1的下部LWP可以具有随着与衬底100的底部的距离减小而在第二方向D2上与竖直假想线VVL逐渐间隔开的轮廓。
第一接触件CNT1还可以包括空隙VD。例如，第一接触件CNT1的下部LWP可以包括空隙VD。在本实施例中，第一接触件CNT1中的空隙VD可以具有相对小的尺寸。这是因为，由于第二接触孔CNH2的宽度没有急剧增加，所以在形成第一接触件CNT1时，第二接触孔CNH2可以用导电材料良好地填充。
第一接触件CNT1的竖直延伸部分VEP可以从下部LWP朝向衬底100的底部延伸(即，可以从下部LWP向下突出)。竖直延伸部分VEP可以设置为穿透装置隔离层ST的上部。竖直延伸部分VEP可以沿着有源图案ACT的上侧表面USW延伸到装置隔离层ST中。竖直延伸部分VEP可以覆盖有源图案ACT的上侧表面USW。换句话说，竖直延伸部分VEP可以与有源图案ACT的上侧表面USW接触。第一接触件CNT1的最低水平高度(即，竖直延伸部分VEP的最低水平高度LV3)可以低于与第一源极/漏极区SD1接触的导电图案CP的底表面的水平高度LV5。
在本实施例中，接触件CNT可以朝向衬底100的底部延伸，以顺序地与有源图案ACT的凹陷的顶表面RTS和有源图案ACT的上侧表面USW接触。换句话说，可以相对增大接触件CNT和第二源极/漏极区SD2之间的接触面积。
在下文中，将描述第二接触件CNT2。可以主要描述第二接触件CNT2的与第一接触件CNT1的特征不同的特征，而不进行多余的描述。图3示出了其中以未对准的方式形成第二接触件CNT2的示例。详细地，图3示出了这样的示例，其中第一接触件CNT1形成在期望位置，而第二接触件CNT2形成在第二方向D2上的偏移位置。
第二接触件CNT2的下部LWP可以小于第一接触件CNT1的下部LWP。详细地，与第一接触件CNT1的下部LWP接触的凹陷的顶表面RTS的最低水平高度可以位于第一水平高度LV1。与第二接触件CNT2的下部LWP接触的凹陷的顶表面RTS的最低水平高度可以位于第二水平高度LV2。第二水平高度LV2可以高于第一水平高度LV1。与第二接触件CNT2接触的凹陷的顶表面RTS可具有作为第三角度θ3给出的平均斜率。第三角度θ3可以小于第一角度θ1。
第一接触件CNT1的竖直延伸部分VEP的最低水平高度可以位于第三水平高度LV3。第二接触件CNT2的竖直延伸部分VEP的最低水平高度可以位于第四水平高度LV4。第四水平高度LV4可以高于第三水平高度LV3。
同时，第一水平高度LV1和第二水平高度LV2之间的差可大于第三水平高度LV3和第四水平高度LV4之间的差。换句话说，第三水平高度LV3和第四水平高度LV4之间的差可以相对小。也就是说，即使当以未对准的方式形成接触件CNT时，接触件CNT的最低点之间的竖直水平高度的差异或变化也可以更小。
由未对准引起的接触件CNT之间的结构变化可能导致各种技术问题，诸如第二源极/漏极区SD2的掺杂分布的变化以及P-N结和冶金结的电特性的变化。此外，结构变化可能导致诸如栅极感应漏极泄漏(GIDL)的问题。然而，根据本发明构思的实施例，如上所述，竖直延伸部分VEP可以减小由未对准引起的接触件CNT之间的结构变化。因此，可以能够抑制半导体装置中的GIDL问题，并且可以能够改善半导体装置的电特性。
图4是示出图3的第一接触件的另一示例的截面图。为了简洁描述，先前参照图1至图3描述的元件可由相同的附图标记标识，而不重复其重叠描述。
参照图4，第一接触件CNT1可包括在第二接触孔CNH2中的下部LWP和在下部LWP上的上部UPP。根据本实施例的第一接触件CNT1可以不包括覆盖有源图案ACT的上侧表面USW的竖直延伸部分VEP。第一接触件CNT1的下部LWP可以覆盖第二源极/漏极区SD2的凹陷的顶表面RTS。
第一接触件CNT1的下部LWP在第二方向D2上的宽度W可以随着与衬底100的底部的距离减小而减小。由于第二间隔件SP2的存在，下部LWP的宽度W可突然减小。下部LWP的至少一部分可以设置在装置隔离层ST的凹陷的上部中，并且可以与装置隔离层ST接触。
图5、图7、图9、图11、图13、图15和图17是示出根据本发明构思的实施例的制造半导体装置的方法的平面图。图6A、图8A、图10A、图12A、图14A、图16A和图18A分别是沿图5、图7、图9、图11、图13、图15和图17的线A-A'截取的截面图。图6B、图8B、图10B、图12B、图14B、图16B和图18B分别是沿图5、图7、图9、图11、图13、图15和图17的线B-B'截取的截面图。图6C、图8C、图10C、图12C、图14C、图16C和图18C分别是沿图5、图7、图9、图11、图13、图15和图17的线C-C'截取的截面图。图6D、图8D、图10D、图12D、图14D、图16D和图18D分别是沿图5、图7、图9、图11、图13、图15和图17的线D-D'截取的截面图。图19和图20是各自都示出了图16A的区域M的放大截面图。
参照图5和图6A至图6D，可以通过图案化衬底100的上部来形成有源图案ACT。有源图案ACT中的每一个可以在与衬底100的顶表面平行的第三方向D3上延伸。有源图案ACT可以在第一方向D1和第二方向D2上二维地布置。有源图案ACT可以在第三方向D3上彼此间隔开。
第一沟槽TR1和第二沟槽TR2可以限定在有源图案ACT之间。第一沟槽TR1可限定在沿第二方向D2彼此相邻的一对有源图案ACT之间。第二沟槽TR2可限定在沿第三方向D3彼此相邻的一对有源图案ACT之间。
可以在第一沟槽TR1和第二沟槽TR2中形成装置隔离层ST(例如，以填充第一沟槽TR1和第二沟槽TR2)。装置隔离层ST可以形成为完全填充第一沟槽TR1和第二沟槽TR2，并且形成为覆盖有源图案ACT。可以对装置隔离层ST执行平坦化工艺以暴露有源图案ACT的顶表面。
参照图7和图8A至图8D，可通过图案化有源图案ACT和装置隔离层ST来形成第三沟槽TR3。当在平面图中观看时，第三沟槽TR3中的每一个可具有在第二方向D2上延伸的线形状。
第三沟槽TR3的形成可以包括形成具有开口的硬掩模图案以及使用硬掩模图案作为蚀刻掩模来蚀刻有源图案ACT和装置隔离层ST的被暴露的部分。第三沟槽TR3可形成为比第一沟槽TR1浅。
参照图9和图10A至图10D，可以在每个第三沟槽TR3中顺序地形成栅极介电层GI、栅电极GE和栅极盖层GP。详细地，可以在第三沟槽TR3中共形地形成栅极介电层GI。栅极介电层GI可以由氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一种。
栅电极GE的形成可以包括在第三沟槽TR3中的栅极介电层GI上形成导电层(例如，在栅极介电层GI上形成导电层以填充第三沟槽TR3)。导电层可以由导电金属氮化物和金属材料中的至少一种形成或包括导电金属氮化物和金属材料中的至少一种。
栅极介电层GI和栅电极GE可以是凹陷的，然后，可以在凹陷的栅电极GE上形成栅极盖层GP。栅极盖层GP的顶表面可以与有源图案ACT的顶表面共面。
可以对有源图案ACT执行离子注入工艺，以在有源图案ACT的上部中形成第一源极/漏极区SD1和一对第二源极/漏极区SD2。一对第二源极/漏极区SD2可以在第三方向D3上彼此间隔开，并且第一源极/漏极区SD1***在一对第二源极/漏极区SD2之间。在实施例中，第一源极/漏极区SD1和第二源极/漏极区SD2可以掺杂有相同的杂质。
可以在有源图案ACT的位于栅电极GE下方的部分中限定沟道区CH。当在平面图中观看时，沟道区CH可以***在第一源极/漏极区SD1和第二源极/漏极区SD2之间。栅电极GE可以设置在沟道区CH的顶表面和相对的侧表面上(例如，见图10B)。
参照图11和图12A至图12D，可以在衬底100的整个顶表面上形成绝缘层IL。作为示例，绝缘层IL可以是其中堆叠有氧化硅层和氮氧化硅层的多层结构。绝缘层IL可以被图案化以形成第一接触孔CNH1，第一接触孔CNH1中的每一个暴露有源图案ACT的第一源极/漏极区SD1中的相应一个。当形成第一接触孔CNH1时，可以使第一源极/漏极区SD1的上部部分地凹陷。类似地，当形成第一接触孔CNH1时，可以使第一源极/漏极区SD1周围的装置隔离层ST的上部部分地凹陷。
参照图13和图14A至图14D，可以在绝缘层IL上顺序地形成第一导电层CL1、阻挡层BAL和第二导电层CL2。第一导电层CL1可在第一接触孔CNH1中(例如，可填充第一接触孔CNH1)。换句话说，第一导电层CL1可与有源图案ACT的第一源极/漏极区SD1接触。第一导电层CL1可以通过绝缘层IL与有源图案ACT的第二源极/漏极区SD2竖直地间隔开。第一导电层CL1可由各种掺杂半导体材料中的至少一种形成或包括各种掺杂半导体材料中的至少一种。
阻挡层BAL可以形成为***在第一导电层CL1和第二导电层CL2之间。阻挡层BAL可以由各种导电金属氮化物中的至少一种形成或者包括各种导电金属氮化物中的至少一种。第二导电层CL2可由各种金属材料中的至少一种形成或包括各种金属材料中的至少一种。阻挡层BAL可以防止或抑制第二导电层CL2中的金属材料扩散到第一导电层CL1中。
参照图15和图16A至图16D，可以在绝缘层IL上形成线结构LST，以使其在第一方向D1上延伸并彼此平行。线结构LST可以在第二方向D2上布置(例如，在第二方向D2上彼此间隔开)。
详细地，可以在第二导电层CL2上形成掩模图案MP。掩模图案MP可以形成为具有在第一方向D1上延伸的线形状。作为示例，掩模图案MP可以由氮化硅和氮氧化硅中的至少一种形成或包括氮化硅和氮氧化硅中的至少一种。
可以通过使用掩模图案MP作为掩模顺序地图案化第二导电层CL2、阻挡层BAL和第一导电层CL1来分别形成位线BL、阻挡图案BP和导电图案CP。掩模图案MP、位线BL、阻挡图案BP和导电图案CP可以彼此竖直地重叠。掩模图案MP、位线BL、阻挡图案BP和导电图案CP可以构成线结构LST。当在平面图中观看时，位线BL可以延伸以与栅电极GE交叉。
导电图案CP可以包括接触部分CNP，接触部分CNP中的每一个分别在第一接触孔CNH1中(例如，填充第一接触孔CNH1)。导电图案CP可以通过接触部分CNP连接到第一源极/漏极区SD1。换句话说，位线BL可以通过导电图案CP电连接到第一源极/漏极区SD1。
可以在每个线结构LST的相对侧表面上形成一对间隔件SP。间隔件SP的形成可以包括在衬底100的整个顶表面上共形地形成间隔件层，并各向异性地蚀刻间隔件层。
可以对衬底100的整个顶表面执行使用间隔件SP和掩模图案MP作为掩模的蚀刻工艺，以形成分别暴露第二源极/漏极区SD2的第二接触孔CNH2。详细地，第二接触孔CNH2可以形成为穿透绝缘层IL，并且可以延伸到低于衬底100的顶表面的水平高度。当形成第二接触孔CNH2时，可以使第二源极/漏极区SD2的上部部分地凹陷。当形成第二接触孔CNH2时，可以使第二源极/漏极区SD2周围的装置隔离层ST的上部部分地凹陷。
将参照图19和图20更详细地描述形成第二接触孔CNH2的工艺。参照图19，可以对衬底100的整个顶表面执行使用间隔件SP和掩模图案MP作为掩模的各向异性蚀刻工艺，以形成第二接触孔CNH2。通过使用间隔件SP和掩模图案MP，可以以自对准的方式形成第二接触孔CNH2。可以在各向异性蚀刻工艺期间蚀刻绝缘层IL。可以以过蚀刻的方式执行各向异性蚀刻工艺，并且在这种情况下，可以部分地蚀刻有源图案ACT的上部和装置隔离层ST的上部。
参照图20，可以对第二接触孔CNH2执行清洁工艺，以选择性地使装置隔离层ST的被暴露的部分凹陷。由于仅选择性地蚀刻装置隔离层ST而不是有源图案ACT，因此可以在第二接触孔CNH2的下方形成朝向衬底100的底部延伸的竖直延伸孔VEH。竖直延伸孔VEH可以形成为暴露有源图案ACT的上侧表面USW。
参照图17和图18A至图18D，可以在栅极盖层GP上形成多个绝缘栅栏IFS。绝缘栅栏IFS可以不与第二接触孔CNH2重叠，并且可以暴露第二接触孔CNH2。
通过用导电材料填充第二接触孔CNH2，可以分别在第二接触孔CNH2中形成接触件CNT。接触件CNT可以连接到第二源极/漏极区SD2。详细地，可以在衬底100的整个顶表面上形成导电材料，然后可以使其凹陷，直到导电材料的顶表面低于绝缘栅栏IFS的顶表面为止。在这种情况下，导电材料可被绝缘栅栏IFS切割，结果，可分别在第二接触孔CNH2中形成接触件CNT。可以在第一方向D1上交替布置接触件CNT和绝缘栅栏IFS。
填充第二接触孔CNH2的导电材料可以由各种掺杂半导体材料中的至少一种形成或者包括各种掺杂半导体材料中的至少一种。在实施例中，可以用掺杂半导体材料填充第二接触孔CNH2，然后，半导体材料中的杂质可以扩散到第二源极/漏极区SD2中。可以使用冶金工艺来执行杂质的扩散。
同时，在第二接触孔CNH2之间存在结构变化的情况下，杂质扩散到第二源极/漏极区SD2中可以从一个区到另一个区以不同的方式发生。这可能导致前述技术问题，诸如第二源极/漏极区SD2的掺杂分布的变化以及P-N结和冶金结的电特性的变化。相反，根据本发明构思的实施例，竖直延伸孔VEH可以被构造为减小第二接触孔CNH2之间的结构变化，因此，可以能够抑制上述技术问题。
返回参照图1和图2A至图2D，可以分别在接触件CNT上形成着陆焊盘LP。详细地，可以在接触件CNT和绝缘栅栏IFS上形成金属层。金属层可以被图案化以形成着陆焊盘LP。可以通过用绝缘材料填充着陆焊盘LP之间的空间来形成绝缘图案INP。可以分别在着陆焊盘LP上形成第一电极LEL。可在第一电极LEL上共形地形成介电层HDL。可以在介电层HDL上形成第二电极TEL。第一电极LEL、介电层HDL和第二电极TEL可以构成数据存储元件DS(例如，电容器)。虽然未示出，但是可以在第二电极TEL上堆叠互连层(例如，金属互连线的层)。
在根据本发明构思的实施例的半导体存储器装置(例如，DRAM装置)中，可以增大接触件和第二源极/漏极区之间的接触面积，因此，可以降低它们之间的电阻。此外，可以设置竖直延伸部分以减小由接触件之间的未对准引起的接触件之间的结构变化。因此，可以能够改善装置的栅极感应漏极泄漏(GIDL)特性。结果，可以能够改善半导体装置的电特性和操作特性。
尽管已经具体示出和描述了本发明构思的示例实施例，但是本领域的普通技术人员将理解，在不脱离所附权利要求的范围的情况下，可以在其中进行形式和细节上的改变。

Claims (20)

1.一种半导体存储器装置，包括：
衬底，其包括第一有源图案，所述第一有源图案包括第一源极/漏极区和第二源极/漏极区；
栅电极，其与所述第一有源图案交叉，在第一方向上延伸，并且与所述第一源极/漏极区和所述第二源极/漏极区之间的区域交叉；
位线，其与所述第一有源图案交叉并在第二方向上延伸，所述位线电连接到所述第一源极/漏极区；
间隔件，其在所述位线的侧表面上；
第一接触件，其耦接到所述第二源极/漏极区，并且利用***在所述第一接触件和所述位线之间的间隔件与所述位线间隔开；
着陆焊盘，其在所述第一接触件上；以及
数据储存元件，其在所述着陆焊盘上，
其中，所述第二源极/漏极区具有顶表面、上侧表面、以及从所述顶表面延伸到所述上侧表面的弯曲的顶表面，并且
其中，所述第一接触件与所述弯曲的顶表面和所述上侧表面接触。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一接触件包括：
下部，其与所述弯曲的顶表面接触；以及
竖直延伸部分，其从所述下部沿着所述上侧表面朝向所述衬底的底部突出。
3.根据权利要求2所述的半导体存储器装置，还包括装置隔离层，所述装置隔离层位于限定所述第一有源图案的第一沟槽中，
其中，所述竖直延伸部分延伸到所述装置隔离层的上部中。
4.根据权利要求3所述的半导体存储器装置，
其中，所述衬底还包括第二有源图案，
其中，所述第一有源图案和所述第二有源图案中的每一个具有平行于第三方向的纵轴，
其中，所述第一有源图案和所述第二有源图案在所述第三方向上彼此相邻，
其中，所述装置隔离层在所述第一有源图案和所述第二有源图案之间的第二沟槽中，并且
其中，所述第二沟槽比所述第一沟槽深。
5.根据权利要求2所述的半导体存储器装置，
其中，所述第一接触件的上部具有在所述第一方向上彼此相对的第一侧表面和第二侧表面，
其中，所述第二侧表面与所述间隔件接触，并且
其中，所述第一接触件的所述下部具有随着与所述衬底的所述底部的距离减小而在所述第一方向上与从所述第一侧表面竖直地延伸的竖直假想线逐渐间隔开的轮廓。
6.根据权利要求1所述的半导体存储器装置，
其中，所述弯曲的顶表面具有限定第一角度的平均斜率，并且
其中，所述第一角度在从40°至80°的范围内。
7.根据权利要求6所述的半导体存储器装置，
其中，所述上侧表面具有限定第二角度的斜率，并且
其中，所述第二角度大于所述第一角度。
8.根据权利要求1所述的半导体存储器装置，
其中，所述第一有源图案还包括第三源极/漏极区，
其中，所述第一源极/漏极区在所述第二源极/漏极区与所述第三源极/漏极区之间，
其中，所述半导体存储器装置还包括耦接至所述第三源极/漏极区的第二接触件，
其中，所述第二接触件与所述第三源极/漏极区的弯曲的顶表面和上侧表面接触，
其中，所述第二源极/漏极区的弯曲的顶表面的最低水平高度位于第一水平高度，
其中，所述第三源极/漏极区的弯曲的顶表面的最低水平高度位于第二水平高度，
其中，所述第一接触件的最低水平高度位于第三水平高度，
其中，所述第二接触件的最低水平高度位于第四水平高度，并且
其中，所述第一水平高度与所述第二水平高度之间的差大于所述第三水平高度与所述第四水平高度之间的差。
9.根据权利要求1所述的半导体存储器装置，其中，所述第一接触件的下部在所述第一方向上的宽度随着与所述衬底的底部的距离减小而减小。
10.根据权利要求1所述的半导体存储器装置，还包括所述位线和所述第一有源图案之间的导电图案，
其中，所述导电图案耦接到所述第一有源图案的所述第一源极/漏极区，并且
其中，与所述第一源极/漏极区接触的所述导电图案的底表面高于所述第一接触件的最低水平高度。
11.一种半导体存储器装置，包括：
衬底，其具有在第一方向上顺序地布置的第一有源图案、第二有源图案和第三有源图案；
位线，其与所述第二有源图案交叉并在第二方向上延伸，所述位线电连接到所述第二有源图案；
第一接触件，其耦接到所述第一有源图案；
第二接触件，其耦接到所述第三有源图案；
着陆焊盘，其分别在所述第一接触件和所述第二接触件上；以及
数据存储元件，其分别在所述着陆焊盘上，
其中，所述第一接触件与所述第一有源图案的弯曲的顶表面接触，
其中，所述第二接触件与所述第三有源图案的弯曲的顶表面接触，
其中，所述第一有源图案的弯曲的顶表面的最低水平高度位于第一水平高度，
其中，所述第三有源图案的弯曲的顶表面的最低水平高度位于第二水平高度，
其中，所述第一接触件的最低水平高度位于第三水平高度，
其中，所述第二接触件的最低水平高度位于第四水平高度，并且
其中，所述第一水平高度与所述第二水平高度之间的差大于所述第三水平高度与所述第四水平高度之间的差。
12.根据权利要求11所述的半导体存储器装置，还包括栅电极，所述栅电极与所述第一有源图案至所述第三有源图案交叉并且在所述第一方向上延伸。
13.根据权利要求11所述的半导体存储器装置，其中，所述第一接触件包括：
下部，其与所述第一有源图案的弯曲的顶表面接触；以及
竖直延伸部分，其从所述下部沿着所述第一有源图案的上侧表面朝向所述衬底的底部突出。
14.根据权利要求13所述的半导体存储器装置，还包括装置隔离层，所述装置隔离层在所述第一有源图案与所述第二有源图案之间的沟槽中，
其中，所述竖直延伸部分延伸到所述装置隔离层的上部中。
15.根据权利要求11所述的半导体存储器装置，
其中，所述第一有源图案的弯曲的顶表面具有限定第一角度的平均斜率，
其中，所述第三有源图案的弯曲的顶表面具有限定第二角度的平均斜率，并且
其中，所述第二角度小于所述第一角度。
16.一种半导体存储器装置，包括：
衬底，其包括有源图案，所述有源图案具有平行于第一方向的纵轴，并且包括第一源极/漏极区和一对第二源极/漏极区，所述一对第二源极/漏极区在所述第一方向上彼此间隔开，所述第一源极/漏极区***在所述一对第二源极/漏极区之间；
装置隔离层，其在所述衬底上并且在限定所述有源图案的第一沟槽中；
一对栅电极，其与所述有源图案交叉并在第二方向上延伸，所述一对栅电极中的每一个在所述第一源极/漏极区与所述一对第二源极/漏极区中的第一个之间的第二沟槽中；
栅极介电层，其***在所述一对栅电极中的每一个与所述有源图案之间；
栅极盖层，其在所述一对栅电极中的每一个上并且在所述第二沟槽中；
绝缘层，其在所述衬底上；
线结构，其在所述绝缘层上以与所述有源图案交叉并在第三方向上延伸，所述线结构包括：
导电图案，其穿透所述绝缘层并耦接到所述第一源极/漏极区；
位线，其在所述导电图案上；以及
阻挡图案，其在所述位线和所述导电图案之间；
一对间隔件，其分别在所述线结构的相对侧表面上；
第一接触件和第二接触件，它们分别与所述一对第二源极/漏极区中的所述第一个和第二个接触，所述第一接触件和所述第二接触件通过所述一对间隔件而与所述线结构间隔开；
着陆焊盘，其分别在所述第一接触件和所述第二接触件上；
第一电极，其分别在所述着陆焊盘上；
第二电极，其在所述第一电极上；以及
介电层，其***在所述第一电极与所述第二电极之间，
其中，与所述第一源极/漏极区接触的所述导电图案的底表面位于比所述第一接触件的最低水平高度高的水平高度。
17.根据权利要求16所述的半导体存储器装置，
其中，所述一对第二源极/漏极区中的与所述第一接触件接触的所述第一个具有平坦的顶表面、上侧表面、以及从所述平坦的顶表面延伸到所述上侧表面的弯曲的顶表面，并且
其中，所述第一接触件与所述弯曲的顶表面和所述上侧表面接触。
18.根据权利要求17所述的半导体存储器装置，其中，所述第一接触件包括：
下部，其与所述弯曲的顶表面接触；以及
竖直延伸部分，其从所述下部沿着所述上侧表面突出到所述装置隔离层的上部中。
19.根据权利要求16所述的半导体存储器装置，
其中，所述第一接触件与所述一对第二源极/漏极区中的所述第一个的第一弯曲的顶表面接触，
其中，所述第二接触件与所述一对第二源极/漏极区中的所述第二个的第二弯曲的顶表面接触，
其中，所述第一弯曲的顶表面的最低水平高度位于第一水平高度，
其中，所述第二弯曲的顶表面的最低水平高度位于第二水平高度，
其中，所述第一接触件的最低水平高度位于第三水平高度，
其中，所述第二接触件的最低水平高度位于第四水平高度，并且
其中，所述第一水平高度与所述第二水平高度之间的差大于所述第三水平高度与所述第四水平高度之间的差。
20.根据权利要求19所述的半导体存储器装置，
其中，所述第一弯曲的顶表面具有限定第一角度的平均斜率，
其中，所述第二弯曲的顶表面具有限定第二角度的平均斜率，并且
其中，所述第二角度小于所述第一角度。
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