KR20060027244A - 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및그에 의하여 제조된 반도체소자 - Google Patents

스토리지 노드 전극을 갖는 반도체소자의 제조방법 및그에 의하여 제조된 반도체소자 Download PDF

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KR20060027244A
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Abstract

스토리지 노드 전극을 갖는 반도체소자의 제조방법 및 그에 의하여 제조된 반도체소자를 제공한다. 상기 반도체소자는 반도체기판 상에 서로 평행하도록 배치된 적어도 한쌍의 비트라인들을 구비한다. 상기 비트라인들을 덮는 층간절연막이 배치된다. 상기 한 쌍의 비트라인들 사이 및 양옆의 상기 층간절연막을 각각 관통하여 상기 반도체기판에 전기적으로 접속되는 제1 스토리지 노드 플러그들 및 제2 스토리지 노드 플러그들이 배치된다. 상기 제1 스토리지 노드 플러그들의 상부면을 각각 덮고, 상기 비트라인들과 평행하도록 상기 층간절연막 상의 일방향으로 연장된 버퍼 도전막 패턴들이 배치된다. 상기 버퍼 도전막 패턴들의 연장된 부분들 및 상기 제2 스토리지 노드 플러그들 상에 각각 제1 스토리지 노드 전극들 및 제2 스토리지 노드 전극들이 배치된다.
스토리지 노드 플러그, 버퍼 도전막 패턴, 스토리지 노드 전극홀, 스토리지 노드 전극

Description

스토리지 노드 전극을 갖는 반도체소자의 제조방법 및 그에 의하여 제조된 반도체소자{methods of fabricating a semiconductor device having storage node electrodes and semiconductor device fabricated thereby}
도 1 은 종래 스토리지 노드 전극을 갖는 반도체소자를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자를 나타낸 평면도이다.
도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 설명하기 위하여 도 2의 I-I′선에 따라 취해진 단면도들이다.
도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b는 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 설명하기 위하여 도 2의 II-II′선에 따라 취해진 단면도들이다.
본 발명은 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것으로, 특히 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및 그에 의하여 제조된 반도체소자에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(Dynamic Random Access Memory; DRAM)은 단위 셀의 커패시터에 데이터를 저장하는 메모리 소자이다. 상기 디램의 단위 셀은 직렬 연결된 하나의 억세스 트랜지스터 및 하나의 셀 커패시터로 구성된다. 상기 셀 커패시터의 용량은 디램 소자의 전기적인 특성 및 신뢰성에 직접적으로 관련이 있다. 반도체 메모리 소자의 집적도가 증가하면서 단위 셀이 차지하는 면적이 감소하고 있다. 단위 셀의 면적이 감소함에 따라 커패시터의 평면 면적도 줄어들게 되었다. 이에 따라, 반도체 메모리 소자에 요구되는 충분한 정전 용량을 확보하기 위하여 다양한 시도가 진행되고 있다. 예를 들면, 상기 셀 커패시터의 하부전극으로 사용되는 스토리지 노드 전극의 표면적을 증가시키기 위하여 실린더형의 스토리지 노드 전극이 널리 사용되고 있다.
도 1 은 종래 기술에 따른 스토리지 노드 전극을 갖는 반도체소자를 나타낸 평면도이다.
도 1을 참조하면, 반도체기판의 소정영역들에 복수개의 활성영역들(3a)이 2차원적으로 배열된다. 상기 활성영역들(3)을 가로지르는 복수개의 워드라인들(5)이 서로 평행하게 배치된다. 여기서, 상기 각 활성영역들(3)은 한 쌍의 워드라인들(5)과 교차한다. 따라서, 상기 활성영역들(3)의 각각은 상기 한 쌍의 워드라인들(5)에 의하여 3개의 영역들로 나뉘어진다. 상기 한 쌍의 워드라인들(5) 사이의 활성영역(3)은 공통 드레인 영역에 해당하고, 상기 공통 드레인의 양옆에 위치한 활성영역들은 소스 영역들에 해당한다.
상기 각 공통 드레인 영역들 상에는 이들과 전기적으로 접속된 비트라인 패드(7)가 위치한다. 상기 비트라인 패드(7)는 상기 공통 드레인 영역과 인접한 소자 분리막 상부까지 연장된다. 복수개의 평행한 비트라인들(12)이 상기 워드라인들(5)을 가로지르며 배치된다. 상기 각 비트라인들(12)은 이와 교차하는 비트라인 패드들(7)과 비트라인 콘택 플러그들(9)을 통하여 전기적으로 접속된다.
상기 각 소스 영역들 상에는 실린더 형상의 스토리지 노드 전극들(15)이 위치한다. 상기 스토리지 노드 전극들(15)은 스토리지 노드 콘택 플러그들(13)을 통하여 상기 소스 영역들과 전기적으로 접속된다. 이 경우에, 상기 워드라인(5)의 장축 방향으로 상기 스토리지 노드 콘택 플러그들(13) 상에 배치된 상기 스토리지 노드 전극들(15) 사이의 공간을 확보하는데 한계가 있다. 그 결과, 상기 스토리지 노드 전극들(15)의 표면적을 증가시키는데 한계가 있다. 이에 따라, 상기 스토리지 노드 전극들(15)의 표면적을 증가시키기 위한 새로운 방안이 제시되어야 한다.
본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 스토리지 노드 전극들 사이에 물리적 접촉 및 전기적 접촉이 없고, 상기 스토리지 노드 전극들의 표면적을 최대한 증가시킬 수 있도록 하기 위하여, 상기 스토리지 노드 전극들을 효과적으로 배치하기 위한 반도체소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 스토리지 노드 전극들 사이의 물리적 접촉 및 전기적 접촉이 없으면서, 상기 스토리지 노드 전극들의 표면적을 증가될 수 있도록, 상기 스토리지 노드 전극들이 효과적으로 배치된 반도체소자를 제공하는데 있다.
상기 기술적 과제들을 이루기 위하여, 본 발명의 실시예들은 스토리지 노드 전극을 갖는 반도체소자의 제조방법 및 그에 의하여 제조된 반도체소자를 제공한다.
본 발명의 일 태양은, 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 서로 평행한 적어도 한쌍의 비트라인들을 형성하는 것을 구비한다. 상기 비트라인들을 덮는 층간절연막을 형성한다. 상기 한쌍의 비트라인들 사이 및 양옆의 상기 층간절연막을 각각 관통하여 상기 반도체기판에 전기적으로 접속되는 제1 스토리지 노드 플러그들 및 제2 스토리지 노드 플러그들을 형성한다. 상기 제1 스토리지 노드 플러그들의 상부면을 각각 덮고, 상기 비트라인들과 평행하도록 상기 층간절연막 상의 일방향으로 연장된 버퍼 도전막 패턴들을 형성한다. 상기 버퍼 도전막 패턴들의 연장된 부분들 및 상기 제2 스토리지 노드 플러그들 상에 제1 스토리지 노드 전극들 및 제2 스토리지 노드 전극들을 각각 형성한다.
본 발명의 일 실시예에서, 상기 제1 스토리지 노드 전극들 및 제2 스토리지 노드 전극들은 상기 버퍼 도전막 패턴들을 갖는 반도체기판 상에 몰드 절연막을 형성하고, 상기 몰드 절연막을 패터닝하여 상기 버퍼 도전막 패턴들의 연장된 부분들을 노출시키는 제1 스토리지 노드 전극홀들 및 상기 제2 스토리지 노드 플러그들을 노출시키는 제2 스토리지 노드 전극홀들을 형성하고, 상기 제1 스토리지 노드 전극 홀들 및 상기 제2 스토리지 노드 전극홀들을 갖는 반도체기판의 전면 상에 스토리지 노드 전극용 도전막을 콘포멀하게 형성하고, 상기 스토리지 노드 전극용 도전막 상에 상기 제1 스토리지 노드 전극홀들 및 상기 제2 스토리지 노드 전극홀들을 채우는 버퍼 절연막을 형성하고, 상기 몰드 절연막의 상부면이 노출되도록 상기 버퍼 절연막 및 상기 스토리지 노드 전극용 도전막을 평탄화시킴으로써 형성될 수 있다.
본 발명의 다른 실시예에서, 상기 제1 및 제2 스토리지 노드 플러그들은 상기 비트라인들의 폭 방향을 따라 동일 직선 상에 배열되도록 형성될 수 있다.
본 발명의 또 다른 실시예에서, 상기 제1 스토리지 노드 전극들 및 상기 제2 스토리지 노드 전극들은 상기 비트라인들을 기준으로 지그재그 배열을 이루도록 형성될 수 있다.
본 발명의 다른 태양은, 스토리지 노드 전극을 갖는 반도체소자를 제공한다. 상기 반도체소자는 반도체기판 상에 서로 평행하도록 배치된 적어도 한쌍의 비트라인들을 구비한다. 상기 비트라인들을 덮는 층간절연막이 배치된다. 상기 한 쌍의 비트라인들 사이 및 양옆의 상기 층간절연막을 각각 관통하여 상기 반도체기판에 전기적으로 접속되는 제1 스토리지 노드 플러그들 및 제2 스토리지 노드 플러그들이 배치된다. 상기 제1 스토리지 노드 플러그들의 상부면을 각각 덮고, 상기 비트라인들과 평행하도록 상기 층간절연막 상의 일방향으로 연장된 버퍼 도전막 패턴들이 배치된다. 상기 버퍼 도전막 패턴들의 연장된 부분들 및 상기 제2 스토리지 노드 플러그들 상에 각각 제1 스토리지 노드 전극들 및 제2 스토리지 노드 전극들이 배치된다.
본 발명의 일 실시예에서, 상기 제1 및 제2 스토리지 노드 플러그들은 상기 비트라인들의 폭 방향을 따라 동일 직선 상에 배열될 수 있다.
본 발명의 다른 실시예에서, 상기 제1 스토리지 노드 전극들 및 상기 제2 스토리지 노드 전극들은 상기 비트라인들을 기준으로 지그재그로 배열될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자를 나타낸 평면도이고, 도 3a 내지 도 8b는 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 8b에 있어서, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 도 2의 I-I′선에 따라 취해진 단면도들이고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b는 도 2의 II-II′선에 따라 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체기판(101)의 소정영역에 소자분리막(103)을 형성하여 2차원적으로 배열된 복수개의 활성영역들(103a)을 한정한다. 상기 활성영역들(103a)을 가로지르는 복수개의 워드라인들(105)을 형성한다. 보다 구체적으로, 상기 활성영역들(103a)의 표면에 게이트 절연막(미도시)을 형성하고, 상기 게이트 절연막을 갖는 반도체기판의 전면 상에 게이트 도전막을 형성한다. 이어서, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 상기 활성영역들(103a)을 가로지르는 복수개의 평행한 워드라인들(105)을 형성한다. 상기 게이트 절연막은 실리콘 산화막 또는 고유전막으로 형성될 수 있다. 상기 고유전막은 상기 실리콘 산화막보다 유전상수가 큰 유전막을 의미한다. 상기 게이트 도전막은 실리콘막 또는 금속막으로 형성될 수 있다. 상기 게이트 도전막이 실리콘막인 경우에, 상기 실리콘막의 도전성 향상을 위하여 상기 실리콘막 상에 금속 실리사이드막을 형성할 수 있다. 상기 게이트 도전막을 패터닝하는 경우에, 상기 게이트 도전막을 보호하기 위하여 캡핑 절연막을 형성할 수 있다. 그 결과, 상기 워드라인들(105) 상에 캡핑 절연막 패턴(107)이 형성될 수 있다. 상기 캡핑 절연막은 실리콘 질화막으로 형성될 수 있다.
상기 워드라인들(105)의 측벽들을 둘러싸는 게이트 스페이서들(111)을 형성한다. 상기 게이트 스페이서들(111)은 실리콘 질화막으로 형성될 수 있다. 상기 워드라인들(105) 및 상기 소자분리막(103)을 이온주입 마스크들로 사용하여 상기 활성영역들(103a) 내로 불순물 이온들을 주입하여 공통 드레인 영역들 (112d) 및 소스 영역들(112s)을 형성한다. 결과적으로, 상기 활성영역들(103a)의 각각에 하나의 공통 드레인 영역을 공유하는 한 쌍의 억세스 트랜지스터들이 형성된다.
상기 억세스 트랜지스터들을 갖는 반도체기판의 전면 상에 제1 층간절연막(115)을 형성한다. 상기 제1 층간절연막(115)을 패터닝하여 상기 공통 드레인 영역 들(112d) 및 상기 소스 영역들(112s)을 각각 노출시키는 비트라인 패드 콘택홀들 및 스토리지 노드 패드 콘택홀들을 형성한다. 상기 비트라인 패드 콘택홀들 및 상기 스토리지 노드 패드 콘택홀들 내에 각각 비트라인 패드들(117b) 및 스토리지 노드 패드들(117s)을 형성한다. 상기 비트라인 패드들(117b)은 상기 공통 드레인 영역들(112d)에 전기적으로 접속되고, 상기 스토리지 노드 패드들(117s)은 상기 소스 영역들(112s)에 전기적으로 접속된다.
상기 비트라인 패드들(117b) 및 스토리지 노드 패드들(117s)을 갖는 반도체기판의 전면 상에 제2 층간절연막(119)을 형성한다. 상기 제2 층간절연막(119)을 패터닝하여 상기 비트라인 패드들(117b)을 노출시키는 비트라인 콘택홀들을 형성한다. 상기 비트라인 콘택홀들을 갖는 반도체기판의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 워드라인들의 상부를 가로지르면서 상기 비트라인 콘택홀들을 덮는 복수개의 서로 평행한 적어도 한쌍의 비트라인들(123)을 형성한다. 따라서, 상기 비트라인들(123)은 상기 비트라인 콘택홀들을 통하여 그들과 교차하는 상기 비트라인 패드들(117b)과 전기적으로 접속된다.
도 2, 도 4a 및 도 4b를 참조하면, 상기 비트라인들(123)을 갖는 반도체기판의 전면 상에 제3 층간절연막(125)을 형성한다. 상기 제3 층간절연막(125) 및 상기 제2 층간절연막(119)을 패터닝하여 상기 스토리지 노드 패드들(117s)을 노출시키는 스토리지 노드 콘택홀들을 형성한다.
이어서, 상기 스토리지 노드 콘택홀들 내에 통상의 방법을 사용하여 스토리지 노드 플러그들(127a, 127b)을 형성한다.
이하에서, 상기 스토리지 노드 플러그들(127a, 127b)은 설명의 편의 및 명확성을 위하여 각각 제1 스토리지 노드 플러그들(127a) 및 제2 스토리지 노드 플러그들(127b)로 구분하여 설명될 것이다. 임의로 선택된 서로 인접하는 한쌍의 비트라인들 사이에 형성된 스토리지 노드 플러그들은 제1 스토리지 노드 플러그들(127a)로 정의되고, 상기 선택된 한쌍의 비트라인들의 양옆을 따라 형성된 스토리지 노드 플러그들은 제2 스토리지 노드 플러그들(127b)이라 정의될 것이다. 이 경우에, 상기 제1 스토리지 노드 플러그들(127a) 및 상기 제2 스토리지 노드 플러그들(127b)은 상기 비트라인들(123) 사이에 교번하여 배치된다. 한편, 상기 제1 및 제2 스토리지 노드 플러그들(127a, 127b)은 도 2에 도시된 바와 같이 상기 비트라인들(123)의 폭 방향을 따라 실질적으로 동일 직선 상에 배열될 수 있다.
상기 스토리지 노드 플러그들(127a, 127b)을 갖는 반도체기판의 전면 상에 버퍼 도전막(129)을 형성한다. 상기 버퍼 도전막(129)은 도핑된 폴리실리콘막 또는 금속막일 수 있다. 상기 버퍼 도전막(129)의 두께는 사용되는 막의 종류에 의하여 달라질 수 있다는 것은 당업자라면 이해할 것이다.
도 2, 도 5a 및 도 5b를 참조하면, 상기 제3 층간절연막(125)이 노출되도록 상기 버퍼 도전막(도 4a 및 도 4b의 129)을 패터닝하여 버퍼 도전막 패턴들(129′)을 형성한다. 상기 버퍼 도전막 패턴들(129′)은 상기 제1 스토리지 노드 플러그들(127a)의 상부면을 각각 덮는다. 즉, 상기 제2 스토리지 노드 플러그들(127b) 상의 상기 버퍼 도전막(도 4a 및 도 4b의 129)은 상기 패터닝 중에 제거된다. 또한, 상기 버퍼 도전막 패턴들(129′)은 상기 제1 스토리지 노드 플러그들(127a)의 상부면 을 각각 덮고, 상기 비트라인들(123)과 평행하도록 상기 제3 층간절연막(125) 상의 일방향으로 연장된다. 그 결과, 상기 버퍼 도전막 패턴들(129′)의 각각은 장축 및 단축을 갖는 직사각형 또는 타원형의 형상을 가질 수 있으며, 이 경우 상기 버퍼 도전막 패턴들(129′)의 장축은 상기 비트라인들(123)의 길이 방향과 같은 방향성을 갖는다.
도 2에 도시된 바와 같이, 상기 버퍼 도전막 패턴들(129′)은 모든 스토리지 노드 플러그들 상에 형성되지 않고, 상기 제1 스토리지 노드 플러그들(127a) 상에만 선택적으로 형성된다. 즉, 상기 버퍼 도전막 패턴들(129′)은 상기 비트라인들(123) 사이에 교번하여 형성되게 된다. 그 결과, 상기 버퍼 도전막 패턴들(129′)은 상기 비트라인들(123)과 직교하는 방향으로 그들 사이에 충분한 간격을 갖고 형성될 수 있다. 이것은 결국, 상기 버퍼 도전막 패턴들(129′)을 형성할 때의 공정마진을 크게 확보 할 수 있다는 것을 의미한다. 이에 따라, 상기 버퍼 도전막(도 4a 및 도 4b의 129)을 패터닝하여 상기 버퍼 도전막 패턴들(129′)을 형성하기 위하여 수행되는 포토 공정의 비용을 줄일 수 있다. 예를 들면, 100nm 이하의 디자인 폭을 갖는 반도체소자를 제작하기 위해서는 포토 공정 시 ArF 조명계를 사용해야 하는데, 본 발명에 따른 상기 버퍼 도전막 패턴들(129′)을 형성하기 위하여, 100nm 이상의 디자인 선폭을 제작하기 위한 포토 공정시 사용되는 기존의 KrF 조명계를 그대로 사용할 수 있다. 즉, 상기 ArF 조명계를 사용하여 포토 공정을 진행하는 공정 비용보다 기존의 KrF 조명계를 그대로 사용하여 포토 공정을 진행하는 공정 비용이 더욱 저렴하다.
상기 비트라인들(123)의 길이방향을 따라 동일 선상에 형성된 상기 버퍼 도전막 패턴들(129′)은 동일한 방향으로 연장되는 것이 바람직하다.
상기 비트라인들(123)의 폭방향을 따라 인접하는 상기 버퍼 도전막 패턴들(129′)은 도 2에 도시된 바와 같이 서로 반대 방향으로 연장될 수 있다.
이와는 달리, 도면에 도시하지는 않았지만, 상기 비트라인들(123)의 폭방향을 따라 인접하는 상기 버퍼 도전막 패턴들(129′)은 상기 비트라인들(123)의 길이방향을 따라 모두 동일한 방향으로 연장될 수도 있다.
도 2, 도 6a 및 도 6b를 참조하면, 상기 버퍼 도전막 패턴들(129′)을 갖는 반도체기판의 전면 상에 식각저지막(131)을 형성할 수 있다. 상기 식각저지막(131)은 상기 제3 층간절연막(125)에 대하여 식각 선택비를 갖는 절연막으로 형성될 수 있다. 예를 들어, 상기 제3 층간절연막(125)이 실리콘 산화막으로 형성되는 경우에, 상기 식각저지막(131)은 실리콘 질화막으로 형성될 수 있다. 상기 식각저지막(131)을 갖는 반도체기판의 전면 상에 몰드 절연막(133)을 형성한다. 상기 몰드 절연막(133)은 상기 식각저지막(131)에 대하여 식각선택비를 갖는 절연막으로 형성될 수 있다. 예를 들어, 상기 식각저지막(131)이 실리콘 질화막으로 형성되는 경우에, 상기 몰드 절연막(133)은 실리콘 산화막으로 형성될 수 있다.
상기 몰드 절연막(133) 및 상기 식각저지막(131)을 패터닝하여 상기 버퍼 도전막 패턴들(129′)의 상기 비트라인들(123)의 길이방향으로 연장된 부분들 상에 제1 스토리지 노드 전극홀들(135a)을 형성함과 동시에 상기 제2 스토리지 노드 플러그들(127b) 상에 제2 스토리지 노드 전극홀들(135b)을 형성한다. 상기 제2 스토 리지 노드 전극홀들(135b)은 평면도로 보았을 때, 상기 제2 스토리지 노드 플러그들(127b) 보다 넓은 폭을 갖도록 형성되는 것이 바람직하다. 이에 따라, 상기 제2 스토리지 노드 전극홀들(135b)은 상기 제2 스토리지 노드 플러그들(127b) 뿐만 아니라, 상기 제2 스토리지 노드 플러그들(127b)을 둘러싸는 제3 층간 절연막(125)의 일부분도 노출시킬 수 있다. 결과적으로, 상기 제1 스토리지 노드 전극홀들(135a) 및 상기 제2 스토리지 노드 전극홀들(135b)은 상기 비트라인들(123)을 기준으로 지그재그(zig zag) 배열을 이루도록 형성될 수 있다.
도 6a 및 도 6b에 도시된 상기 버퍼 도전막 패턴들(129′) 및 상기 식각저지막(131)의 도면상의 두께는 예시적으로 나타낸 것이다. 보다 구체적으로, 상기 버퍼 도전막 패턴들(129′)은 상기 스토리지 노드 홀들(135a, 135b)을 형성하는 식각 공정에 의하여 식각되어 버퍼 도전막 패턴들로써의 기능을 잃지 않을 정도의 두께를 갖는다. 상기 버퍼 도전막 패턴들은 후에 언급될 스토리지 노드 전극들과 상기 스토리지 노드 플러그들을 전기적으로 접속시키는 역할을 할 수 있다. 상기 식각저지막(131)의 두께도 상기 몰드 절연막(133)의 종류 및 두께에 따라 달라 질 수 있다. 예를 들어, 상기 버퍼 도전막 패턴들(129′)을 도핑된 폴리실리콘막으로 사용하는 경우에, 상기 버퍼 도전막 패턴들(129′)의 두께는 실질적으로 1500Å 내지 2000Å 정도의 두께로 형성되고, 상기 식각저지막(131)의 두께는 실질적으로 500Å 정도의 두께로 콘포멀하게 형성될 수 있다. 이와는 달리, 상기 버퍼 도전막 패턴들(129′)이 후속 식각 공정에 대하여 저항성이 있는 막으로 형성되는 경우, 상기 버퍼 도전막 패턴들(129′)은 상기 도핑된 폴리 실리콘막으로 형성되는 버퍼 도전막 패턴들의 두께 보다 더욱 얇게 형성될 수 있다.
도 2, 도 7a 및 도 7b를 참조하면, 상기 제1 스토리지 노드 전극홀들(135a) 및 상기 제2 스토리지 노드 전극홀들(135b)을 갖는 반도체기판의 전면 상에 스토리지 노드 전극용 도전막을 콘포멀하게 형성한다. 상기 스토리지 노드 전극용 도전막 상에 상기 제1 스토리지 노드 전극홀들(135a) 및 상기 제2 스토리지 노드 전극홀들(135b)을 채우는 버퍼 절연막을 형성한다. 이어서, 상기 몰드 절연막(133)의 상부면이 노출되도록 상기 버퍼 절연막 및 상기 스토리지 노드 전극용 도전막을 평탄화시키어 스토리지 노드 전극들(139a, 139b) 및 버퍼 절연막 패턴들(137)을 형성한다. 그 결과, 상기 제1 스토리지 노드 전극홀들(135a) 내에 제1 스토리지 노드 전극들(139a)이 형성되고, 상기 제2 스토리지 노드 전극홀들(135b) 내에 제2 스토리지 노드 전극들(139b)이 형성된다. 상기 스토리지 노드 전극들(139a, 139b)은 실린더 형상으로 형성될 수 있다. 상기 스토리지 노드 전극들(139a, 139b)은 도핑된 실리콘막 또는 금속막으로 형성될 수 있다. 상기 제1 스토리지 노드 전극들(139a) 및 상기 제2 스토리지 노드 전극들(139b)은 상기 비트라인들(123)을 기준으로 지그재그 배열을 이루도록 형성될 수 있다.
상기 제1 스토리지 노드 전극들(139a)과 상기 제2 스토리지 노드 전극들(139b)의 높이는 서로 다를 수 있다. 보다 구체적으로, 상기 버퍼 도전막 패턴들(129′)과 전기적으로 접속되는 상기 제1 스토리지 노드 전극들(139a)의 높이가 상기 제2 스토리지 노드 플러그들(127b)과 직접 접촉되는 상기 제2 스토리지 노드 전극들(139b)보다 더 높을 수 있다.
도 2, 도 8a 및 도 8b를 참조하면, 상기 버퍼 절연막 패턴들(137) 및 상기 몰드 절연막(133)을 제거할 수 있다. 상기 스토리지 노드 전극들(139a, 139b)의 배치를 지그재그 형태로 구성함에 따라, 상기 스토리지 노드 전극들(139a, 139b) 간의 간격을 최대한 확보할 수 있다. 상기 스토리지 노드 전극들(139a, 139b)은 평면도로 보았을 때, 사각형의 형태로 형성될 수 있다. 따라서, 상기 스토리지 노드 전극들(139a, 139b)의 표면적을 보다 증가시킬 수 있다. 결과적으로, 반도체소자의 집적도를 증가시킬 수 있고, 상기 반도체소자의 최소 선폭의 감소에 따라 발생되는 상기 스토리지 노드 전극들(139a, 139b)간의 물리적 접촉 및 전기적 접촉이 발생되는 것을 효과적으로 방지할 수 있다. 상기 스토리지 노드 전극들(139a, 139b) 상에 유전막을 콘포멀하게 형성하고, 이어서 상기 유전막 상에 상부 전극을 형성하여, 충분한 정전용량을 확보할 수 있는 커패시터를 형성할 수 있다.
도 2, 도 8a 및 도 8b를 다시 참조하여, 본 발명의 실시예에 따른 스토리지 노드 전극을 갖는 반도체소자를 설명하기로 한다.
도 2, 도 8a 및 도 8b를 참조하면, 반도체기판(101)의 소정영역에 활성영역들(103a)을 한정하는 소자분리막(103)이 배치된다. 상기 활성영역들(103a)을 가로지르는 복수개의 워드라인들(105)이 배치된다. 상기 활성영역들(103a)의 각각은 한 쌍의 워드라인들(105)에 의하여 3개의 영역들로 나뉘어진다. 상기 한쌍의 워드라인들(105) 사이의 활성영역은 공통 드레인 영역(112d)에 해당하고, 상기 공통 드레인 영역(112d)의 양옆에 위치한 활성영역들은 소스 영역들(112s)에 해당한다. 상기 워드라인들(105) 상에 캡핑 절연막 패턴(107)이 배치될 수 있다. 상기 캡핑 절연막 패턴(107)은 실리콘 질화막일 수 있다. 상기 워드라인들(105)의 측벽들을 둘러싸는 게이트 스페이서들(111)이 배치된다. 상기 게이트 스페이서들(111)은 실리콘 질화막일 수 있다. 결과적으로, 상기 활성영역들(103a)의 각각에 상기 하나의 공통 드레인 영역을 공유하는 한 쌍의 억세스 트랜지스터들이 배치된다.
상기 억세스 트랜지스터들을 갖는 반도체기판 상에 제1 층간절연막(115)이 배치된다. 상기 제1 층간 절연막(115)을 관통하는 비트라인 패드들(117b) 및 스토리지 노드 패드들(117s)이 배치된다. 상기 비트라인 패드들(117b)은 상기 공통 드레인 영역들(112d)에 전기적으로 접속되고, 상기 스토리지 노드 패드들(117s)은 상기 소스 영역들(112s)에 전기적으로 접속된다. 상기 비트라인 패드들(117b) 및 스토리지 노드 패드들(117s)을 갖는 반도체기판 상에 제2 층간절연막(119)이 배치된다. 상기 제2 층간 절연막(119) 상에 복수개의 서로 평행한 적어도 한쌍의 비트라인들(123)이 배치된다. 상기 비트라인들(123)과 상기 비트라인 패드들(117b) 사이에 상기 제2 층간 절연막(119)을 관통하는 비트라인 콘택홀들이 배치되어, 상기 비트라인 콘택홀들을 통하여 상기 비트라인들(123)과 상기 비트라인 패드들(117b)은 전기적으로 접속된다. 상기 비트라인들(123)을 갖는 반도체기판 상에 제3 층간 절연막(125)이 배치된다.
상기 제3 층간절연막(125) 및 상기 제2 층간절연막(119)을 차례로 관통하는 스토리지 노드 플러그들(127a, 127b)이 배치된다. 상기 스토리지 노드 플러그들(127a, 127b)은 상기 스토리지 패드들(117s)과 전기적으로 접속된다. 상기 스토리지 노드 플러그들(127a, 127b)은 도핑된 폴리 실리콘막일 수 있다. 상기 스토리지 노드 플러그들(127a, 127b)은 도 2에 도시된 바와 같이, 상기 비트라인들(123)을 사이에 위치한다. 이하에서, 상기 스토리지 노드 플러그들(127a, 127b)은 설명의 편의 및 명확성을 위하여 각각 제1 스토리지 노드 플러그들(127a) 및 제2 스토리지 노드 플러그들(127b)로 구분하여 설명될 것이다. 임의로 선택된 서로 인접하는 한쌍의 비트라인들 사이에 배치된 스토리지 노드 플러그들은 제1 스토리지 노드 플러그들(127a)로 정의되고, 상기 선택된 한쌍의 비트라인들의 양옆을 따라 배치된 스토리지 노드 플러그들은 제2 스토리지 노드 플러그들(127b)이라 정의될 것이다. 이 경우에, 상기 제1 스토리지 노드 플러그들(127a) 및 상기 제2 스토리지 노드 플러그들(127b)은 상기 비트라인들(123) 사이에 교번하여 배치된다. 한편, 상기 제1 및 제2 스토리지 노드 플러그들(127a, 127b)은 도 2에 도시된 바와 같이 상기 비트라인들(123)의 폭 방향을 따라 실질적으로 동일 직선 상에 배열될 수 있다.
상기 제1 스토리지 노드 플러그들(127a)의 상부면을 각각 덮는 버퍼 도전막 패턴들(129′)이 배치된다. 상기 버퍼 도전막 패턴들(129′)은 상기 제1 스토리지 노드 플러그들(127a)의 상부면을 각각 덮고, 상기 비트라인들(123)과 평행하도록 상기 제3 층간절연막(125) 상의 일방향으로 연장된다. 그 결과, 상기 버퍼 도전막 패턴들(129′)의 각각은 장축 및 단축을 갖는 직사각형 또는 타원형의 형상을 가질 수 있으며, 이 경우 상기 버퍼 도전막 패턴들(129′)의 장축은 상기 비트라인들(123)의 길이 방향과 같은 방향성을 갖는다. 도 2에 도시된 바와 같이, 상기 버퍼 도전막 패턴들(129′)은 모든 스토리지 노드 플러그들 상에 배치되지 않고, 상기 제1 스토리지 노드 플러그들(127a) 상에만 선택적으로 배치된다. 즉, 상기 버퍼 도 전막 패턴들(129′)은 상기 비트라인들(123) 사이에 교번하여 배치된다. 그 결과, 상기 버퍼 도전막 패턴들(129′)은 상기 비트라인들(123)과 직교하는 방향으로 그들 사이에 충분한 간격을 갖고 배치될 수 있다.
상기 비트라인들(123)의 길이방향을 따라 동일 선상에 배치된 상기 버퍼 도전막 패턴들(129′)은 동일한 방향으로 연장되는 것이 바람직하다.
상기 비트라인들(123)의 폭방향을 따라 인접하는 상기 버퍼 도전막 패턴들(129′)은 도 2에 도시된 바와 같이 서로 반대 방향으로 연장될 수 있다.
이와는 달리, 도면에 도시하지는 않았지만, 상기 비트라인들(123)의 폭방향을 따라 인접하는 상기 버퍼 도전막 패턴들(129′)은 상기 비트라인들(123)의 길이방향을 따라 모두 동일한 방향으로 연장될 수도 있다.
상기 버퍼 도전막 패턴들(129′)을 갖는 반도체기판의 전면 상에 식각 저지막(131)이 배치될 수 있다. 상기 식각 저지막(131)은 상기 제3 층간절연막(125)에 대하여 식각 선택비를 갖는 절연막일 수 있다. 예를 들어, 상기 제3 층간절연막(125)이 실리콘 산화막인 경우에, 상기 식각저지막(131)은 실리콘 질화막일 수 있다.
상기 버퍼 도전막 패턴들(129′)의 연장된 부분들 상에 제1 스토리지 노드 전극들(139a)이 배치된다. 그리고, 상기 버퍼 도전막 패턴들(129′)이 배치되지 않은 제2 스토리지 노드 플러그들(127b) 상에 제2 스토리지 노드 전극들(139b) 배치된다. 상기 제2 스토리지 노드 전극들(139b)은 평면도로 보았을 때, 상기 제2 스토리지 노드 플러그들(127b) 보다 넓은 폭을 갖도록 배치되는 것이 바람직하다.
상기 제1 스토리지 노드 전극들(139a)과 상기 제2 스토리지 노드 전극들(139b)의 높이는 서로 다를 수 있다. 보다 구체적으로, 상기 버퍼 도전막 패턴들(129′)과 전기적으로 접속되는 상기 제1 스토리지 노드 전극들(139a)의 높이가 상기 제2 스토리지 노드 플러그들(127b)과 직접 접촉되는 상기 제2 스토리지 노드 전극들(139b)보다 더 높을 수 있다.
상기 제1 스토리지 노드 전극들(139a) 및 상기 제2 스토리지 노드 전극들(139b)은 실린더 형상일 수 있다. 결과적으로, 상기 제1 스토리지 노드 전극들(139a) 및 상기 제2 스토리지 노드 전극들(139b)은 상기 비트라인들(123)을 기준으로 지그재그로 배열될 수 있다. 상기 스토리지 노드 전극들(139a, 139b)은 평면도로 보았을 때, 사각형의 형태일 수 있다. 상기 제1 스토리지 노드 전극들(139a) 및 상기 제2 스토리지 노드 전극들(139b)은 도핑된 폴리 실리콘막 또는 금속막일 수 있다.
상술한 바와 같이 본 발명은, 스토리지 노드 전극들의 배치를 지그재그 형태로 구성함에 따라 상기 스토리지 노드 전극들 간의 간격을 최대한 확보할 수 있다. 이에 따라, 서로 이웃하는 스토리지 노드 전극들 사이에 물리적 접촉 및 전기적 접촉을 방지할 수 있으며, 상기 스토리지 노드 전극들의 표면적을 최대한 증가시킬 수 있도록 스토리지 노드 전극들을 효과적으로 배치할 수 있다. 결과적으로, 반도체소자의 집적도를 증가시킬 수 있고, 상기 반도체소자의 최소 선폭의 감소에 따라 발생되는 상기 스토리지 노드 전극들간의 물리적 접촉 및 전기적 접촉이 발생되는 것을 효과적으로 방지할 수 있다.

Claims (7)

  1. 반도체기판 상에 서로 평행한 적어도 한쌍의 비트라인들을 형성하고,
    상기 비트라인들을 덮는 층간절연막을 형성하고,
    상기 한쌍의 비트라인들 사이 및 양옆의 상기 층간절연막을 각각 관통하여 상기 반도체기판에 전기적으로 접속되는 제1 스토리지 노드 플러그들 및 제2 스토리지 노드 플러그들을 형성하고,
    상기 제1 스토리지 노드 플러그들의 상부면을 각각 덮고, 상기 비트라인들과 평행하도록 상기 층간절연막 상의 일방향으로 연장된 버퍼 도전막 패턴들을 형성하고,
    상기 버퍼 도전막 패턴들의 연장된 부분들 및 상기 제2 스토리지 노드 플러그들 상에 제1 스토리지 노드 전극들 및 제2 스토리지 노드 전극들을 각각 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 스토리지 노드 전극들 및 제2 스토리지 노드 전극들을 형성하는 것은,
    상기 버퍼 도전막 패턴들을 갖는 반도체기판 상에 몰드 절연막을 형성하고,
    상기 몰드 절연막을 패터닝하여 상기 버퍼 도전막 패턴들의 연장된 부분들을 노출시키는 제1 스토리지 노드 전극홀들 및 상기 제2 스토리지 노드 플러그들을 노 출시키는 제2 스토리지 노드 전극홀들을 형성하고,
    상기 제1 스토리지 노드 전극홀들 및 상기 제2 스토리지 노드 전극홀들을 갖는 반도체기판의 전면 상에 스토리지 노드 전극용 도전막을 콘포멀하게 형성하고,
    상기 스토리지 노드 전극용 도전막 상에 상기 제1 스토리지 노드 전극홀들 및 상기 제2 스토리지 노드 전극홀들을 채우는 버퍼 절연막을 형성하고,
    상기 몰드 절연막의 상부면이 노출되도록 상기 버퍼 절연막 및 상기 스토리지 노드 전극용 도전막을 평탄화시키는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 스토리지 노드 플러그들은 상기 비트라인들의 폭 방향을 따라 동일 직선 상에 배열되도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 스토리지 노드 전극들 및 상기 제2 스토리지 노드 전극들은 상기 비트라인들을 기준으로 지그재그 배열을 이루도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 반도체기판 상에 서로 평행하도록 배치된 적어도 한쌍의 비트라인들;
    상기 비트라인들을 덮는 층간절연막;
    상기 한 쌍의 비트라인들 사이 및 양옆의 상기 층간절연막을 각각 관통하여 상기 반도체기판에 전기적으로 접속되는 제1 스토리지 노드 플러그들 및 제2 스토리지 노드 플러그들;
    상기 제1 스토리지 노드 플러그들의 상부면을 각각 덮고, 상기 비트라인들과 평행하도록 상기 층간절연막 상의 일방향으로 연장된 버퍼 도전막 패턴들; 및
    상기 버퍼 도전막 패턴들의 연장된 부분들 및 상기 제2 스토리지 노드 플러그들 상에 각각 배치된 제1 스토리지 노드 전극들 및 제2 스토리지 노드 전극들을 포함하는 반도체소자.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 스토리지 노드 플러그들은 상기 비트라인들의 폭 방향을 따라 동일 직선 상에 배열되는 것을 특징으로 하는 반도체소자.
  7. 제 6 항에 있어서,
    상기 제1 스토리지 노드 전극들 및 상기 제2 스토리지 노드 전극들은 상기 비트라인들을 기준으로 지그재그로 배열되는 것을 특징으로 하는 반도체소자의 제조방법.
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