CN113964103A - 半导体器件及其制备方法 - Google Patents

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Abstract

本申请提供一种半导体器件及其制备方法。该半导体器件的第二区具有TGV，包括衬底以及依次层叠设置于衬底上的磊晶层、第一介质层、第一金属层、第二介质层、保护层以及第二金属层；第一金属层位于第一区；第二介质层具有贯穿第二介质层以连通第一金属层和保护层的过孔，过孔内填充有连接料以形成连接件；且TGV贯穿保护层、第二介质层、第一介质层、所述磊晶层至衬底，第二金属层覆盖保护层和TGV的内壁并与衬底接触。该半导体器件中的保护层能够覆盖连接件，使其在进行TGV工艺时不被影响，保证良好的导电效果，进而不会影响器件的性能。

Description

半导体器件及其制备方法
技术领域
本申请涉及半导体技术领域，尤其涉及到一种半导体器件及其制备方法。
背景技术
宽禁带半导体GaN(氮化镓)具有高击穿电场、高电子迁移率及高电子饱和漂移速度的特点，在电力电子和射频微波领域的应用前景十分广阔。AlGaN(氮化铝镓)/GaN产生的压电极化及自发极化会使异质结界面处形成高浓度的二维电子气，其迁移率及饱和速度都远高于硅。而以AlGaN/GaN异质结为核心制作的HEMT(high electron mobilitytransistor，高电子迁移率晶体管)有着优良的性能，非常适合制作功率半导体器件，目前被业界广泛关注。
在一些半导体器件中，为了避免晶圆在封装切割过程中由于应力太大导致器件结构损坏，需要加入一道TGV(through GaN vias，氮化镓通孔)工艺。这道工艺一般是做完最后一道金属工艺之后进行的，TGV工艺需要把介质层和外延层都刻穿，停在衬底上。目前为了满足不同的封装技术需求，例如WLCSP(wafer level chip scale package，晶圆级芯片尺寸封装)或ECP(embedded component package，嵌入式元器件封装)，需要把TGV工艺放在最后一道金属工艺之前进行，目的是为了在TGV里面设置金属，方便后续封装接线引出。
但是传统制备方式中，钨塞形貌及质量较差，在实施TGV工艺时容易残留光刻胶及其他物质，导致钨塞所在的过孔的接触电阻增加，影响器件整体性能。
发明内容
本申请提供一种半导体器件及其制备方法，可以在TGV工艺中防止过孔内的电阻增大影响器件性能。
第一方面，本申请提供了一种半导体器件，例如HEMT，该半导体器件具有TGV。具体地，半导体器件具有第一区和第二区，上述TGV设置在第二区，半导体器件具体包括衬底以及依次层叠设置在衬底上的磊晶层、第一介质层、第一金属层、第二介质层、保护层以及第二金属层。第一金属层位于第一区，第二介质层具有贯穿第二介质层以连通第一金属层和保护层的过孔，过孔内填充有连接料以形成连接件，连接件可以将第一金属层和第二金属层连接，实现器件功能；TGV贯穿保护层、第二介质层、第一介质层、磊晶层至衬底，衬底相当于可以自TGV底部露出，第二金属层覆盖保护层和TGV的内壁并与衬底接触，从而可以将衬底引线至半导体器件表面。其中，保护层能够覆盖连接件，使其在进行TGV工艺时不被影响，保证良好的导电效果，进而不会影响器件的性能。
具体地，保护层可以选择单层结构，也可以选择多层结构，在具体实施中可以根据应用场景进行适应性选择。其中，保护层的材质可以为W、Ti、Ti/TiN、Al/Ti/TiN、多晶硅掺杂导电材料中的一种或几种的结合，其厚度可为
Figure BDA0003250730750000011
以不影响第一金属层和第二金属层之间的电连接效果。
另外，连接料的材质可以为Ti、TiN、W、TiW、Ni中的一种或多种的组合；衬底的材质可以为SiC、Si基半导体材料或Ⅲ-Ⅴ族化合物；第一金属层的材质可以为Al、AlCu、AlSiCu、TiN、W、Ni、Ta、TaN、Pd、WSi及其金属化合物中的一种或多种的组合叠层；和/或，第二金属层的材质可以为Al、AlCu、AlSiCu、TiN、W、Ni、Ta、TaN、Pd、WSi及其金属化合物中的一种或多种的组合叠层。
在一些可能实现的方式中，第二金属层上设置有沟槽、缺口等隔离结构，隔离结构用于将第二金属层划分为不同的区域(例如栅极区、源极区、漏极区等)，以实现不同的功能。
第二方面，本申请还提供一种半导体器件的制备方法，用于制备上述技术方案中的半导体器件，包括以下步骤：
在衬底上依次形成磊晶层、第一介质层、第一金属层和第二介质层；衬底具有第一区和第二区，第一金属层与第一区对应；
在第二介质层上形成贯穿第二介质层至第一金属层的过孔，并在过孔内填充连接料形成连接件；
在第二介质层背离衬底的一侧形成保护层；
在第二区刻蚀保护层、第二介质层、第一介质层、磊晶层至衬底以形成TGV；
在保护层背离衬底的一侧沉积金属形成覆盖保护层的第二金属层，第二金属层覆盖TGV的内壁并与衬底接触。
在一些可能实现的方式中，在形成第二金属层后，还包括以下步骤：
图案化第二金属层以形成将第二金属层划分为不同的功能区域。
附图说明
图1a为现有技术提供的一种半导体器件的结构示意图；
图1b至图1d为现有技术提供的一种半导体器件的制备过程示意图；
图2a和图2b为本申请实施例提供的一种半导体器件的结构示意图；
图3为本申请实施例提供的一种半导体器件中保护层的结构示意图；
图4a至图4c为本申请实施例提供的一种半导体器件中保护层的结构示意图；
图5为本申请实施例提供的一种半导体器件的过孔电阻测试效果示意图；
图6为本申请实施例提供的一种半导体器件的制备方法流程示意图；
图7a至图7d为本申请实施例提供的一种半导体器件在制备过程中的结构变化示意图；
图8为本申请实施例提供的一种具有缺口的半导体器件制备过程中的结构示意图。
具体实施方式
目前的半导体器件中一般做有TGV，以降低在制备过程中，外延结构与衬底结构之间由于膨胀系数不同引起结构损坏。例如图1a所示的一种业界常用的HEMT器件的半导体器件，具体包括衬底1’以及依次设置在衬底1’上的磊晶层2’、第一介质层3’、第二介质层4’，第一介质层3’和第二介质层4’之间设置有第一金属层5’，第一金属层5’在第一介质层3’上的投影面积对应于该HEMT器件的功能区域；该HEMT器件具有贯穿第二介质层4’、第一介质层3’、磊晶层2’至基层1’的TGVA，在第二介质层4’的表面设置有第二金属层6’，第二金属层6’同时也覆盖TGVA。在第二介质层4’上设置有钨塞7’，钨塞7’呈锥形，自第二介质层5’朝向第二金属层6’的表面贯穿至第二介质层5’朝向第一金属层4’的表面，实现第一金属层4’和第二金属层6’的电连接。这种半导体器件在制备过程中，首先如图1b所示，在第二介质层4’上使用光刻和刻蚀工艺形成过孔B；再如图1c所示，采用CVD(chemical vapor deposition，化学气相沉积法)在过孔B内沉积钨并回刻掉过孔B外的钨，以形成钨塞7’，钨塞7’抵接到第一金属层5’；然后进行TGV工艺，具体包括涂胶、曝光、显影、刻蚀、去胶等工艺步骤形成图1d所示的TGV A；最后通过PVD(physical vapor deposition，物理气相沉积法)溅射沉积一层金属形成第二金属层6’(结构可以参照图1a所示)，并对第二金属层6’进行光刻、刻蚀，使TGV A中的金属可以引出，方便封装接线连接。这种HEMT器件，钨塞7中间位置的钨填充形貌及质量较差，钨塞7’呈V字型，在进行后续TGV工艺时容易残留光刻胶和其他物质，最终使得过孔B接触电阻变大，影响器件的整体性能。
基于此，本申请实施例提供一种半导体器件及其制备方法，以解决上述问题。为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。
在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
请参照图2a，本申请实施例提供一种半导体器件，该半导体器件包括衬底1以及自下而上依次层叠设置在衬底1上的磊晶层11、第一介质层2、第一金属层3、第二介质层4、保护层5以及第二金属层6。按照该半导体器件的功能使用划分，半导体器件具有第一区V1和第二区V2，其中，第一区V1与半导体器件中的功能器件所在区域相对应，第二区V2则相当于半导体器件中的功能器件所在区域之外的其他区域。上述第一金属层3对应设置在第一区V1，即第二区V2不存在第一金属层3，在第二区V2，第一介质层2和第二介质层4直接接触。第二介质层4具有贯穿第二介质层4以连通第一金属层3和保护层4的过孔，过孔内填充有连接料以形成连接件7，连接件7相当于导体连通第一金属层3和第二金属层6。连接件7的形状与过孔形状相适配，呈一端大一端小的圆台形，其尺寸较小的一端与第一金属层3接触，尺寸较大的一端与第二金属层6接触。在第二区V2具有TGV S，TGV S贯穿保护层5、第二介质层4、第一介质层2、磊晶层11至衬底1，衬底1露出，第二金属层6覆盖保护层5和TGV S，可以将TGVS内露出的衬底1的金属引出，方便后续封装接线。其中，磊晶层11在制备中可以自衬底1上生长形成。
保护层5覆盖第二介质层4以及连接件7，使得结构朝向第二金属层6的一面位于同一水平面内，并对连接件7的表面形成保护，防止连接件7在后续制备TGV S时受到影响，连接件7的接触电阻被保持不会受影响降低，也就不会对具有该半导体器件的性能造成不利影响。
请参照图2b，在一些实施例中，本申请实施例所提供的半导体器件还可能设置有贯穿第二金属层6和保护层5至第二介质层4的隔离结构R，其中，隔离结构R对应于第一区V1，可以将第二金属层6划分为不同的区域，不同区域第二金属层6可以用作实现不同的功能，例如，第二金属层6可以被划分为栅极区、源极区以及漏极区。隔离结构R可以如图2b中示出的沟槽，还可以是其他结构，此处不再赘述。
其中，保护层5的材质具体可以为W、Ti、Ti/TiN、Al/Ti/TiN、多晶硅掺杂导电材料中的一种或几种的结合，其厚度选择为
Figure BDA0003250730750000031
用于形成连接件7的连接料的材质可以为Ti、TiN、W、TiW、Ni中的一种或多种的组合，其中，W是比较常用的材料。衬底1的材质可以为SiC、Si基半导体材料或Ⅲ-Ⅴ族化合物。
第一金属层3的材质可以为Al、AlCu、AlSiCu、TiN、W、Ni、Ta、TaN、Pd、WSi及其金属化合物中的一种或多种的组合叠层；和/或，第二金属层6的材质可以为Al、AlCu、AlSiCu、TiN、W、Ni、Ta、TaN、Pd、WSi及其金属化合物中的一种或多种的组合叠层。
此处，设定“和/或”之前为方案a，“和/或”之后为方案b，则上述技术方案包括三种实施方式，即方案a和方案b同时实施、仅实施方案a以及仅实施方案b。在具体应用场景中，可以根据应用场景进行适应性选择。
在一些实施例中，保护层5的结构可以为单层结构，具体可以是一种材质的单层结构(此处未以图示)，也可以是如图3所示的基体51内掺杂有至少一种掺杂体52后的结构。
在另一些实施例中，保护层5的结构可以为多层结构，具体可如图4a所示是一种同一种材质的多个单层结构层叠形成，也可以如图4b所示是至少两种不同材质的单层结构层叠形成；当然，多层结构的保护层5中，如图4c所示，某一层的单层结构还可以是图3所示的基体51掺杂掺杂体52的结构。
对不同通孔工艺的接触电阻进行批量测试模拟，可以得到图5所示的测试结果，其横坐标为不同的工艺状态，纵坐标为过孔的电阻。其中，“通孔无保护”的结构可以参照图1a所示的一种现有半导体器件，其过孔B(连接件7’所在位置)的电阻值的区间大约在3.5-3.9Ω之间，3.63887Ω为这种半导体器件中过孔B电阻的中位数数值，即有50％的过孔B电阻大于该电阻值。“通孔+保护层”的结构即本申请实施例所提供的半导体器件(可以参照图2a)，其过孔M(连接件7所在位置)的电阻值的区间大约在1-1.2Ω之间，1.05982Ω为这种半导体器件中过孔B电阻的中位数数值，即有50％的过孔M电阻大于该电阻值。“无通孔”结构的电阻值区间大约在0.7-0.8Ω之间，0.733745Ω为这种半导体器件两层金属层之间电阻的中位数数值，即有50％的两层金属层之间电阻大于该电阻值。可以看出，相较于通孔无保护的半导体器件(图1a所示结构)，本申请实施例所提供的半导体器件由于有保护层5的存在，第一金属层3与第二金属层6之间的过孔M(连接件7所在位置)的电阻能够显著降低，甚至只有通孔无保护的半导体器件中过孔B位置电阻的三分之一不到，与无通孔的两层金属层之间的电阻差距不大，可以达到良好的电流导通效果，节省能耗。
基于该半导体器件，本申请实施例还提供一种用于制备半导体器件的制备方法，如图6所示，具体包括以下步骤：
步骤S1：在衬底1上依次形成磊晶层11、第一介质层2、第一金属层3和第二介质层4；衬底1具有第一区V1和第二区V2，第一金属层3与第一区V1对应；得到图7a所示的结构。
步骤S2：通在第二介质层4上形成贯穿第二介质层4至第一金属层3的过孔M，并在过孔M内填充连接料形成连接件7；得到图7b所示的结构。
具体地，在第二介质层4上涂胶，利用第一模板曝光、显影及烘烤得到过孔M；然后采用化学沉积法在第二介质层4背离衬底1的一侧沉积一层连接料，并回刻掉过孔外的其他连接料，使得连接料仅留存在过孔M中形成连接件7。连接料的材质可以是Ti、TiN、W、TiW、Ni中的一种或多种的组合。
步骤S3：在第二介质层4背离衬底1的一侧形成保护层5；得到图7c所示的结构。
保护层5的材质可以选择W、Ti、Ti/TiN、Al/Ti/TiN、多晶硅掺杂导电材料中的一种或几种的结合，其厚度选择为
Figure BDA0003250730750000041
步骤S4：在第二区V2刻蚀保护层5、第二介质层4、第一介质层2、磊晶层11至衬底1以形成TGV S；
具体地，在保护层5上涂胶，利用第二模板曝光、显影、烘烤，并刻蚀保护层5、第二介质层4、第一介质层2、磊晶层11至衬底1得到TGV S，可以通过干法+湿法混合的工艺完成剩余光刻胶及刻蚀副产物的去除，得到图7d所示的结构。
步骤S5：在保护层5背离衬底1的一侧沉积金属形成覆盖保护层5的第二金属层6，第二金属层6覆盖TGV S的内壁并与衬底1接触；
具体地，采用物理气相沉积法在保护层5背离衬底1的一侧以及TGV S内生长金属得到第二金属层6，第二金属层6的材质包括但不限于Al、AlCu、AlSiCu、TiN、W、Ni、Ta、TaN、Pd、WSi及其金属化合物中的一种或多种的组合叠层，最终得到图2a所示的半导体器件。
在实施步骤S5之后，为了在第二金属层6上形成图案，可以在第二金属层6上涂胶，利用第三模板曝光、显影及烘烤，采用干法刻蚀第二金属层6，最后去除光刻胶及刻蚀副产物。
一些实施例中，如果要得到形成有图2b所示的具有隔离结构R的半导体器件，在得到图2a所示的结构之后，可以直接利用模板刻蚀第二金属层6和保护层5得到图2b所示的半导体器件；还可以在得到图7d所示的结构后，刻蚀保护层5得到图8所示的结构，然后在保护层5背离衬底1的一侧沉积金属得到第二金属层6后，再刻蚀第二金属层6得到图2b所示的半导体器件。隔离结构R可以将第二金属层6划分为不同的功能区域(例如栅极区、源极区以及漏极区)，以实现不同的功能。
本申请实施例所提供的半导体器件具有TGV，能够缓解外延结构与衬底结构膨胀系数不同所引起的结构变形，由于在第二介质层4背离衬底1的一侧具有保护层5，保护层5可以减弱TGV工艺对过孔电阻的影响，进而保证半导体器件的整体性能。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种半导体器件，其特征在于，所述半导体器件具有第一区和第二区，所述第二区具有氮化镓通孔TGV，所述半导体器件包括：衬底以及依次层叠设置于所述衬底上的磊晶层、第一介质层、第一金属层、第二介质层、保护层以及第二金属层；
所述第一金属层位于所述第一区；所述第二介质层具有贯穿所述第二介质层以连通所述第一金属层和所述保护层的过孔，所述过孔内填充有连接料以形成连接件；
所述TGV贯穿所述保护层、所述第二介质层、所述第一介质层、所述磊晶层至所述衬底，所述第二金属层覆盖所述保护层和所述TGV的内壁并与所述衬底接触。
2.根据权利要求1所述的半导体器件，其特征在于，所述保护层的材质为W、Ti、Ti/TiN、Al/Ti/TiN、多晶硅掺杂导电材料中的一种或几种的结合。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述保护层的厚度为
Figure FDA0003250730740000011
4.根据权利要求1-3中任一项所述的半导体器件，其特征在于，所述保护层为单层或多层结构。
5.根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述连接料的材质为Ti、TiN、W、TiW、Ni中的一种或多种的组合。
6.根据权利要求1-5中任一项所述的半导体器件，其特征在于，所述衬底的材质为SiC、Si基半导体材料或Ⅲ-Ⅴ族化合物。
7.根据权利要求1-6中任一项所述的半导体器件，其特征在于，所述第一金属层的材质为Al、AlCu、AlSiCu、TiN、W、Ni、Ta、TaN、Pd、WSi及其金属化合物中的一种或多种的组合叠层；
和/或，所述第二金属层的材质为Al、AlCu、AlSiCu、TiN、W、Ni、Ta、TaN、Pd、WSi及其金属化合物中的一种或多种的组合叠层。
8.根据权利要求1-7中任一项所述的半导体器件，其特征在于，所述半导体器件还具有贯穿所述第二金属层和所述保护层至所述第二介质层的隔离结构，以将所述第二金属层划分为不同的区域。
9.一种半导体器件的制备方法，其特征在于，用于制备如权利要求1-8中任一项所述的半导体器件，其特征在于，包括以下步骤：
在衬底上依次形成磊晶层、第一介质层、第一金属层和第二介质层；所述衬底具有第一区和第二区，所述第一金属层与所述第一区对应；
在所述第二介质层上形成贯穿所述第二介质层至所述第一金属层的过孔，并在所述过孔内填充连接料形成连接件；
在所述第二介质层背离所述衬底的一侧形成保护层；
在所述第二区刻蚀所述保护层、所述第二介质层、所述第一介质层、所述磊晶层至所述衬底以形成所述TGV；
在所述保护层背离所述衬底的一侧沉积金属形成覆盖所述保护层的第二金属层，所述第二金属层覆盖所述TGV的内壁并与所述衬底接触。
10.根据权利要求9所述的制备方法，其特征在于，在形成所述第二金属层后，还包括：
图案化所述第二金属层以将所述第二金属层划分为不同区域。
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