CN113936896B - 电感元件 - Google Patents

Abstract

本发明公开一种电感元件。电感元件包括叠层体以及两个外部电极。叠层体包括封装体以及在第一方向上堆叠的多个导电线路层。多个导电线路层内埋于封装体内，且每两相邻的导电线路层彼此电性连接，而形成一螺旋状延伸的卷绕导体。两个外部电极设置于叠层体上并连接于卷绕导体，且两个外部电极彼此分离。每一外部电极包括一底座、一侧壁以及多个应力分散结构。多个应力分散结构朝卷绕导体延伸而凸出于底座或侧壁，且多个应力分散结构嵌入于叠层体内，且彼此分隔设置。当本发明电感元件被组装在另一电路板上时，电感元件较不容易因受到侧向外力而断裂，而具有较高的可靠度。

Description

电感元件

技术领域

本发明涉及一种被动组件，尤其涉及一种电感元件。

背景技术

现有的叠层电感器通常包括绝缘体、内部导体以及两个外电极。内部导体被埋设在绝缘体内，并且连接于两个外电极。每一个外电极的一部分会裸露在绝缘体外，以作为内部导体与另一电路电性连接的连接端。具体而言，两个外电极可分别焊接于电路板上的焊垫，而使叠层电感器组装于电路板上，并电性连接于电路板。

然而，在对焊接于电路板上的叠层电感器进行推力测试，以测试可靠度时，应力较容易集中在叠层电感器的外电极上，而导致电感元件断裂。断裂的位置通常会发生在外电极或者是外电极与绝缘体的交接处。故，如何通过结构设计进一步改良叠层电感器的结构，来克服上述的缺陷，已成为该项事业所欲解决的重要课题之一。

发明内容

本发明所要解决的技术问题在于，针对现有技术的不足提供一种电感元件。当电感元件被组装在另一电路板上时，电感元件较不容易因受到侧向外力而断裂，而具有较高的可靠度。

为了解决上述的技术问题，本发明所采用的其中一个技术方案是提供一种电感元件。电感元件包括叠层体以及两个外部电极。叠层体包括封装体以及在第一方向上堆叠的多个导电线路层。多个导电线路层内埋于封装体内部，且每两相邻的导电线路层彼此电性连接，而形成一螺旋状延伸的卷绕导体。两个外部电极设置于叠层体上并连接于卷绕导体，其中，两个外部电极彼此分离。每一外部电极包括一底座、一侧壁以及多个应力分散结构。多个应力分散结构朝卷绕导体延伸而凸出于底座或侧壁，且多个应力分散结构嵌入于叠层体内，且彼此分隔设置。

进一步地，每一应力分散结构为连接条、凸肋、凸柱或凸块。

进一步地，每一应力分散结构为连接条，连接条的两端分别连接于底座与侧壁，且连接条、侧壁与底座之间定义出一空隙，封装体的一部分填入空隙内。

进一步地，每一应力分散结构具有面对于卷绕导体的一内表面，内表面是内凹面、外凸面、阶梯面或倾斜面。

进一步地，每一应力分散结构具有面对于卷绕导体的一内表面，内表面凸出侧壁的内侧表面而形成一段差结构。

进一步地，两个外部电极的两个底座局部地裸露在叠层体的相同侧，两个外部电极的两个侧壁分别局部地裸露在叠层体的两相对侧面。

进一步地，最靠近于叠层体的两相对侧面的两个导电线路层，分别连接于两个外部电极。

进一步地，多个应力分散结构、侧壁与底座共同定义出至少一内凹空间，且叠层体的一部分填入至少一内凹空间内。

进一步地，每一外部电极包括沿着第一方向相互堆叠的M个第一叠层以及N个第二叠层，每一第一叠层包括一或多个第一图案层，每一第二叠层包括一或多个第二图案层，且每一第一图案层的面积小于每一第二图案层的面积。

为了解决上述的技术问题，本发明所采用的另外一技术方案是提供一种电感元件。电感元件包括叠层体以及两个外部电极。叠层体包括封装体以及在第一方向上堆叠的多个导电线路层。多个导电线路层内埋于封装体内部，且每两相邻的导电线路层彼此电性连接，而形成一螺旋状延伸的卷绕导体。两个外部电极设置于叠层体上并连接于卷绕导体，其中，两个外部电极彼此分离。每一外部电极包括沿着第一方向相互堆叠的M个第一叠层以及N个第二叠层。每一第一叠层包括一或多个第一图案层，每一第二叠层的内表面为曲面，且包括一或多个第二图案层。每一第一图案层的面积小于每一第二图案层的面积。

进一步地，M,N等于1或为大于1的正整数，且N≥M。

优选地，每一第二叠层中的第二图案层的数量与每一第一叠层中的第一图案层的数量之间的比值范围由0.1至10。

进一步地，每一第二图案层的面积与每一第一图案层的面积之间具有一差值，差值与第一图案层的面积之间的比值范围为1.02至2.15。

进一步地，叠层体还进一步包括：多个导电柱，其中，每一导电柱连接于两相邻的导电线路层之间。

本发明的其中一个有益效果在于，本发明所提供的电感元件，其能通过“每一外部电极包括底座、侧壁以及多个应力分散结构”、“多个应力分散结构朝卷绕导体延伸而凸出于底座或侧壁，且多个应力分散结构嵌入于叠层体内，且彼此分隔设置”或是“每一外部电极包括沿着第一方向相互堆叠的M个第一叠层以及N个第二叠层，每一第一叠层包括一或多个第一图案层，每一第二叠层的内表面为曲面，且包括一或多个第二图案层，且每一第一图案层的面积小于每一第二图案层的面积”的技术方案，以提升电感元件的可靠度。

为使能进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1为本发明第一实施例的电感元件的立体示意图。

图2为本发明第一实施例的电感元件的另一立体示意图。

图3为本发明第一实施例的电感元件的主视示意图。

图4为沿图1的线IV-IV剖面的剖面示意图。

图5为本发明第一实施例的外部电极的立体示意图。

图6为本发明第二实施例的外部电极的立体示意图。

图7为本发明第一实施例的外部电极的剖面示意图。

图8A至图8F分别显示本发明不同实施例的外部电极的剖面示意图。

具体实施方式

以下是通过特定的具体实例来说明本发明所公开有关“电感元件”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本发明的构思下进行各种修改与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。

[第一实施例]

参阅图1至图3。图1为本发明第一实施例的电感元件的立体示意图，且图2为本发明第一实施例的电感元件的另一立体示意图。图3为本发明第一实施例的电感元件的主视示意图。

本发明第一实施例提供一种电感元件Z1，其包括：一叠层体1以及两个外部电极2。叠层体1包括封装体11以及在第一方向D1上堆叠的多个导电线路层12。如图1所示，在本实施例中，叠层体1可具有相对的顶面1a和底面1b、相对的第一侧面1c和第二侧面1d以及相对的第三侧面1e与第四侧面1f。第一至第四侧面1c-1f连接在底面1b和顶面1a之间。

叠层体1包括封装体11以及在第一方向D1上堆叠的多个导电线路层12。进一步而言，封装体11实际上可由多层绝缘层(未标号)叠合而形成。绝缘层的材料例如是陶瓷材料。每两相邻的导电线路层12可通过至少一绝缘层而相互分隔设置。据此，叠层体1实际上是由多层绝缘层与多层导电线路层12在第一方向D1上交替堆叠而形成。如图1所示，多个导电线路层12内埋于封装体11内部，且每两相邻的导电线路层12彼此串接而电性连接，并且形成螺旋状延伸的卷绕导体C1。

如图1与图2所示，每一导电线路层12的图案呈具有开口的环状，且具有两端部12e。在两相邻的导电线路层12中，其中一个导电线路层12的一端部12e会在第一方向D1上对准于另一导电线路层12的其中一端部12e。

另外，如图3所示，叠层体1还包括多个导电柱13，且每一导电柱13连接于两相邻的导电线路层12之间。具体而言，每一导电柱13对应于每一个导电线路层12的至少一端部12e的位置，而形成在封装体11中。也就是说，每一导电柱13会贯穿用以分隔两相邻导电线路层12之间的绝缘层，以使两相邻的导电线路层12通过对应的导电柱13而电性连接。本实施例中，每一个导电柱13大致沿着第一方向D1延伸，并且连接于两相邻的导电线路层12的两个相互对准的端部12e之间。如此，多个通过多个导电柱13而相互串接的导电线路层12形成呈螺旋状的卷绕导体C1。

请参照图1与图2，两个外部电极2设置在叠层体1上，且彼此分离。电感元件Z1可通过两个外部电极2而被组装在另一个电路板上。如图2所示，两个外部电极2会与卷绕导体C1连接。详细而言，在多个导电线路层12中，最靠近于叠层体1的第一侧面1c的导电线路层12，以及最靠近于叠层体1的第二侧面1d的导电线路层12会分别连接于两个外部电极2。

如图1至图3所示，在本实施例中，每一个外部电极2包括底座20、侧壁21以及多个应力分散结构22。如图1所示，在本实施例中，底座20沿着第二方向D2延伸。侧壁21凸出于底座20，并沿着第三方向D3延伸。第二方向D2与第三方向D3都与第一方向D1不平行。因此，底座20与侧壁21共同构成L形结构。

此外，每一个外部电极2的侧壁21与底座20会局部地裸露在叠层体1之外。详细而言，两个外部电极2的两个侧壁21分别局部地裸露在叠层体1的两相对侧面，如：第三侧面1e与第四侧面1f，但本发明不以此为限。

另外，如图2所示，两个外部电极2的两个底座20局部地裸露在叠层体1的相同侧。在本实施例中，两个外部电极2的两个底座20都局部地裸露在叠层体1的底面1b，但本发明不以此为限。只要两个外部电极2彼此分隔设置，本发明并不限制每一个外部电极2裸露在叠层体1的位置以及露出的区域。

承上述，多个应力分散结构22彼此分隔设置，且被嵌入于叠层体1内。通过使每一个外部电极2具有至少一个内埋于封装体11内的应力分散结构22，在电感元件Z1承受施加于第一侧面1c或第二侧面1d的外力时，应力分散结构22可分散在外部电极2或是外部电极2与封装体11的接合处所承受的应力。如此，可降低外部电极2受外力而断裂的机率，进而提升电感元件Z1的可靠度。在电感元件Z1被组装到另一个电路板上之后，电感元件Z1较不会因外力而受损。

请配合参照图3至图5，其中图4为沿图1的线IV-IV剖面的剖面示意图，而图5为本发明第一实施例的外部电极的立体示意图。多个应力分散结构22朝卷绕导体C1延伸而凸出于底座20或者侧壁21。如图5所示，每一个应力分散结构22具有面对卷绕导体C1的内表面22s，且内表面22s凸出于侧壁21的内侧表面21s，而形成段差结构。在本实施例中，由于每个应力分散结构22连接于侧壁21以及底座20。因此，应力分散结构22的内表面22s也会凸出底座20的内侧表面20s，而形成段差结构，但本发明不以此为限。也就是说，应力分散结构22可以只凸出于底座20的内侧表面20s或者是只凸出于侧壁21的内侧表面21s。

如图4以及图5所示，对于每个外部电极2而言，多个应力分散结构22、侧壁21以及底座20之间可定义出至少一内凹空间2H(图5示出多个为例)。据此，如图4所示，叠层体1(或封装体11)的一部分会填入内凹空间2H内，可以提升叠层体1与外部电极2之间的接合力。

请继续参照图5，在本实施例中，外部电极2包括沿着第一方向D1相互堆叠的M个第一叠层A1以及N个第二叠层A2，其中，N,M都是大于或等于1的正整数。在一较佳实施例中，第二叠层A2的数量N大于第一叠层A1的数量M(即N≥M)，可以更有效地分散电感元件Z1所受到的侧向外力。当电感元件Z1设置在电路板上时，电感元件Z1可以承受更大的侧向外力。

也就是说，M个第一叠层A1以及N个第二叠层A2沿着第一方向D1交替设置而形成外部电极2。在本实施例中，其中两个第二叠层A2位于外部电极2的最外侧，但本发明不以此为限。在另一实施例中，第一叠层A1也可位于外部电极2的最外侧。据此，本发明并不限制第一叠层A1与第二叠层A2的堆叠顺序。

如图5所示，每个第一叠层A1可包括一或多个第一图案层a1，且每个第二叠层A2可包括一或多个第二图案层a2。本发明所提供的实施例中，每一个第一图案层a1的面积会小于每一个第二图案层a2的面积。在一实施例中，第二图案层a2的面积是第一图案层a1的面积的1.01至1.5倍。进一步而言，第二图案层a2的面积与第一图案层a1的面积的之间具有一差值，且前述差值与第一图案层a1的面积之间的比值范围为1.02至2.15。

须说明的是，在第一方向D1上堆叠第一叠层A1与第二叠层A2时，第一图案层a1与第二图案层a2会局部地重叠。第二图案层a2与第一图案层a1不重叠的部分就会形成上述的应力分散结构22。另外，第一图案层a1在第一方向D1上会完全重叠于第二图案层a2。据此，第一图案层a1与第二图案层a2分别具有不同的形状。举例而言，第一图案层a1呈L形，而第二图案层a2则近似楔形(wedge)。然而，只要第一图案层a1的面积会小于每一个第二图案层a2的面积，本发明并不限制第一图案层a1的形状以及第二图案层a2的形状。

另外，在本实施例中，第二叠层A2的内表面(也就是应力分散结构22的内表面22s)为曲面。举例而言，第二叠层A2的内表面可以是内凹面、外凸面、阶梯面或倾斜面，但本发明并不限制。

请参照图5，第二叠层A2中的第二图案层a2的数量不一定与第一叠层A1中的第一图案层a1的数量相同。另外，两个不同的第一叠层A1也可以包含不同数量的第一图案层a1。相似地，两个第二叠层A2也可以包含不同数量的第二图案层a2。因此，通过优化第一叠层A1的数量、第二叠层A2的数量、第一叠层A1的第一图案层a1的数量以及第二叠层A2的第二图案层a2的数量，可以使电感元件Z1承受较大的侧向外力，而提升电感元件Z1的可靠度。

在本实施例中，第二叠层A2中的第二图案层a2的数量大于第一叠层A1中的第一图案层a1的数量。举例而言，第二叠层A2可包括三层第二图案层a2，而第一叠层A1可包括两层第一图案层a1，但本发明不以此为限。

[第二实施例]

请参照图6，其为本发明第二实施例的外部电极的立体示意图。本实施例的外部电极2’与第一实施例的外部电极2相同或相似的组件具有相同或相似的标号，且相同的部分不再赘述。在本实施例中，第一叠层A1中仅包括一层第一图案层a1，且第二叠层A2中仅包括一层第二图案层a2，仍有助于提升电感元件Z1的可靠度。

据此，只要由第一叠层A1与第二叠层A2堆叠而形成的外部电极2具有凸出于底座20与侧壁21的应力分散结构22，本发明并没有限制第一图案层a1的数量以及第二图案层a2的数量。在一实施例中，第二图案层a2的数量与第一图案层a1的数量之间的比值范围由0.1至10，皆可提升电感元件Z1的可靠度，较佳是0.5至2.5。另外，在测试结果中，相较于第二图案层a2的数量小于或者等于第一图案层a1的数量的实施例，当第二图案层a2的数量大于第一图案层a1的数量时，可以进一步提升电感元件Z1所承受的侧向外力。也就是说，当第二图案层a2的数量与第一图案层a1的数量之间的比值较佳是大于1。

请参照图7，显示本发明第一实施例的外部电极的剖面示意图。在本实施例中，应力分散结构22为凸肋，且应力分散结构22的宽度是由下向上(沿着第三方向D3)渐减。另外，本实施例中，应力分散结构22的内表面22s为内凹面，但本发明不以此例为限。在其他实施例中，应力分散结构22也可以是其他形状。

请参照图8A至图8F，其分别显示本发明不同实施例的外部电极的剖面示意图。如图8A所示，在本发明实施例的外部电极2A中，应力分散结构22A为凸柱，并具有近似圆形的剖面形状。据此，本实施例的应力分散结构22A的内表面22s为外凸面。

如图8B所示，本发明实施例的外部电极2B的应力分散结构22B为凸肋，但应力分散结构22B的剖面形状大致呈扇形。据此，本实施例的应力分散结构22B的内表面22s为外凸面。另外，本实施例的应力分散结构22B连接于侧壁21的中段部分与底座20的中段部分之间。

如图8C所示，本发明实施例的外部电极2C的应力分散结构22C为凸块，但应力分散结构22C的剖面形状大致呈方形。据此，本实施例的应力分散结构22C的内表面22s具有阶梯面。

如图8D与图8E所示，本发明实施例的外部电极2D的应力分散结构22D、22E为弧状连接条，弧状连接条的两端分别连接于底座20与侧壁21。然而，弧状连接条、侧壁21与底座20之间定义出一空隙22h。据此，封装体11的一部分会填入空隙22h内。在图8D的实施例中，应力分散结构22D的内表面22s为外凸面。另外，在图8E的实施例中，应力分散结构22E的内表面22s为内凹面。然而，在其他实施例中，应力分散结构22D也可以是直线状连接条，本发明并不限制。

如图8F所示，本发明实施例的外部电极2F的应力分散结构22F为凸肋，但应力分散结构22F的剖面形状大致呈三角形。据此，本实施例的应力分散结构22F的内表面22s为倾斜面，且由侧壁21的末端部延伸至底座20的末端部。然而，上述所举的例子只是可行的实施例而并非用以限定本发明。

[实施例的有益效果]

本发明的其中一个有益效果在于，本发明所提供的电感元件Z1，其能通过“每一外部电极2包括底座20、侧壁21以及多个应力分散结构22”、“多个应力分散结构22朝卷绕导体C1延伸而凸出于底座20或侧壁21，且多个应力分散结构22嵌入于叠层体1内，且彼此分隔设置”的技术方案，或是“每一外部电极2包括沿着第一方向D1相互堆叠的M个第一叠层A1以及N个第二叠层A2，每一第一叠层A1包括一或多个第一图案层a1，每一第二叠层A2的内表面22s为曲面，且包括一或多个第二图案层a2，且每一第一图案层a1的面积小于每一第二图案层a2的面积”的技术方案，以提升电感元件Z1的可靠度。

更进一步来说，当电感元件Z1被组装在电路板上并受到侧向外力时，外部电极2的应力分散结构22可避免应力集中在外部电极2或是外部电极2与封装体11的接合处。如此，可降低外部电极2受外力而断裂的机率，进而提升电感元件Z1的可靠度。

请参照下表1，模拟本发明实施例与实验例1、2进行推力测试时，电感元件所承受的最大应力。在实验例1的电感中，外部电极只具有底座以及侧壁，也就是只包括图6所示的第一图案层a1，而呈L形。在实验例2的电感中，外部电极只包括图6所示的第二图案层a2，而不具有第一图案层a1。实施例的电感元件Z1具有如图5、图6以及图8A至8F所示的任一个外部电极2、2’、2A-2F。

表1

	最大应力(Maximum stress)
		实验例1	503MPa
实验例2	392MPa
		实施例	190MPa～250MPa

参照表1可以看出，相较于实验例1，实施例的电感元件Z1所承受的最大应力减少50％至60％。相较于实验例2，实施例的电感元件Z1所承受的最大应力也可减少30％至50％。也就是说，相较于实验例1、2，在实施例中，外部电极2、2’、2A-2F的应力分散结构22、22A-22F确实可有效地分散应力，而避免应力集中在电感元件Z1的局部区域。据此，通过使用图5、图6以及图8A至8F所示的任一个外部电极2A-2F，都可大幅降低电感元件Z1所承受的最大应力，而避免电感元件Z1破损。然而，本发明不以上述举例为限。

基于上述，测试结果证明，相较于实验例1、2，本发明任一实施例所提供的外部电极2、2’、2A-2F中，应力分散结构22、22A-22F都能有效地分散应力，避免应力集中。如此，电感元件Z1因受到侧向外力而造成破损的比例可较低，而具有较佳的可靠度。此外，测试结果显示，使用图8A至图8E所示的任一个外部电极2A-2E，电感元件Z1所承受的最大应力可以进一步降低至210MPa，甚至是更低。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求书的保护范围，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求书的保护范围内。

Claims (12)

1.一种电感元件，其特征在于，所述电感元件包括：

一叠层体，其包括一封装体以及在第一方向上堆叠的多个导电线路层，其中，多个所述导电线路层内埋于所述封装体内部，且每两相邻的所述导电线路层彼此电性连接，而形成一螺旋状延伸的卷绕导体；以及

两个外部电极，设置于所述叠层体上并连接于所述卷绕导体，其中，两个所述外部电极彼此分离；

其中，每一所述外部电极包括一底座、一侧壁以及多个应力分散结构，多个所述应力分散结构朝所述卷绕导体延伸而凸出于所述底座或所述侧壁，且多个所述应力分散结构嵌入于所述叠层体内，且彼此分隔设置，

其中，每一所述外部电极包括沿着所述第一方向相互堆叠的M个第一叠层以及N个第二叠层，每一所述第一叠层包括一或多个第一图案层，每一所述第二叠层包括一或多个第二图案层，且每一所述第一图案层的面积小于每一所述第二图案层的面积，M,N等于1或为大于1的正整数，且N≥M。

2.根据权利要求1所述的电感元件，其特征在于，每一所述应力分散结构为连接条、凸肋、凸柱或凸块。

3.根据权利要求1所述的电感元件，其特征在于，每一所述应力分散结构为连接条，所述连接条的两端分别连接于所述底座与所述侧壁，且所述连接条、所述侧壁与所述底座之间定义出一空隙，所述封装体的一部分填入所述空隙内。

4.根据权利要求1所述的电感元件，其特征在于，每一所述应力分散结构具有面对于所述卷绕导体的一内表面，所述内表面是内凹面、外凸面、阶梯面或倾斜面。

5.根据权利要求1所述的电感元件，其特征在于，每一所述应力分散结构具有面对于所述卷绕导体的一内表面，所述内表面凸出所述侧壁的内侧表面而形成一段差结构。

6.根据权利要求1所述的电感元件，其特征在于，两个所述外部电极的两个所述底座局部地裸露在所述叠层体的相同侧，两个所述外部电极的两个所述侧壁分别局部地裸露在所述叠层体的两相对侧面。

7.根据权利要求1所述的电感元件，其特征在于，最靠近于所述叠层体的两相对侧面的两个所述导电线路层，分别连接于两个所述外部电极。

8.根据权利要求1所述的电感元件，其特征在于，多个所述应力分散结构、所述侧壁与所述底座共同定义出至少一内凹空间，且所述叠层体的一部分填入至少一所述内凹空间内。

9.一种电感元件，其特征在于，所述电感元件包括：

一叠层体，其包括一封装体以及在第一方向上堆叠的多个导电线路层，其中，多个所述导电线路层内埋于所述封装体内部，且每两相邻的所述导电线路层彼此电性连接，而形成一螺旋状延伸的卷绕导体；以及

两个外部电极，设置于所述叠层体上并连接于所述卷绕导体，其中，两个所述外部电极彼此分离；

其中，每一所述外部电极包括沿着所述第一方向相互堆叠的M个第一叠层以及N个第二叠层，每一所述第一叠层包括一或多个第一图案层，每一所述第二叠层的内表面为曲面，且包括一或多个第二图案层，且每一所述第一图案层的面积小于每一所述第二图案层的面积；

其中，M,N等于1或为大于1的正整数，且N≥M。

10.根据权利要求1或9所述的电感元件，其特征在于，每一所述第二叠层中的第二图案层的数量与每一所述第一叠层中的所述第一图案层的数量之间的比值范围由0.1至10。

11.根据权利要求1或9所述的电感元件，其特征在于，每一所述第二图案层的面积与每一所述第一图案层的面积之间具有一差值，所述差值与所述第一图案层的面积之间的比值范围为1.02至2.15。

12.根据权利要求1或9所述的电感元件，其特征在于，所述叠层体还进一步包括：多个导电柱，其中，每一所述导电柱连接于两相邻的所述导电线路层之间。