CN113924613B - 显示面板及显示装置 - Google Patents

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Abstract

本公开提供了一种显示面板及显示装置，显示面板包括：衬底基板，硅半导体层，硅半导体层包括驱动晶体管的硅有源层和初始化晶体管的硅有源层；其中，硅有源层具有第一区、第二区以及位于第一区和第二区之间的第一沟道区；第一绝缘层，第一导电层，第二绝缘层，氧化物半导体层，氧化物半导体层包括氧化物晶体管的氧化物有源层；其中，氧化物有源层具有第三区、第四区以及位于第三区和第四区之间的第二沟道区；同一子像素中，初始化晶体管的硅有源层的第二区与氧化物晶体管的氧化物有源层的第三区电连接，氧化物晶体管的氧化物有源层的第四区与驱动晶体管的栅极电连接。

Description

显示面板及显示装置
相关申请的交叉引用
本申请要求在2020年05月09日提交中国专利局、申请号为PCT/CN2020/089467、申请名称为“显示面板及显示装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，特别涉及显示面板及显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)、量子点发光二极管(Quantum Dot Light Emitting Diodes，QLED)等电致发光二极管具有自发光、低能耗等优点，是当今电致发光显示装置应用研究领域的热点之一。
发明内容
本公开实施例提供了一种显示面板，包括：
衬底基板，具有多个子像素；所述多个子像素中的至少一个包括像素电路；其中，所述像素电路包括驱动晶体管、氧化物晶体管以及存储电容；
硅半导体层，位于所述衬底基板上；所述硅半导体层包括所述驱动晶体管的硅有源层；
第一导电层，位于所述硅半导体层背离所述衬底基板一侧；所述第一导电层包括所述驱动晶体管的栅极；
氧化物半导体层，位于所述第一导电层背离所述衬底基板一侧；所述氧化物半导体层包括所述氧化物晶体管的氧化物有源层；
第二导电层，位于所述第一导电层背离所述衬底基板一侧；所述第二导电层包括存储导电部；
第三导电层，位于所述第二导电层背离所述衬底基板一侧；所述第三导电层包括间隔设置的第一电源线部和第二连接部；同一所述子像素中，所述氧化物晶体管的第二极通过所述第二连接部与所述驱动晶体管的栅极电连接，所述第一电源线部与所述存储导电部电连接；
第四导电层，位于所述第三导电层背离所述衬底基板一侧；所述第四导电层包括第二电源线部；同一所述子像素中，所述第一电源线部与所述第二电源线部电连接；
其中，同一所述子像素中，所述第二电源线部在所述衬底基板的正投影覆盖所述第二连接部在所述衬底基板的正投影，所述第二电源线部在所述衬底基板的正投影超过所述驱动晶体管的栅极在所述衬底基板的正投影在所述第二方向上的两侧边缘，且超过所述存储导电部在所述衬底基板的正投影在所述第二方向上的两侧边缘。
可选地，在本公开实施例中，所述第一导电层还包括：间隔设置的多条第三扫描线；其中，所述第三扫描线沿第一方向延伸且沿第二方向排列；
所述子像素还包括数据写入晶体管，所述数据写入晶体管的栅极与所述第三扫描线电连；
所述第三扫描线在所述衬底基板的正投影与所述第二电源线部在所述衬底基板的正投影具有交叠区域。
可选地，在本公开实施例中，所述第二导电层还包括：间隔设置的多条辅助扫描线；
同一所述子像素中，所述辅助扫描线在所述衬底基板的正投影与所述氧化物晶体管的氧化物有源层在所述衬底基板的正投影具有第六交叠区域，所述第二电源线部在所述衬底基板上的正投影与所述第六交叠区域交叠。
可选地，在本公开实施例中，所述子像素还包括：第一发光控制晶体管和第二发光控制晶体管；
所述硅半导体层还包括所述第一发光控制晶体管的硅有源层和所述第二发光控制晶体管的硅有源层；
所述第一导电层还包括所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极；
同一所述子像素中，所述第一电源线部与所述第一发光控制晶体管的第一极电连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极电连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第二发光控制晶体管的第二极与发光器件的第一电极电连接。
可选地，在本公开实施例中，所述第一导电层还包括间隔设置的多条发光控制线；
同一所述子像素中，所述发光控制线在所述衬底基板的正投影位于所述驱动晶体管的栅极在所述衬底基板的正投影背离所述辅助扫描线在所述衬底基板的正投影一侧；
所述发光控制线与所述第一发光控制晶体管的栅极以及所述第二发光控制晶体管的栅极电连接。
可选地，在本公开实施例中，所述第二电源线部在所述衬底基板的正投影与所述发光控制线在所述衬底基板的正投影具有交叠区域。
可选地，在本公开实施例中，所述第二连接部包括相互电连接的第一导电部和第一主体部；其中，所述第一导电部与所述氧化物晶体管的氧化物有源层电连接；
所述第一主体部在所述衬底基板的正投影与所述驱动晶体管的栅极在所述衬底基板的正投影具有交叠区域，且所述第一主体部在所述衬底基板的正投影与所述第三扫描线在所述衬底基板的正投影不交叠。
可选地，在本公开实施例中，同一所述子像素中，所述第一主体部在所述衬底基板的正投影与所述第一电源线部在所述衬底基板的正投影之间的最小直线距离小于所述第一主体部在所述衬底基板的正投影与第一发光控制晶体管的栅极在所述衬底基板的正投影之间的最小直线距离。
可选地，在本公开实施例中，所述第三导电层还包括：与所述第一电源线部和所述第二连接部间隔设置的第一连接部；
同一所述子像素中，所述第一连接部与所述氧化物晶体管的氧化物有源层电连接。
可选地，在本公开实施例中，所述第一连接部与所述第一导电部之间的距离大于阈值。
另一方面，本公开实施例还提供了另一种显示面板，包括：
衬底基板，具有多个子像素；所述多个子像素中的至少一个包括像素电路；其中，所述像素电路包括驱动晶体管、初始化晶体管、氧化物晶体管；
硅半导体层，位于所述衬底基板上；所述硅半导体层包括所述驱动晶体管的硅有源层；
第一导电层，位于所述硅半导体层背离所述衬底基板一侧；所述第一导电层包括所述驱动晶体管的栅极；
氧化物半导体层，位于所述第一导电层背离所述衬底基板一侧；所述氧化物半导体层包括所述氧化物晶体管的氧化物有源层；
第二导电层，位于所述第一导电层背离所述衬底基板一侧；所述第二导电层包括间隔设置的多条辅助扫描线，所述辅助扫描线沿第一方向延伸，且与所述氧化物晶体管的栅极电连；
第三导电层，位于所述第一导电层背离所述衬底基板一侧；所述第三导电层包括第一连接部和第二连接部；同一所述子像素中，所述氧化物晶体管的氧化物有源层通过所述第二连接部与所述驱动晶体管的栅极电连接；所述初始化晶体管的第一极通过所述第一连接部和第二连接部与所述驱动晶体管的栅极电连接；其中，所述第一连接部包括延伸方向大致与所述第一方向平行的部分。
可选地，在本公开实施例中，所述第一连接部包括与所述氧化物晶体管的氧化物有源层电连接的第一子连接部；
所述第一子连接部延伸方向大致与所述第一方向平行；与所述氧化物晶体管的氧化物有源层的延伸方向相交。
可选地，在本公开实施例中，所述第一连接部包括还包括与所述第一子连接部电连接的第二子连接部；
所述第二子连接部的延伸方向大致与所述氧化物晶体管的氧化物有源层的延伸方向平行。
可选地，在本公开实施例中，所述第二连接部在所述衬底基板上的正投影位于所述驱动晶体管的栅极在所述衬底基板上的正投影内。
可选地，在本公开实施例中，所述子像素还包括初始化线，所述初始化晶体管与所述初始化线电连接，所述初始化信号至少由所述第一子连接部、第二连接部传输至所述驱动晶体管的栅极。
可选地，在本公开实施例中，所述第二导电层还包括存储导电部，所述第三导电层还包括间隔设置的第一电源线部，所述第一电源线部与所述存储导电部电连接。
可选地，在本公开实施例中，还包括第四导电层，位于所述第三导电层背离所述衬底基板一侧；所述第四导电层包括第二电源线部；同一所述子像素中，所述第一电源线部与所述第二电源线部电连接；
其中，同一所述子像素中，所述第二电源线部在所述衬底基板的正投影覆盖所述第二连接部在所述衬底基板的正投影，所述第二电源线部在所述衬底基板的正投影超过所述驱动晶体管的栅极在所述衬底基板的正投影在所述第二方向上的两侧边缘，且超过所述存储导电部在所述衬底基板的正投影在所述第二方向上的两侧边缘。
可选地，在本公开实施例中，所述第一导电层还包括：间隔设置的多条第三扫描线，所述第三扫描线沿所述第一方向延伸且沿第二方向排列；
所述子像素还包括数据写入晶体管，所述数据写入晶体管的栅极与所述第三扫描线电连；
所述第三扫描线在所述衬底基板的正投影与所述第二电源线部在所述衬底基板的正投影具有交叠区域。
可选地，在本公开实施例中，所述子像素还包括：第一发光控制晶体管和第二发光控制晶体管；
所述硅半导体层还包括所述第一发光控制晶体管的硅有源层和所述第二发光控制晶体管的硅有源层；
所述第一导电层还包括所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极；
同一所述子像素中，所述第一电源线部与所述第一发光控制晶体管的第一极电连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极电连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第二发光控制晶体管的第二极与发光器件的第一电极电连接。
可选地，在本公开实施例中，所述第一导电层还包括间隔设置的多条发光控制线；
同一所述子像素中，所述发光控制线在所述衬底基板的正投影位于所述驱动晶体管的栅极在所述衬底基板的正投影背离所述辅助扫描线在所述衬底基板的正投影一侧；
所述发光控制线与所述第一发光控制晶体管的栅极以及所述第二发光控制晶体管的栅极电连接。
可选地，在本公开实施例中，所述第二电源线部在所述衬底基板的正投影与所述发光控制线在所述衬底基板的正投影具有交叠区域。
另一方面，本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述显示面板。
附图说明
图1为本发明实施例提供的一些显示面板的结构示意图；
图2a为本发明实施例提供的一些像素驱动电路的结构示意图；
图2b为本发明实施例提供的一些信号时序图；
图2c为本发明实施例提供的另一些信号时序图；
图2d为本发明实施例提供的又一些信号时序图；
图2e为本发明实施例提供的又一些信号时序图；
图3为本发明实施例提供的一些像素驱动电路的布局结构示意图；
图4a为本发明实施例提供的一些硅半导体层的结构示意图；
图4b为本发明实施例提供的一些第一导电层的结构示意图；
图4c为本发明实施例提供的一些氧化物半导体层的结构示意图；
图4d为本发明实施例提供的一些第二导电层的结构示意图；
图4e为本发明实施例提供的一些第三导电层的结构示意图；
图4f为本发明实施例提供的一些第四导电层的结构示意图；
图5a为图3所示的像素驱动电路的布局结构示意图中沿AA’方向上的剖视结构示意图；
图5b为图3所示的像素驱动电路的布局结构示意图中沿BB’方向上的剖视结构示意图；
图5c为图3所示的像素驱动电路的布局结构示意图中沿CC’方向上的剖视结构示意图；
图5d为图3所示的像素驱动电路的布局结构示意图中的局部剖视结构示意图；
图6为本发明实施例中两行两列子像素中的像素驱动电路的布局结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本发明内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
如图1所示，本发明实施例提供的显示面板，可以包括：衬底基板1000。位于衬底基板1000的显示区中的多个像素单元PX，像素单元PX可以包括多个子像素spx。示例性地，结合图1与图2a所示，多个子像素spx中的至少一个子像素spx可以包括：像素驱动电路0121和发光器件0120。其中，像素驱动电路0121具有晶体管和电容，并通过晶体管和电容的相互作用产生电信号，产生的电信号输入到发光器件0120的第一电极中。并且对发光器件0120的第二电极加载相应的电压，可以驱动发光器件0120发光。
结合图2a所示，像素驱动电路0121可以包括：驱动控制电路0122、第一发光控制电路0123、第二发光控制电路0124、稳压电路0125，数据写入电路0126、存储电路0127、阈值补偿电路0128和复位电路0129。
驱动控制电路0122可以包括控制端、第一端和第二端。且驱动控制电路0122被配置为发光器件0120提供驱动发光器件0120发光的驱动电流。例如，第一发光控制电路0123与驱动控制电路0122的第一端和第一电压端VDD连接。且第一发光控制电路0123被配置为实现驱动控制电路0122和第一电压端VDD之间的连接导通或断开。
第二发光控制电路0124与驱动控制电路0122的第二端和发光器件0120的第一电极电连接。且第二发光控制电路0124被配置为实现驱动控制电路0122和发光器件0120之间的连接导通或断开。
稳压电路0125分别与驱动控制电路0122的控制端、复位电路0129以及阈值补偿电路0128电连接，且稳压电路0125被配置为将驱动控制电路0122的控制端和复位电路0129导通，对驱动控制电路0122的控制端进行复位。以及稳压电路0125被配置为将驱动控制电路0122的控制端和阈值补偿电路0128导通，以进行阈值补偿。
数据写入电路0126与驱动控制电路0122的第一端电连接。且第二发光控制电路0124被配置为将数据线VD上的信号写入存储电路0127。
存储电路0127与驱动控制电路0122的控制端和第一电压端VDD电连接。且存储电路0127被配置为存储数据信号。
阈值补偿电路0128与稳压电路0125和驱动控制电路0122的第二端电连接。且阈值补偿电路0128被配置为对驱动控制电路0122进行阈值补偿。
复位电路0129还与发光器件0120的第一电极电连接。且复位电路0129被配置为对发光器件0120的第一电极进行复位，并将初始化线VINIT上传输的信号提供给稳压电路0125，以在稳压电路0125将驱动控制电路0122的控制端和复位电路0129导通时，对驱动控制电路0122的控制端进行复位。
其中，发光器件0120可以设置为电致发光二极管，例如OLED和QLED中的至少一种。其中，发光器件0120可以包括层叠设置的第一电极、发光功能层、第二电极。示例性地，第一电极可以为阳极、第二电极可以为阴极。发光功能层可以包括发光层。进一步地，发光功能层还可以包括空穴注入层、空穴传输层、发光层、电子传输层、电子注入层等膜层。当然，在实际应用中，发光器件0120可以根据实际应用环境的需求进行设计确定，在此不作限定。
示例性地，结合图2a所示，驱动控制电路0122包括：驱动晶体管T1，驱动控制电路0122的控制端包括驱动晶体管T1的栅极，驱动控制电路0122的第一端包括驱动晶体管T1的第一极，驱动控制电路0122的第二端包括驱动晶体管T1的第二极。
示例性地，结合图2a所示，数据写入电路0126包括数据写入晶体管T2。存储电路0127包括存储电容CST。阈值补偿电路0128包括阈值补偿晶体管T3。第一发光控制电路0123包括第一发光控制晶体管T4。第二发光控制电路0124包括第二发光控制晶体管T5。复位电路0129包括初始化晶体管T6和第二复位晶体管T7。稳压电路0125包括氧化物晶体管T8。
具体地，数据写入晶体管T2的第一极与驱动晶体管T1的第一极电连接，数据写入晶体管T2的第二极被配置为与数据线VD电连接以接收数据信号，数据写入晶体管T2的栅极被配置为与第三扫描线GA3电连接以接收信号。
存储电容CST的第一极与第一电源端VDD电连接，存储电容CST的第二极与驱动晶体管T1的栅极电连接。
阈值补偿晶体管T3的第一极与驱动晶体管T1的第二极电连接，阈值补偿晶体管T3的第二极与氧化物晶体管T8的第一极电连接，阈值补偿晶体管T3的栅极被配置为与第三扫描线GA3电连接以接收信号。
初始化晶体管T6的第一极被配置为与初始化线VINIT电连接以接收复位信号，初始化晶体管T6的第二极与氧化物晶体管T8的第一极电连接，初始化晶体管T6的栅极被配置为与第一扫描线GA1电连接以接收信号。
第二复位晶体管T7的第一极被配置为与初始化线VINIT电连接以接收复位信号，第二复位晶体管T7的第二极与发光器件0120的第一电极电连接，第二复位晶体管T7的栅极被配置为与第四扫描线GA4电连接以接收信号。
第一发光控制晶体管T4的第一极与第一电源端VDD电连接，第一发光控制晶体管T4的第二极与驱动晶体管T1的第一极电连接，第一发光控制晶体管T4的栅极被配置为与发光控制线EM电连接以接收发光控制信号。
第二发光控制晶体管T5的第一极与驱动晶体管T1的第二极电连接，第二发光控制晶体管T5的第二极与发光器件0120的第一电极电连接，第二发光控制晶体管T5的栅极被配置为与发光控制线EM电连接以接收发光控制信号。
氧化物晶体管T8的第二极与驱动晶体管T1的栅极电连接，氧化物晶体管T8的栅极被配置为与第一扫描线GA1电连接以接收信号。
发光器件0120的第二电极与第二电源端VSS电连接。其中，上述晶体管的第一极和第二极可以根据实际应用确定为源极或漏极，在此不作限定。
示例性地，第一电源端VDD和第二电源端VSS之一为高压端，另一个为低压端。例如，如图2a所示的实施例中，第一电源端VDD为电压源以输出恒定的第一电压，第一电压为正电压；而第二电源端VSS可以为电压源以输出恒定的第二电压，第二电压为负电压等。例如，在一些示例中，第二电源端VSS可以接地。
图2a所示的像素驱动电路对应的一些信号时序图，如图2b所示。一帧显示时间中，像素驱动电路的工作过程具有三个阶段：T10阶段、T20阶段、T30阶段。其中，ga1代表第一扫描线GA1上传输的信号，ga2代表第二扫描线GA2上传输的信号，ga3代表第三扫描线GA3上传输的信号，ga4代表第四扫描线GA4上传输的信号，em代表发光控制线EM上传输的信号。
在T10阶段，信号ga1控制初始化晶体管T6，并且信号ga2控制氧化物晶体管T8导通，从而可以将初始化线VINIT上传输的信号提供给驱动晶体管T1的栅极，以对驱动晶体管T1的栅极进行复位。信号ga4控制第二复位晶体管T7导通，以将初始化线VINIT上传输的信号提供给发光器件0120的第一电极，以对发光器件0120的第一电极进行复位。并且，此阶段中，信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均截止。信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均截止。
在T20阶段，信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均导通。并且，信号ga2控制氧化物晶体管T8导通，从而可以使数据线VD上传输的数据信号对驱动晶体管T1的栅极进行充电，以使驱动晶体管T1的栅极的电压变为：Vdata+Vth。其中，Vth代表驱动晶体管T1的阈值电压，Vdata代表数据信号的电压。并且，此阶段中，信号ga1控制初始化晶体管T6截止，信号ga4控制第二复位晶体管T7均截止。信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均截止。
在T30阶段，信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均导通。导通的第一发光控制晶体管T4将第一电源端VDD的电压Vvdd提供给驱动晶体管T1的第一极，以使驱动晶体管T1的第一极的电压为Vvdd。驱动晶体管T1根据其栅极电压Vdata+Vth，以及第一极的电压Vvdd，产生驱动电流。该驱动电流通过导通的第二发光控制晶体管T5提供给发光器件0120，驱动发光器件0120发光。并且，此阶段中，信号ga1控制初始化晶体管T6截止，信号ga4控制第二复位晶体管T7截止。信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均截止。信号ga2控制氧化物晶体管T8截止。
在一些示例中，图2a所示的像素驱动电路对应的另一些信号时序图，如图2c所示。一帧显示时间中，像素驱动电路的工作过程具有三个阶段：T10阶段、T20阶段、T30阶段。其中，ga1代表第一扫描线GA1上传输的信号，ga2代表第二扫描线GA2上传输的信号，ga3代表第三扫描线GA3上传输的信号，ga4代表第四扫描线GA4上传输的信号，em代表发光控制线EM上传输的信号。
在T10阶段，信号ga4控制第二复位晶体管T7截止，其余工作过程可参照上述实施例，在此不作赘述。
在T20阶段，信号ga4控制第二复位晶体管T7导通，以将初始化线VINIT上传输的信号提供给发光器件0120的第一电极，以对发光器件0120的第一电极进行复位。其余工作过程可参照上述实施例，在此不作赘述。
在T30阶段，本阶段的工作过程可参照上述实施例，在此不作赘述。
在一些示例中，图2a所示的像素驱动电路对应的又一些信号时序图，如图2d所示。一帧显示时间中，像素驱动电路的工作过程具有三个阶段：T10阶段、T20阶段、T30阶段以及T40阶段。其中，ga1代表第一扫描线GA1上传输的信号，ga2代表第二扫描线GA2上传输的信号，ga3代表第三扫描线GA3上传输的信号，ga4代表第四扫描线GA4上传输的信号，em代表发光控制线EM上传输的信号。
在T10阶段，信号ga4控制第二复位晶体管T7导通，以将初始化线VINIT上传输的信号提供给发光器件0120的第一电极，以对发光器件0120的第一电极进行复位。并且，此阶段中，信号ga1控制初始化晶体管T6截止，信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均截止。信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均截止。信号ga2控制氧化物晶体管T8截止。
在T20阶段，信号ga1控制初始化晶体管T6导通，并且信号ga2控制氧化物晶体管T8导通，从而可以将初始化线VINIT上传输的信号提供给驱动晶体管T1的栅极，以对驱动晶体管T1的栅极进行复位。并且，此阶段中，信号ga4控制第二复位晶体管T7截止，信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均截止。信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均截止。
在T30阶段，信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均导通。并且，信号ga2控制氧化物晶体管T8导通，从而可以使数据线VD上传输的数据信号对驱动晶体管T1的栅极进行充电，以使驱动晶体管T1的栅极的电压变为：Vdata+Vth。其中，Vth代表驱动晶体管T1的阈值电压，Vdata代表数据信号的电压。并且，此阶段中，信号ga1控制初始化晶体管T6截止，信号ga4控制第二复位晶体管T7均截止。信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均截止。
在T40阶段，信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均导通。导通的第一发光控制晶体管T4将第一电源端VDD的电压Vvdd提供给驱动晶体管T1的第一极，以使驱动晶体管T1的第一极的电压为Vvdd。驱动晶体管T1根据其栅极电压Vdata+Vth，以及第一极的电压Vvdd，产生驱动电流。该驱动电流通过导通的第二发光控制晶体管T5提供给发光器件0120，驱动发光器件0120发光。并且，此阶段中，信号ga1控制初始化晶体管T6截止，信号ga4控制第二复位晶体管T7截止。信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均截止。信号ga2控制氧化物晶体管T8截止。
在一些示例中，图2a所示的像素驱动电路对应的又一些信号时序图，如图2e所示。一帧显示时间中，像素驱动电路的工作过程具有三个阶段：T10阶段、T20阶段、T30阶段以及T40阶段。其中，ga1代表第一扫描线GA1上传输的信号，ga2代表第二扫描线GA2上传输的信号，ga3代表第三扫描线GA3上传输的信号，ga4代表第四扫描线GA4上传输的信号，em代表发光控制线EM上传输的信号。
在T10阶段，信号ga1控制初始化晶体管T6导通，并且信号ga2控制氧化物晶体管T8导通，从而可以将初始化线VINIT上传输的信号提供给驱动晶体管T1的栅极，以对驱动晶体管T1的栅极进行复位。并且，此阶段中，信号ga4控制第二复位晶体管T7截止，信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均截止。信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均截止。
在T20阶段，信号ga4控制第二复位晶体管T7导通，以将初始化线VINIT上传输的信号提供给发光器件0120的第一电极，以对发光器件0120的第一电极进行复位。并且，此阶段中，信号ga1控制初始化晶体管T6截止，信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均截止。信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均截止。
在T30阶段，信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均导通。并且，信号ga2控制氧化物晶体管T8导通，从而可以使数据线VD上传输的数据信号对驱动晶体管T1的栅极进行充电，以使驱动晶体管T1的栅极的电压变为：Vdata+Vth。其中，Vth代表驱动晶体管T1的阈值电压，Vdata代表数据信号的电压。并且，此阶段中，信号ga1控制初始化晶体管T6截止，信号ga4控制第二复位晶体管T7均截止。信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均截止。
在T40阶段，信号em控制第一发光控制晶体管T4和第二发光控制晶体管T5均导通。导通的第一发光控制晶体管T4将第一电源端VDD的电压Vvdd提供给驱动晶体管T1的第一极，以使驱动晶体管T1的第一极的电压为Vvdd。驱动晶体管T1根据其栅极电压Vdata+Vth，以及第一极的电压Vvdd，产生驱动电流。该驱动电流通过导通的第二发光控制晶体管T5提供给发光器件0120，驱动发光器件0120发光。并且，此阶段中，信号ga1控制初始化晶体管T6截止，信号ga4控制第二复位晶体管T7截止。信号ga3控制数据写入晶体管T2和阈值补偿晶体管T3均截止。信号ga2控制氧化物晶体管T8截止。
需要说明的是，在本公开实施例中，子像素中的像素驱动电路除了可以为图2a所示的结构之外，还可以为包括其他数量的晶体管的结构，本公开实施例对此不作限定。
图3为本公开一些实施例提供的像素驱动电路的布局(Layout)结构示意图。图4a至图4f为本公开一些实施例提供的像素驱动电路的各层的示意图。其中，图3至图4f所示的示例以一个子像素spx的像素驱动电路为例。其中，图3至图4f还示出了电连接到像素驱动电路0121的第一扫描线GA1、第二扫描线GA2、第三扫描线GA3、第四扫描线GA4、初始化线VINIT、发光控制线EM、数据线VD、第一电源线部Vdd。其中，第一电源线部Vdd被配置为向第一电源端VDD输入驱动电压(即第一电压)。示例性地，可以使多条数据线VD沿第一方向F1排列。
示例性地，如图3、图4a、图5a至图6所示，示出了该像素驱动电路0121的硅半导体层500。硅半导体层500可采用非晶硅、低温多晶硅(Low Temperature Poly-Silicon，LTPS)材料图案化形成。硅半导体层500可用于制作上述的驱动晶体管T1、数据写入晶体管T2、阈值补偿晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5、初始化晶体管T6和第二复位晶体管T7的硅有源层。并且，各硅有源层可包括第一区、第二区以及位于第一区和第二区之间的第一沟道区。例如，图4a示意出了驱动晶体管T1的第一沟道区T1-A，数据写入晶体管T2的第一沟道区T2-A，阈值补偿晶体管T3的第一沟道区T3-A，第一发光控制晶体管T4的第一沟道区T4-A，第二发光控制晶体管T5的第一沟道区T5-A，初始化晶体管T6的第一沟道区T6-A，第二复位晶体管T7的第一沟道区T7-A。需要说明的是，上述的第一区和第二区可为硅半导体层500中掺杂有n型杂质或p型杂质的区域，以形成的导体化区。从而可以使第一区和第二区作为硅有源层的源极区和漏极区，以进行电连接。
示例性地，如图3与图4a所示，可以使初始化晶体管T6的硅有源层沿第二方向F2大致延伸呈一条直线。例如，初始化晶体管T6的硅有源层的延伸方向与第二方向F2大致平行。需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，初始化晶体管T6的硅有源层的延伸方向与第二方向并不能完全平行，可能会有一些偏差，因此上述初始化晶体管T6的硅有源层的延伸方向与第二方向只要大致满足平行条件即可，均属于本发明的保护范围。例如，上述相同可以是在误差允许范围之内所允许的平行。
示例性地，如图3与图4a所示，可以使阈值补偿晶体管T3的硅有源层沿第二方向F2大致延伸呈一条直线。例如，阈值补偿晶体管T3的硅有源层的延伸方向与第二方向F2大致平行。需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，阈值补偿晶体管T3的硅有源层的延伸方向与第二方向并不能完全平行，可能会有一些偏差，因此上述阈值补偿晶体管T3的硅有源层的延伸方向与第二方向只要大致满足平行条件即可，均属于本发明的保护范围。例如，上述相同可以是在误差允许范围之内所允许的平行。
示例性地，如图5a与图5b所示，在上述的硅半导体层500上形成有第一绝缘层710，用于保护上述的硅半导体层500。如图3、图4b、图5a至图6所示，示出了该像素驱动电路0121的第一导电层100。第一导电层100设置在第一绝缘层710背离衬底基板1000一侧，从而与硅半导体层500绝缘。第一导电层100可以包括：相互间隔设置的多条扫描线，相互间隔设置的多条发光控制线EM以及驱动晶体管T1的栅极CC2a、数据写入晶体管T2的栅极T2-G、阈值补偿晶体管T3的栅极T3-G、第一发光控制晶体管T4的栅极T4-G、第二发光控制晶体管T5的栅极T5-G、初始化晶体管T6的栅极T6-G、第二复位晶体管T7的栅极T7-G，以及氧化物晶体管T8的第一栅极T8-G1。示例性地，多条扫描线例如可以包括相互间隔设置的多条第一扫描线GA1、多条第二扫描线GA2、多条第三扫描线GA3以及多条第四扫描线GA4。示例性地，一行子像素对应一条第一扫描线GA1、一条第二扫描线GA2、一条第三扫描线GA3、一条第四扫描线GA4以及一条发光控制线EM。
例如，如图3至图4b所示，数据写入晶体管T2的栅极T2-G可以为第三扫描线GA3与硅半导体层500交叠的第一部分。第三扫描线GA3在衬底基板1000的正投影与阈值补偿晶体管T3的硅有源层的第一沟道区T3-A在衬底基板1000的正投影具有第三交叠区域，且第三扫描线GA3位于第三交叠区域中的部分为阈值补偿晶体管T3的栅极T3-G，即阈值补偿晶体管T3的栅极T3-G可以为第三扫描线GA3与硅半导体层500交叠的第二部分。发光控制线EM在衬底基板1000的正投影与第一发光控制晶体管T4的硅有源层的第一沟道区T4-A具有第四交叠区域，且发光控制线EM位于第四交叠区中的部分为第一发光控制晶体管T4的栅极T4-G，即第一发光控制晶体管T4的栅极T4-G可以为发光控制线EM与硅半导体层500交叠的第一部分。发光控制线EM在衬底基板1000的正投影与第二发光控制晶体管T5的硅有源层的第一沟道区T5-A具有第五交叠区域，且发光控制线EM位于第五交叠区中的部分为第二发光控制晶体管T5的栅极T5-G，即第二发光控制晶体管T5的栅极T5-G可以为发光控制线EM与硅半导体层500交叠的第二部分。
并且，第一扫描线GA1在衬底基板1000的正投影与初始化晶体管T6的硅有源层的第一沟道区T6-A在衬底基板1000的正投影具有第一交叠区域，且第一扫描线GA1位于第一交叠区域中的部分为初始化晶体管T6的栅极T6-G，即初始化晶体管T6的栅极T6-G可以为第一扫描线GA1与硅半导体层500交叠的第一部分，第二复位晶体管T7的栅极T7-G可以为第四扫描线GA4与硅半导体层500交叠的第一部分。氧化物晶体管T8的第一栅极T8-G1可以为第二扫描线GA2与硅半导体层500交叠的第一部分。并且，驱动晶体管T1的栅极CC2a可以设置为存储电容CST的一个电极板。也可以说，驱动晶体管T1的栅极CC2a和存储电容CST的一个电极板为一体结构。并且，第二扫描线GA2在衬底基板1000的正投影与氧化物晶体管T8的氧化物有源层的第二沟道区T8-A在衬底基板1000的正投影具有第二交叠区域，且第二扫描线GA2位于第二交叠区域中的部分为氧化物晶体管T8-A的栅极。
示例性地，如图3与图4b所示，第一扫描线GA1、第二扫描线GA2、第三扫描线GA3、发光控制线EM以及第四扫描线GA4沿第一方向F1延伸。并且，第一扫描线GA1、第二扫描线GA2、第三扫描线GA3、发光控制线EM以及第四扫描线GA4沿第二方向F2排列。其中，同一子像素中，第二扫描线GA2在衬底基板1000的正投影位于第一扫描线GA1在衬底基板1000的正投影和第三扫描线GA3在衬底基板1000的正投影之间。第三扫描线GA3在衬底基板1000的正投影位于第二扫描线GA2在衬底基板1000的正投影和发光控制线EM在衬底基板1000的正投影之间。第四扫描线GA4在衬底基板1000的正投影位于发光控制线EM在衬底基板1000的正投影背离第三扫描线GA3在衬底基板1000的正投影一侧。并且，同一子像素中，述氧化物晶体管T8的氧化物有源层在衬底基板1000的正投影位于第一扫描线GA1和第三扫描线GA3在衬底基板1000的正投影之间，以及第二扫描线GA2在衬底基板1000的正投影分别与阈值补偿晶体管T3的硅有源层和初始化晶体管T6的硅有源层在衬底基板1000的正投影不交叠。当然，也可以使第二扫描线GA2在衬底基板1000的正投影与阈值补偿晶体管T3的硅有源层的第一区在衬底基板1000的正投影部分交叠。也可以使第二扫描线GA2在衬底基板1000的正投影与初始化晶体管T6的硅有源层的第二区在衬底基板1000的正投影部分交叠。当然，这些设置方式可以根据实际应用的需求进行设计确定，在此不作限定。
示例性地，如图3与图4b所示，同一子像素中，发光控制线EM在衬底基板1000的正投影位于第三扫描线GA3在衬底基板1000的正投影背离第二扫描线GA2在衬底基板1000的正投影一侧，第四扫描线GA3在衬底基板1000的正投影位于发光控制线EM在衬底基板1000的正投影背离第二扫描线GA2在衬底基板1000的正投影一侧，且驱动晶体管T1的硅有源层和栅极在衬底基板1000的正投影均位于发光控制线EM和第三扫描线GA2在衬底基板1000的正投影之间。
示例性地，如图3与图4b所示，在第二方向F2上，驱动晶体管T1的栅极CC2a在衬底基板1000的正投影位于第三扫描线GA3在衬底基板1000的正投影和发光控制线EM在衬底基板1000的正投影之间。并且，在第二方向F2上，数据写入晶体管T2的栅极T2-G、阈值补偿晶体管T3的栅极T3-G、初始化晶体管T6的栅极T6-G以及氧化物晶体管T8的第一栅极T8-G1均位于驱动晶体管T1的栅极背离发光控制线EM的一侧，并且，第二复位晶体管T7的栅极T7-G、第一发光控制晶体管T4的栅极T4-G以及第二发光控制晶体管T5的栅极T5-G均位于驱动晶体管T1的栅极背离第一扫描线GA1的一侧。
例如，在一些实施例中，如图3与图4b所示，在第一方向F1上，数据写入晶体管T2的栅极T2-G和第一发光控制晶体管T4的栅极T4-G均位于驱动晶体管T1的栅极的第三侧，阈值补偿晶体管T3的栅极T3-G、第二发光控制晶体管T5的栅极T5-G、初始化晶体管T6的栅极T6-G和第二复位晶体管T7的栅极T7-G均位于驱动晶体管T1的栅极的第四侧。其中，驱动晶体管T1的栅极的第三侧和第四侧为在第一方向F1上驱动晶体管T1的栅极的彼此相对的两侧。并且，氧化物晶体管T8的第一栅极T8-G1与驱动晶体管T1的栅极沿第一方向F1排列在一条直线上。例如，氧化物晶体管T8的第一栅极T8-G1的中心与驱动晶体管T1的栅极的中心沿第一方向F1排列在一条直线上。
示例性地，如图5a与图5b所示，在上述的第一导电层100上形成有第二绝缘层720，用于保护上述的第一导电层100。如图3、图4c、图5a至图6所示，示出了该像素驱动电路0121的氧化物半导体层600，氧化物半导体层600位于第二绝缘层720背离衬底基板1000一侧。其中，氧化物半导体层600可采用氧化物半导体材料图案化形成。示例性地，氧化物半导体材料例如可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。
并且，氧化物半导体层600可以包括氧化物晶体管T8的氧化物有源层。其中，氧化物有源层具有第三区、第四区以及位于第三区和第四区之间的第二沟道区T8-A。例如，图4c示意出了氧化物晶体管T8的第二沟道区T8-A，需要说明的是，上述的第三区和第四区可为氧化物半导体层600中掺杂有n型杂质或p型杂质的区域，以形成的导体化区。从而可以使第三区和第四区作为氧化物有源层的源极区和漏极区，以进行电连接。
示例性地，如图3与图4c所示，氧化物晶体管T8的氧化物有源层沿第二方向F2大致延伸呈一条直线。例如，氧化物晶体管T8的氧化物有源层的延伸方向与第二方向F2大致平行。需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，氧化物晶体管T8的氧化物有源层的延伸方向与第二方向并不能完全平行，可能会有一些偏差，因此上述氧化物晶体管T8的氧化物有源层的延伸方向与第二方向只要大致满足平行条件即可，均属于本发明的保护范围。例如，上述相同可以是在误差允许范围之内所允许的平行。
示例性地，如图5a与图5b所示，在上述的氧化物半导体层600上形成有第三绝缘层730，用于保护上述的氧化物半导体层600。如图3、图4d、图5a至图6所示，示出了该像素驱动电路0121的第二导电层200。第二导电层200设置在第三绝缘层730背离衬底基板1000一侧。第二导电层200可以包括相互间隔设置的多条辅助扫描线FGA，以及与辅助扫描线FGA相互间隔设置的存储导电部CC1a。示例性地，存储导电部CC1a在衬底基板1000的正投影与驱动晶体管T1的栅极CC2a在衬底基板1000的正投影至少部分交叠以形成存储电容CST。并且，示例性地，一行子像素对应一条辅助扫描线FGA。辅助扫描线FGA在衬底基板1000的正投影与氧化物晶体管T8的氧化物有源层的第二沟道区T8-A在衬底基板1000的正投影具有第六交叠区域。这样可以使氧化物晶体管T8的第二栅极T8-G2为辅助扫描线FGA与第二沟道区T8-A交叠的第一部分。这样可以使氧化物晶体管T8设置为双栅型晶体管。第二扫描线GA2位于第二交叠区域中的部分为氧化物晶体管T8的第一栅极T8-G1，辅助扫描线FGA位于第六交叠区域中的部分为氧化物晶体管T8的第二栅极T8-G2。
示例性地，如图3、图4d、图5a至图6所示，同一子像素中，辅助扫描线FGA在衬底基板1000的正投影与第二扫描线GA2在衬底基板1000的正投影重叠，且同一子像素中的辅助扫描线FGA和第二扫描线GA2电连接。
示例性地，同一子像素中的辅助扫描线FGA和第二扫描线GA2可以在有效显示区的边缘通过过孔电连，又例如，也可以在显示区中通过过孔电连。
示例性地，如图5a与图5b所示，在上述的第二导电层200上形成有第四绝缘层740，用于保护上述的第二导电层200。如图3、图4e、图5a至图6所示，示出了该像素驱动电路0121的第三导电层300，第三导电层300设置在第四绝缘层740背离衬底基板1000一侧。第三导电层300可以包括：相互间隔设置的多条数据线VD、多条第一电源线部Vdd、多个第一连接部310、多个第二连接部320、多个第三连接部330以及多个第四连接部340。其中，数据线VD、第一电源线部Vdd、第一连接部310、第二连接部320、第三连接部330以及第四连接部340相互间隔设置。
示例性地，如图3、图4e、图5a至图6所示，数据线VD与第一电源线部Vdd沿第一方向排布，且数据线VD与第一电源线部Vdd沿第二方向延伸。一个子像素中设置一个第一连接部310、一个第二连接部320、一个第三连接部330以及一个第四连接部340。示例性地，一列子像素对应一条第一电源线部Vdd，一列子像素对应一条数据线VD。并且，同一子像素中，第一电源线部Vdd在衬底基板1000的正投影位于数据线VD与第二连接部320在衬底基板1000的正投影之间。以及，同一列子像素中，初始化晶体管T6的硅有源层和阈值补偿晶体管T3的硅有源层在衬底基板1000的正投影均位于氧化物晶体管T8的氧化物有源层在衬底基板1000的正投影背离数据线VD在衬底基板1000的正投影一侧。例如，初始化晶体管T6的硅有源层在衬底基板1000的正投影为第一正投影，阈值补偿晶体管T3的硅有源层在衬底基板1000的正投影为第二正投影，氧化物晶体管T8的氧化物有源层在衬底基板1000的正投影为第三正投影，数据线VD在衬底基板1000的正投影为第四正投影，第一正投影位于第三正投影背离第四正投影一侧，且第二正投影也位于第三正投影背离第四正投影一侧，从而可以使第一正投影和第二正投影均位于第三正投影背离第四正投影一侧。
示例性地，如图5a与图5b所示，在上述的第三导电层300上形成有第五绝缘层750，用于保护上述的第三导电层300。如图3、图4f、图5a至图6所示，示出了该像素驱动电路0121的第四导电层400，第四导电层400设置在第五绝缘层750背离衬底基板1000一侧。第四导电层400可以包括：相互间隔设置的多条初始化线VINIT、相互间隔设置的多个第二电源线部410以及多个转接部420。其中，初始化线VINIT、第二电源线部410以及转接部420相互间隔设置。其中，一个子像素设置一个第二电源线部410和一个转接部420。一行子像素对应一条初始化线VINIT。示例性地，同一子像素中，初始化线VINIT在衬底基板1000的正投影位于第一扫描线GA1在衬底基板1000的正投影背离第二扫描线GA2在衬底基板1000的正投影一侧。
图5a为图3所示的布局结构示意图沿AA’方向上的剖视结构示意图。图5b为图3所示的布局结构示意图沿BB’方向上的剖视结构示意图。图5c为图3所示的布局结构示意图沿CC’方向上的剖视结构示意图。图5d为图3所示的布局结构示意图的局部剖视结构示意图。图6为本发明实施例中两行两列子像素中的像素驱动电路的布局结构示意图。其中，图5d仅示意出了像素驱动电路0121中的氧化物晶体管T8和第二发光控制晶体管T5。
如图5a至图6所示，硅半导体层500与衬底基板1000之间设置有第一缓冲层810，硅半导体层500与第一导电层100之间设置有第一绝缘层710，第一导电层100之间设置有与氧化物半导体层600之间设置有第二绝缘层720，氧化物半导体层600与第二导电层200之间设置有第三绝缘层730，第二导电层200与第三导电层300之间设置有第四绝缘层740。第三导电层300与第四导电层400之间设置有第五绝缘层750。进一步地，在第四导电层400背离衬底基板1000一侧设置有第一平坦化层760，在第一平坦化层760背离衬底基板1000一侧设置有第一电极层。在第一电极层背离衬底基板1000一侧依次设置有像素限定层770、发光功能层781以及第二电极层782。其中，第一电极层可以包括相互间隔设置的多个第一电极783。并且第一电极783通过贯穿第一平坦化层760的过孔与转接部420电连接。需要说明的是，图5a和图5b未示出贯穿第一平坦化层760的过孔。
示例性地，上述绝缘层可以为有机材料，也可以为无机材料(例如SiOx，SiNx等)，在此不作限定。
示例性地，如图5d所示，第一缓冲层810可以包括：层叠设置的第一子缓冲层811、第二子缓冲层812以及第三子缓冲层813。其中，第一子缓冲层811位于衬底基板1000与第二子缓冲层812之间，第三子缓冲层813位于第二子缓冲层812与硅半导体层500之间。示例性地，第一子缓冲层811、第二子缓冲层812以及第三子缓冲层813中的至少一层可以设置为无机材料，或者，也可以设置为有机材料。例如，第一子缓冲层811设置为有机材料，例如聚酰亚胺(Polyimide，PI)，第二子缓冲层812以及第三子缓冲层813可以设置为无机材料，例如，SiOx，SiNx等。
示例性地，如图5d所示，第二绝缘层720可以包括：层叠设置的第二子绝缘层721和第二缓冲层722。其中，第二子绝缘层721位于第一导电层100与第二缓冲层722之间，第二缓冲层722位于第二子绝缘层721与氧化物半导体层600之间。示例性地，第二子绝缘层721可以设置为无机材料，如氮化硅，氧化硅，具体实施时可以采用氮化硅。第二缓冲层722可以设置为无机材料，如氮化硅，氧化硅，具体实施时可以采用氧化硅。
示例性地，如图5d所示，第五绝缘层750可以包括：层叠设置的钝化层(Passivation，PVX)751和第二平坦化层752；其中，钝化层752位于第三导电层300与第二平坦化层752之间，第二平坦化层752位于钝化层752与第四导电层400之间。示例性地，钝化层751的材料可以为无机材料，如氧化硅，氮化硅，第二平坦化层752可以为有机材料。
示例性地，子像素spx中可以包括第一连接通孔511、512、513、514、515以及516。子像素spx中可以包括第二连接通孔521。子像素spx中可以包括第三连接通孔531和532。子像素spx中可以包括第四连接通孔541。子像素spx中可以包括第五连接通孔551、552以及553。其中，第一连接通孔511、512、513、514、515以及516贯穿第一绝缘层710、第二绝缘层720、第三绝缘层730以及第四绝缘层740。第二连接通孔521贯穿第二绝缘层720、第三绝缘层730以及第四绝缘层740。第三连接通孔531和532贯穿第三绝缘层730以及第四绝缘层740。第四连接通孔541贯穿第四绝缘层740。第五连接通孔551、552以及553贯穿第五绝缘层750。并且，上述各连接通孔间隔设置。示例性地，第三连接通孔531作为第一过孔，第一连接通孔513作为第二过孔，第一连接通孔512作为第三过孔。
其中，同一子像素中，数据线VD通过至少一个第一连接通孔511与硅半导体层500中对应数据写入晶体管T2的第一区电连接。第一电源线部Vdd通过至少一个第一连接通孔515(即第四过孔)与硅半导体层500中对应第一发光控制晶体管T4的第一区T4-S电连接。并且，第一电源线部Vdd还通过至少一个第四连接通孔541(即第八过孔)与存储导电部CC1a电连接。第三连接部330的一端通过至少一个第一连接通孔514(即第十过孔)与硅半导体层500中对应初始化晶体管T6的第一区T6-S电连接。第三连接部330的另一端通过至少一个第五连接通孔552(即第九过孔)与初始化线VINIT电连接。第一连接部310通过至少一个第一连接通孔513(即第二过孔)与硅半导体层500中对应初始化晶体管T6的第二区T6-D电连接。第一连接部310还通过至少一个第一连接通孔512(即第三过孔)与硅半导体层500中对应阈值补偿晶体管T3的第二区T3-D电连接。第一连接部310还通过至少一个第三连接通孔531(即第一过孔)与氧化物半导体层600中对应氧化物晶体管T8的第三区T8-S电连接。第四连接部340的一端通过至少一个第一连接通孔516(即第五过孔)分别与硅半导体层500中对应第二发光控制晶体管T5的第二区T5-D以及硅半导体层500中对应第二复位晶体管T7的第二区T7-D电连接。第四连接部340的另一端通过至少一个第五连接通孔553与转接部420电连接。第二连接部320的一端通过至少一个第三连接通孔532(即第六过孔)与氧化物半导体层600中对应氧化物晶体管T8的第四区T8-D电连接。第二连接部320的另一端通过至少一个第二连接通孔521(即第七过孔)与驱动晶体管T1的栅极CC2a电连接。第二电源线部410通过至少一个第五连接通孔551与第一电源线部Vdd电连接。
示例性地，子像素中的第一连接通孔511、512、513、514、515以及516可以分别设置一个，也可以分别设置两个或多个等。在实际应用中，可以根据实际应用环境的需求进行设计确定，在此不作限定。
示例性地，子像素中的第二连接通孔521可以设置一个，也可以设置两个或多个等。在实际应用中，可以根据实际应用环境的需求进行设计确定，在此不作限定。
示例性地，子像素中的第三连接通孔531和532可以分别设置一个，也可以分别设置两个或多个等。在实际应用中，可以根据实际应用环境的需求进行设计确定，在此不作限定。
示例性地，子像素中的第四连接通孔541可以分别设置一个，也可以分别设置两个或多个等。在实际应用中，可以根据实际应用环境的需求进行设计确定，在此不作限定。
示例性地，子像素中的第五连接通孔551、552以及553可以分别设置一个，也可以分别设置两个或多个等。在实际应用中，可以根据实际应用环境的需求进行设计确定，在此不作限定。
需要说明的是，每个子像素spx中的晶体管的位置排布关系不限于图3至图4f所示的示例，根据实际应用需求，可以具体设置上述晶体管的位置。
需要说明的是，第一方向F1可以为子像素的行方向，第二方向F2可以为子像素的列方向。或者，第一方向F1也可以为子像素的列方向，第二方向F2为子像素的行方向。在实际应用中，可以根据实际应用需求进行设置，在此不作限定。
在具体实施时，在本发明实施例中，如图3至图6所示，初始化晶体管T6的硅有源层的第一区T6-S作为初始化晶体管T6的第一极，初始化晶体管T6的硅有源层的第二区T6-D作为初始化晶体管T6的第二极。氧化物晶体管T8的氧化物有源层的第三区T8-S作为氧化物晶体管T8的第一极，氧化物晶体管T8的氧化物有源层的第四区T8-S作为氧化物晶体管T8的第二极。并且，同一子像素中，初始化晶体管T6的硅有源层的第二区T6-D与氧化物晶体管T8的氧化物有源层的第三区T8-S电连接，氧化物晶体管T8的氧化物有源层的第四区T8-D与驱动晶体管T1的栅极电连接。这样可以使驱动晶体管的栅极与初始化晶体管T6的硅有源层的第二区T6-D之间设置氧化物有源层，从而可以使驱动晶体管的栅极与初始化晶体管T6的硅有源层的第二区T6-D之间的信号流通路径流经氧化物有源层。由于采用金属氧化物半导体材料作为有源层的晶体管的漏电流较小，因此，氧化物晶体管T8的关态电流较小，甚至可忽略不计。从而可以降低漏电流对驱动晶体管的栅极的电压的影响，提高驱动晶体管的栅极电压的稳定性。
在具体实施时，在本发明实施例中，如图3至图6所示，阈值补偿晶体管T3的硅有源层的第一区T3-S作为阈值补偿晶体管T3的第一极，阈值补偿晶体管T3的硅有源层的第二区T3-D作为阈值补偿晶体管T3的第二极。驱动晶体管T1-D的硅有源层的第一区T1-S作为驱动晶体管T1的第一极，驱动晶体管T1-D的硅有源层的第二区T1-D作为驱动晶体管T1的第二极。并且，同一子像素中，阈值补偿晶体管T3的硅有源层的第二区T3-D与氧化物晶体管T8的氧化物有源层的第三区T8-S电连接，阈值补偿晶体管T3的硅有源层的第一区T3-S与驱动晶体管T1-D的硅有源层的第二区T1-D电连接。这样可以使驱动晶体管的栅极与阈值补偿晶体管T3的硅有源层的第二区T3-D之间设置氧化物有源层，从而可以使驱动晶体管的栅极与阈值补偿晶体管T3的硅有源层的第二区T3-D之间的信号流通路径流经氧化物有源层。由于采用金属氧化物半导体材料作为有源层的晶体管的漏电流较小，因此，氧化物晶体管T8的关态电流较小，甚至可忽略不计。从而可以降低漏电流对驱动晶体管的栅极的电压的影响，提高驱动晶体管的栅极电压的稳定性。
在具体实施时，在本发明实施例中，如图3、图4e、图5a至图6所示，第一连接部310可以包括相互电连接的第一子连接部311和第二子连接部312；其中，第一子连接部311的第一端通过第一过孔(即第三连接通孔531)与氧化物晶体管T8的氧化物有源层的第三区T8-S电连接，第一子连接部311的第二端通过第二过孔(即第一连接通孔513)与初始化晶体管T6的硅有源层的第二区T6-D电连接。第二子连接部312的第一端通过第三过孔(即第一连接通孔512)与阈值补偿晶体管T3的硅有源层的第二区T3-D电连接，第二子连接部312的第二端与第一子连接部。
在具体实施时，在本发明实施例中，如图3与图4e所示，可以使第一子连接部311沿第一方向延伸。例如，可以使第一子连接部311沿第一方向延伸呈一条直线，也就是说，可以使第一子连接部311的延伸方向与第一方向F1大致平行。需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，第一子连接部311的延伸方向与第一方向F1并不能完全平行，可能会有一些偏差，因此上述第一子连接部311的延伸方向与第一方向F1只要大致满足平行条件即可，均属于本发明的保护范围。例如，上述相同可以是在误差允许范围之内所允许的平行。
在具体实施时，在本发明实施例中，如图3与图4e所示，可以使第二子连接部312沿第二方向F2延伸。例如，可以使第二子连接部312沿第二方向F2延伸呈一条直线，也就是说，可以使第二子连接部312的延伸方向与第二方向F2大致平行。需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，第二子连接部312的延伸方向与第二方向F2并不能完全平行，可能会有一些偏差，因此上述第二子连接部312的延伸方向与第二方向F2只要大致满足平行条件即可，均属于本发明的保护范围。例如，上述相同可以是在误差允许范围之内所允许的平行。
在具体实施时，在本发明实施例中，如图3所示，也可以使第一连接部310在衬底基板1000的正投影的形状大致为T字形。或者，第三连接通孔531作为第一过孔，第一连接通孔513作为第二过孔，第一连接通孔512作为第三过孔。同一子像素中，可以使第一过孔、第二过孔以及第三过孔大致呈三角形排列。进一步地，同一子像素中，第一过孔和第二过孔沿第一方向F1大致延伸于一条直线上。第三过孔在第一过孔和第二过孔所在的直线上的正投影靠近第二过孔。需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，第一连接部310在衬底基板1000的正投影的形状并不能完全呈T字形，以及第一过孔和第二过孔也并不能完全沿第一方向F1延伸于一条直线上，从而可能会有一些偏差，因此上述方式只要大致满足平行条件即可，均属于本发明的保护范围。例如，上述方式可以是在误差允许范围之内所允许的。
在具体实施时，在本发明实施例中，如图3所示，同一行子像素中，第一子连接部311在衬底基板1000的正投影位于第一扫描线GA1和第二扫描线GA2在衬底基板1000的正投影之间，且第二子连接部312在衬底基板1000的正投影与第二扫描线GA2在衬底基板1000的正投影具有交叠区域。示例性地，同一行子像素中，第一过孔(即第三连接通孔531)在衬底基板1000的正投影与第二过孔(即第一连接通孔513)在衬底基板1000的正投影沿第一方向F1大致排列于一条直线上。
在具体实施时，在本发明实施例中，如图3、图4d、图5a至图6所示，第一发光控制晶体管T4的硅有源层的第一区T4-S作为第一发光控制晶体管T4的第一极，第一发光控制晶体管T4的硅有源层的第二区T4-D作为第一发光控制晶体管T4的第二极，第二发光控制晶体管T5的硅有源层的第一区T4-S作为第二发光控制晶体管T5的第一极，第二发光控制晶体管T5的硅有源层的第二区T4-D作为第二发光控制晶体管T5的第二极。示例性地，第一发光控制晶体管T4的硅有源层的第二区T4-D与驱动晶体管T1的硅有源层的第一区T1-S电连接，第二发光控制晶体管T5的硅有源层的第一区T5-S与驱动晶体管T1的硅有源层的第二区T1-D电连接，第二发光控制晶体管T5的硅有源层的第二区T5-D通过第五过孔与发光器件的第一电极电连接。
在具体实施时，在本发明实施例中，如图3至图6所示，第二连接部320可以包括第一导电部321和第一主体部322；其中，第一导电部321通过第六过孔(即第三连接通孔532)与氧化物晶体管T8的氧化物有源层的第四区T8-D电连接。并且，第一导电部321在衬底基板1000的正投影分别与第三扫描线GA3在衬底基板1000的正投影以及氧化物晶体管T8的氧化物有源层的第四区T8-D在衬底基板1000的正投影具有交叠区域。以及，第一主体部322在衬底基板1000的正投影与驱动晶体管T1的栅极在衬底基板1000的正投影具有交叠区域，且第一主体部322在衬底基板1000的正投影与第三扫描线GA3在衬底基板1000的正投影不交叠。
在具体实施时，在本发明实施例中，如图3至图6所示，同一子像素中，第一主体部322在衬底基板1000的正投影与第二发光控制晶体管T5的第一区T5-S在衬底基板1000的正投影至少部分不交叠。示例性地，可以使第一主体部322在衬底基板1000的正投影与第二发光控制晶体管T5的第一区T5-S在衬底基板1000的正投影相切。也可以使第一主体部322在衬底基板1000的正投影与第二发光控制晶体管T5的第一区T5-S在衬底基板1000的正投影不交叠。当然，本公开包括但不限于此。
在具体实施时，在本发明实施例中，如图3至图6所示，同一子像素中，第一主体部322在衬底基板1000的正投影与发光控制线EM在衬底基板1000的正投影相切，第一主体部322在衬底基板1000的正投影靠近第一电源线部Vdd在衬底基板1000的正投影，以及第一主体部322在衬底基板1000的正投影靠近第三扫描线GA3在衬底基板1000的正投影。
在具体实施时，在本发明实施例中，如图3至图6所示，同一子像素中，存储导电部CC1a在衬底基板1000的正投影分别覆盖驱动晶体管T1的栅极在衬底基板1000的正投影和第一主体部322在衬底基板1000的正投影，且存储导电部CC1a在衬底基板1000的正投影与第七过孔(即第二连接通孔521)在衬底基板1000的正投影不交叠，以及存储导电部CC1a在衬底基板1000的正投影与第三扫描线GA3在衬底基板1000的正投影不交叠。
在具体实施时，在本发明实施例中，如图3至图6所示，同一子像素中，存储导电部CC1a在衬底基板1000的正投影与第一电源线部Vdd在衬底基板1000的正投影具有交叠区域，且存储导电部CC1a在衬底基板1000的正投影与数据线VD在衬底基板1000的正投影不交叠。这样可以避免数据线VD上传输的信号对存储导电部CC1a上的信号造成干扰。并且，由于第一电源线部Vdd传输的是固定电压，因此存储导电部CC1a在衬底基板1000的正投影与第一电源线部Vdd在衬底基板1000的正投影具有交叠区域，不仅可以使存储导电部CC1a的面积增大，还可以降低信号干扰。
在具体实施时，在本发明实施例中，如图3至图6所示，同一子像素中，第八过孔(即第四连接通孔541)、第四过孔(即第一连接通孔515)以及第五过孔(即第一连接通孔516)在衬底基板1000的正投影均位于发光控制线EM和第四扫描线GA4在衬底基板1000的正投影之间。
在具体实施时，在本发明实施例中，如图3至图6所示，同一行子像素中，第八过孔(即第四连接通孔541)、第四过孔(即第一连接通孔515)以及第五过孔(即第一连接通孔516)在衬底基板1000的正投影沿第一方向F1大致排列于同一直线上。
在具体实施时，在本发明实施例中，如图3至图6所示，第二电源线部410可以包括相互电连接的第二导电部411和第二主体部412；其中，第二导电部411通过至少一个第五连接通孔551与第一电源线部Vdd电连接。并且，第二主体部412在衬底基板1000的正投影覆盖第一主体部322在衬底基板1000的正投影。这样可以使同一子像素中的第二电源线部与存储导电部CC1a电连接。
在具体实施时，在本发明实施例中，如图3至图6所示，子像素可以还包括第十一过孔(即第五连接通孔551)；并且，第二导电部411可以包括第一子导电部4111和第二子导电部4112；其中，第一子导电部4111沿第一方向F1延伸，第二子导电部4112沿第二方向F2延伸；其中，第一子导电部4111的第一端通过第十一过孔(即第五连接通孔551)与第一电源线部Vdd电连接，第一子导电部4111的第二端与第二子导电部4112的第一端电连接，第二子导电部4112的第二端与第二主体部412电连接。并且，第三扫描线GA3在衬底基板1000的正投影与第一子导电部4111在衬底基板1000的正投影具有交叠区，且第一子导电部4111的第二端在衬底基板1000的正投影与氧化物晶体管T8的氧化物半导体层的第二沟道区T8-A在衬底基板1000的正投影具有交叠区域。以及，第二子导电部4112在衬底基板1000的正投影分别与第六过孔在衬底基板1000的正投影以及第三扫描线GA3在衬底基板1000的正投影具有交叠区域。
需要说明的是，同一子像素中的第二电源线部410、存储导电部CC1a以及第一电源线部Vdd电连接，以形成存储电容CST的第一极，从而使第二电源线部410和存储导电部CC1a的电位相同，且均为第一电源线部Vdd的电位。并且，驱动晶体管T1的栅极CC2a与第二连接部320电连接，以形成存储电容CST的第二极，从而使驱动晶体管T1的栅极CC2a与第二连接部320的电位相同，且均为驱动晶体管T1的栅极的电位。这样可以使存储电容包括层叠设置的四个基板，从而可以在不增加占用的情况下，使存储电容CST的面积增大，提高存储电容CST的电容值。
在具体实施时，第二电源线部410和第二连接部320对应位置下的第二平坦化层752可以进行减薄或者去除，这样可以使存储电容CST的容值得到提高。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板。该显示装置的实施可以参见上述显示面板的实施例，重复之处不再赘述。
在具体实施时，在本发明实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明实施例的精神和范围。这样，倘若本发明实施例的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (22)

1.一种显示面板，其中，包括：
衬底基板，具有多个子像素；所述多个子像素中的至少一个包括像素电路；其中，所述像素电路包括驱动晶体管、与所述驱动晶体管的栅极电连接的氧化物晶体管以及与所述驱动晶体管的栅极和所述氧化物晶体管电连接的存储电容；
硅半导体层，位于所述衬底基板上；所述硅半导体层包括所述驱动晶体管的硅有源层；
第一导电层，位于所述硅半导体层背离所述衬底基板一侧；所述第一导电层包括所述驱动晶体管的栅极；
氧化物半导体层，位于所述第一导电层背离所述衬底基板一侧；所述氧化物半导体层包括所述氧化物晶体管的氧化物有源层；
第二导电层，位于所述第一导电层背离所述衬底基板一侧；所述第二导电层包括存储导电部和沿第一方向延伸的辅助扫描线；所述存储导电部在所述衬底基板的正投影与所述驱动晶体管的栅极在所述衬底基板的正投影至少部分交叠以形成所述存储电容；所述辅助扫描线的一部分用于形成所述氧化物晶体管的栅极；
第三导电层，位于所述第二导电层背离所述衬底基板一侧；所述第三导电层包括间隔设置的第一电源线部和第二连接部；同一所述子像素中，所述氧化物晶体管的第二极通过所述第二连接部与所述驱动晶体管的栅极电连接，所述第一电源线部与所述存储导电部电连接；
第四导电层，位于所述第三导电层背离所述衬底基板一侧；所述第四导电层包括第二电源线部；同一所述子像素中，所述第一电源线部与所述第二电源线部电连接；
其中，同一所述子像素中，所述第二电源线部在所述衬底基板的正投影覆盖所述第二连接部在所述衬底基板的正投影，所述第二电源线部在所述衬底基板的正投影超过所述驱动晶体管的栅极在所述衬底基板的正投影在第二方向上的两侧边缘，且超过所述存储导电部在所述衬底基板的正投影在所述第二方向上的两侧边缘，所述第一方向与所述第二方向相交。
2.如权利要求1所述的显示面板，其中，所述第一导电层还包括：间隔设置的多条第三扫描线；其中，所述第三扫描线沿第一方向延伸且沿第二方向排列；
所述子像素还包括数据写入晶体管，所述数据写入晶体管的栅极与所述第三扫描线电连；
所述第三扫描线在所述衬底基板的正投影与所述第二电源线部在所述衬底基板的正投影具有交叠区域。
3.如权利要求2所述的显示面板，其中，同一所述子像素中，所述辅助扫描线在所述衬底基板的正投影与所述氧化物晶体管的氧化物有源层在所述衬底基板的正投影具有第六交叠区域，所述第二电源线部在所述衬底基板上的正投影与所述第六交叠区域交叠。
4.如权利要求3所述的显示面板，其中，所述子像素还包括：第一发光控制晶体管和第二发光控制晶体管；
所述硅半导体层还包括所述第一发光控制晶体管的硅有源层和所述第二发光控制晶体管的硅有源层；
所述第一导电层还包括所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极；
同一所述子像素中，所述第一电源线部与所述第一发光控制晶体管的第一极电连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极电连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第二发光控制晶体管的第二极与发光器件的第一电极电连接。
5.如权利要求4所述的显示面板，其中，所述第一导电层还包括间隔设置的多条发光控制线；
同一所述子像素中，所述发光控制线在所述衬底基板的正投影位于所述驱动晶体管的栅极在所述衬底基板的正投影背离所述辅助扫描线在所述衬底基板的正投影一侧；
所述发光控制线与所述第一发光控制晶体管的栅极以及所述第二发光控制晶体管的栅极电连接。
6.如权利要求5所述的显示面板，其中，所述第二电源线部在所述衬底基板的正投影与所述发光控制线在所述衬底基板的正投影具有交叠区域。
7.如权利要求6所述的显示面板，其中，所述第二连接部包括相互电连接的第一导电部和第一主体部；其中，所述第一导电部与所述氧化物晶体管的氧化物有源层电连接；
所述第一主体部在所述衬底基板的正投影与所述驱动晶体管的栅极在所述衬底基板的正投影具有交叠区域，且所述第一主体部在所述衬底基板的正投影与所述第三扫描线在所述衬底基板的正投影不交叠。
8.如权利要求7所述的显示面板，其中，同一所述子像素中，所述第一主体部在所述衬底基板的正投影与所述第一电源线部在所述衬底基板的正投影之间的最小直线距离小于所述第一主体部在所述衬底基板的正投影与第一发光控制晶体管的栅极在所述衬底基板的正投影之间的最小直线距离。
9.如权利要求7-8任一项所述的显示面板，其中，所述第三导电层还包括：与所述第一电源线部和所述第二连接部间隔设置的第一连接部；
同一所述子像素中，所述第一连接部与所述氧化物晶体管的氧化物有源层电连接。
10.如权利要求9所述的显示面板，其中，所述第一连接部与所述第一导电部之间的距离大于阈值。
11.一种显示面板，其中，包括：
衬底基板，具有多个子像素；所述多个子像素中的至少一个包括像素电路；其中，所述像素电路包括驱动晶体管、初始化晶体管、与所述驱动晶体管的栅极和所述初始化晶体管电连接的氧化物晶体管；
硅半导体层，位于所述衬底基板上；所述硅半导体层包括所述驱动晶体管的硅有源层；
第一导电层，位于所述硅半导体层背离所述衬底基板一侧；所述第一导电层包括所述驱动晶体管的栅极；
氧化物半导体层，位于所述第一导电层背离所述衬底基板一侧；所述氧化物半导体层包括所述氧化物晶体管的氧化物有源层；
第二导电层，位于所述第一导电层背离所述衬底基板一侧；所述第二导电层包括间隔设置的多条辅助扫描线，所述辅助扫描线沿第一方向延伸，且与所述氧化物晶体管的栅极电连；所述辅助扫描线的一部分用于形成所述氧化物晶体管的栅极；所述第一方向与第二方向相交；
第三导电层，位于所述第一导电层背离所述衬底基板一侧；所述第三导电层包括第一连接部和第二连接部；同一所述子像素中，所述氧化物晶体管的氧化物有源层通过所述第二连接部与所述驱动晶体管的栅极电连接；所述初始化晶体管的第一极通过所述第一连接部和第二连接部与所述驱动晶体管的栅极电连接；其中，所述初始化晶体管的第一极位于所述衬底基板上，所述第一连接部包括延伸方向大致与所述第一方向平行的部分；
所述第一连接部包括与所述氧化物晶体管的氧化物有源层电连接的第一子连接部；所述第一子连接部与所述初始化晶体管的硅有源层电连接。
12.如权利要求11所述的显示面板，其中，所述第一子连接部延伸方向大致与所述第一方向平行；与所述氧化物晶体管的氧化物有源层的延伸方向相交。
13.如权利要求12所述的显示面板，其中，所述第一连接部包括还包括与所述第一子连接部电连接的第二子连接部；
所述第二子连接部的延伸方向大致与所述氧化物晶体管的氧化物有源层的延伸方向平行。
14.如权利要求11所述的显示面板，其中，所述第二连接部在所述衬底基板上的正投影位于所述驱动晶体管的栅极在所述衬底基板上的正投影内。
15.如权利要求14所述的显示面板，其中，所述子像素还包括初始化线，所述初始化晶体管与所述初始化线电连接，初始化信号至少由所述第一子连接部、第二连接部传输至所述驱动晶体管的栅极。
16.如权利要求15所述的显示面板，其中，所述第二导电层还包括存储导电部，所述第三导电层还包括间隔设置的第一电源线部，所述第一电源线部与所述存储导电部电连接。
17.如权利要求16所述的显示面板，还包括第四导电层，位于所述第三导电层背离所述衬底基板一侧；所述第四导电层包括第二电源线部；同一所述子像素中，所述第一电源线部与所述第二电源线部电连接；
其中，同一所述子像素中，所述第二电源线部在所述衬底基板的正投影覆盖所述第二连接部在所述衬底基板的正投影，所述第二电源线部在所述衬底基板的正投影超过所述驱动晶体管的栅极在所述衬底基板的正投影在所述第二方向上的两侧边缘，且超过所述存储导电部在所述衬底基板的正投影在所述第二方向上的两侧边缘。
18.如权利要求17所述的显示面板，其中，所述第一导电层还包括：间隔设置的多条第三扫描线，所述第三扫描线沿所述第一方向延伸且沿第二方向排列；
所述子像素还包括数据写入晶体管，所述数据写入晶体管的栅极与所述第三扫描线电连；
所述第三扫描线在所述衬底基板的正投影与所述第二电源线部在所述衬底基板的正投影具有交叠区域。
19.如权利要求18所述的显示面板，其中，所述子像素还包括：第一发光控制晶体管和第二发光控制晶体管；
所述硅半导体层还包括所述第一发光控制晶体管的硅有源层和所述第二发光控制晶体管的硅有源层；
所述第一导电层还包括所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极；
同一所述子像素中，所述第一电源线部与所述第一发光控制晶体管的第一极电连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极电连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第二发光控制晶体管的第二极与发光器件的第一电极电连接。
20.如权利要求19所述的显示面板，其中，所述第一导电层还包括间隔设置的多条发光控制线；
同一所述子像素中，所述发光控制线在所述衬底基板的正投影位于所述驱动晶体管的栅极在所述衬底基板的正投影背离所述辅助扫描线在所述衬底基板的正投影一侧；
所述发光控制线与所述第一发光控制晶体管的栅极以及所述第二发光控制晶体管的栅极电连接。
21.如权利要求20所述的显示面板，其中，所述第二电源线部在所述衬底基板的正投影与所述发光控制线在所述衬底基板的正投影具有交叠区域。
22.一种显示装置，其中，包括如权利要求1-21任一项所述的显示面板。
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