JP2023525606A - ディスプレイパネルおよびディスプレイデバイス - Google Patents
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Abstract
ディスプレイパネルおよびディスプレイデバイス,ディスプレイパネルは、ベース基板(1000)と、シリコン半導体層(500)と、第1の絶縁層(710)と、第1の導電層(100)と、第2の絶縁層(720)と、酸化物半導体層(600)とを含み、前記シリコン半導体層(500)は、駆動トランジスタ(T1)のシリコン活性層および初期化トランジスタ(T6)のシリコン活性層を含み、前記シリコン活性層は、第1の領域(T1-S、T6-S)、第2の領域(T1-D、T6-D)および第1の領域(T1-S、T6-S)と第2の領域(T1-D、T6-D)との間に配置される第1のチャネル領域(T1-A、T6-A)を含み、前記酸化物半導体層(600)は、酸化物トランジスタ(T8-D)の酸化物活性層を含み、前記酸化物活性層は、第3の領域(T8-S)、第4の領域(T8-D)および第3の領域(T8-S)と第4の領域(T8-D)との間に配置される第2のチャネル領域(T8-A)を有し、同じサブピクセルにおいて、初期化トランジスタ(T6)のシリコン活性層の第2の領域(T6-D)は、酸化物トランジスタ(T8)の酸化物活性層の第3の領域(T8-S)に電気的に接続されている。酸化物トランジスタ(T8)の酸化物活性層の第4の領域(T8-D)は、駆動トランジスタ(T1)のゲート(CC2a)に電気的に接続されている。
Description
本開示は、ディスプレイ技術の分野に関し、特にディスプレイパネルおよびディスプレイデバイスに関する。
[関連出願の相互参照]
本出願は、2020年5月9日に中国特許局に提出し、出願番号がPCT/CN2020/089467であり、発明名称が「ディスプレイパネルおよびディスプレイデバイス」との中国特許出願を基礎とする優先権を主張し、その開示の総てをここに取り込む。
本出願は、2020年5月9日に中国特許局に提出し、出願番号がPCT/CN2020/089467であり、発明名称が「ディスプレイパネルおよびディスプレイデバイス」との中国特許出願を基礎とする優先権を主張し、その開示の総てをここに取り込む。
有機発光ダイオード(Organic Light Emitting Diode,OLED)、量子ドット発光ダイオード(Quantum Dot Light Emitting Diodes,QLED)などのエレクトロルミネッセンスダイオードには、自己発光と低エネルギー消費という利点があるエレクトロルミネッセンスディスプレイデバイスの応用研究分野のホットスポットの1つである。
本開示の実施形態によって提供されるディスプレイパネルは、
ベース基板と、シリコン半導体層と、第1の導電層と、酸化物半導体層と、第2の導電層と、第3の導電層と、第4の導電層とを含み、
前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも1つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、酸化物トランジスタと、記憶コンデンサとを含み、
前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
前記第1の導電層は、前記ベース基板から離れたシリコン半導体層の側に配置され、前記第1の導電層は、前記駆動トランジスタのゲートを含み、
前記酸化物半導体層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
第2の導電層は、前記ベース基板から離れた第1の導電層の側に配置され、前記第2の導電層は、記憶導電部を含み、
前記第3の導電層は、前記ベース基板から離れた第2の導電層の側に配置され、前記第3の導電層は、間隔を置いて配置された第1の電力線部および第2の接続部を含み、同じ前記サブピクセルにおいて、前記酸化物トランジスタの第2の電極は、前記第2の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第1の電力線部は、前記記憶導電部に電気的に接続され、
前記第4の導電層は、前記ベース基板から離れた第3の導電層の側に配置され、前記第4の導電層は、第2の電力線部を含み、同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第2の電力線部に電気的に接続され、
ここで、同じ前記サブピクセルにおいて、前記ベース基板上の前記第2の電力線部の正投影は前記ベース基板上の前記第2の接続部の正投影を覆い、前記ベース基板上の前記第2の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の第2の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第2の方向の両側の縁を超える。
ベース基板と、シリコン半導体層と、第1の導電層と、酸化物半導体層と、第2の導電層と、第3の導電層と、第4の導電層とを含み、
前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも1つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、酸化物トランジスタと、記憶コンデンサとを含み、
前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
前記第1の導電層は、前記ベース基板から離れたシリコン半導体層の側に配置され、前記第1の導電層は、前記駆動トランジスタのゲートを含み、
前記酸化物半導体層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
第2の導電層は、前記ベース基板から離れた第1の導電層の側に配置され、前記第2の導電層は、記憶導電部を含み、
前記第3の導電層は、前記ベース基板から離れた第2の導電層の側に配置され、前記第3の導電層は、間隔を置いて配置された第1の電力線部および第2の接続部を含み、同じ前記サブピクセルにおいて、前記酸化物トランジスタの第2の電極は、前記第2の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第1の電力線部は、前記記憶導電部に電気的に接続され、
前記第4の導電層は、前記ベース基板から離れた第3の導電層の側に配置され、前記第4の導電層は、第2の電力線部を含み、同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第2の電力線部に電気的に接続され、
ここで、同じ前記サブピクセルにおいて、前記ベース基板上の前記第2の電力線部の正投影は前記ベース基板上の前記第2の接続部の正投影を覆い、前記ベース基板上の前記第2の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の第2の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第2の方向の両側の縁を超える。
任意選択で、本開示の実施形態では、前記第1の導電層は、間隔を置いて配置された複数の第3の走査線をさらに含み、前記第3の走査線は、第1の方向に延在し、第2の方向に配列され、
前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第3の走査線に電気的に接続され、
前記ベース基板上の前記第3の走査線の正投影と、前記ベース基板上の前記第2の電力線部の正投影とは、重なり合う領域を有する。
前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第3の走査線に電気的に接続され、
前記ベース基板上の前記第3の走査線の正投影と、前記ベース基板上の前記第2の電力線部の正投影とは、重なり合う領域を有する。
任意選択で、本開示の実施形態では、前記第2の導電層は、間隔を置いて配置された複数の補助走査線をさらに含み、
同じ前記サブピクセルにおいて、前記ベース基板上の前記補助走査線の正投影と、前記ベース基板上の前記酸化物トランジスタの酸化物活性層の正投影とは、第6の重なり合う領域を有し、前記ベース基板上の前記第2の電力線部の正投影は、前記第6の重なり合う領域と重なり合う。
同じ前記サブピクセルにおいて、前記ベース基板上の前記補助走査線の正投影と、前記ベース基板上の前記酸化物トランジスタの酸化物活性層の正投影とは、第6の重なり合う領域を有し、前記ベース基板上の前記第2の電力線部の正投影は、前記第6の重なり合う領域と重なり合う。
任意選択で、本開示の実施形態では、前記サブピクセルは、第1の発光制御トランジスタと、第2の発光制御トランジスタとをさらに含み、
前記シリコン半導体層は、前記第1の発光制御トランジスタのシリコン活性層と、前記第2の発光制御トランジスタのシリコン活性層とをさらに含み、
前記第1の導電層は、前記第1の発光制御トランジスタのゲートと、前記第2の発光制御トランジスタのゲートとをさらに含み、
同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第1の発光制御トランジスタの第1の電極に電気的に接続され、前記第1の発光制御トランジスタの第2の電極は、前記駆動トランジスタの第1の電極に電気的に接続され、前記第2の発光制御トランジスタの第1の電極は、前記駆動トランジスタの第2の電極に電気的に接続され、前記第2の発光制御トランジスタの第2の電極は、発光デバイスの第1の電極に電気的に接続される。
前記シリコン半導体層は、前記第1の発光制御トランジスタのシリコン活性層と、前記第2の発光制御トランジスタのシリコン活性層とをさらに含み、
前記第1の導電層は、前記第1の発光制御トランジスタのゲートと、前記第2の発光制御トランジスタのゲートとをさらに含み、
同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第1の発光制御トランジスタの第1の電極に電気的に接続され、前記第1の発光制御トランジスタの第2の電極は、前記駆動トランジスタの第1の電極に電気的に接続され、前記第2の発光制御トランジスタの第1の電極は、前記駆動トランジスタの第2の電極に電気的に接続され、前記第2の発光制御トランジスタの第2の電極は、発光デバイスの第1の電極に電気的に接続される。
任意選択で、本開示の実施形態では、前記第1の導電層は、間隔を置いて配置された複数の発光制御線をさらに含み、
同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
前記発光制御線は、前記第1の発光制御トランジスタのゲートおよび前記第2の発光制御トランジスタのゲートに電気的に接続される。
任意選択で、本開示の実施形態では、前記ベース基板上の前記第2の電力線部の正投影と、前記ベース基板上の前記発光制御線の正投影とは、重なり合う領域を有する。
同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
前記発光制御線は、前記第1の発光制御トランジスタのゲートおよび前記第2の発光制御トランジスタのゲートに電気的に接続される。
任意選択で、本開示の実施形態では、前記ベース基板上の前記第2の電力線部の正投影と、前記ベース基板上の前記発光制御線の正投影とは、重なり合う領域を有する。
任意選択で、本開示の実施形態では、前記第2の接続部は、互いに電気的に接続された第1の導電部および第1の本体部を含み、前記第1の導電部は、前記酸化物トランジスタの酸化物活性層に電気的に接続され、
前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の前記駆動トランジスタのゲートの正投影とは、重なり合う領域を有し、かつ、前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の前記第3の走査線の正投影とは、重ならない。
前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の前記駆動トランジスタのゲートの正投影とは、重なり合う領域を有し、かつ、前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の前記第3の走査線の正投影とは、重ならない。
任意選択で、本開示の実施形態では、同じ前記サブピクセルにおいて、前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の前記第1の電力線部の正投影との間の最小直線距離は、前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の第1の発光制御トランジスタのゲートの正投影との間の最小直線距離よりも小さい。
任意選択で、本開示の実施形態では、前記第3の導電層は、前記第1の電力線部および前記第2の接続部から間隔を置いて配置された第1の接続部をさらに含み、
同じ前記サブピクセルにおいて、前記第1の接続部は、前記酸化物トランジスタの酸化物活性層に電気的に接続される。
同じ前記サブピクセルにおいて、前記第1の接続部は、前記酸化物トランジスタの酸化物活性層に電気的に接続される。
任意選択で、本開示の実施形態では、前記第1の接続部と前記第1の導電部との間の距離は、閾値よりも大きい。
他方、本開示の実施形態によって提供されるディスプレイパネルは、
ベース基板と、シリコン半導体層と、第1の導電層と、第2の導電層と、第3の導電層とを含み、
前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも1つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、初期化トランジスタと、酸化物トランジスタとを含み、
前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
前記第1の導電層は、前記ベース基板から離れた前記シリコン半導体層の側に配置され、前記第1の導電層は、前記駆動トランジスタのゲートを含み、
前記酸化物半導体層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
前記第2の導電層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記第2の導電層は、間隔を置いて配置された複数の補助走査線を含み、前記補助走査線は、第1の方向に沿って延在し、前記酸化物トランジスタのゲートに電気的に接続され、
前記第3の導電層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記第3の導電層は、第1の接続部と、第2の接続部とを含み、 同じ前記サブピクセルにおいて、前記酸化物トランジスタの酸化物活性層は、前記第2の接続部を介して、前記駆動トランジスタのゲートに電気的に接続され、前記初期化トランジスタの第1の電極は、前記第1の接続部および第2の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第1の接続部は、延在方向が第1の方向にほぼ平行である部分を含む。
ベース基板と、シリコン半導体層と、第1の導電層と、第2の導電層と、第3の導電層とを含み、
前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも1つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、初期化トランジスタと、酸化物トランジスタとを含み、
前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
前記第1の導電層は、前記ベース基板から離れた前記シリコン半導体層の側に配置され、前記第1の導電層は、前記駆動トランジスタのゲートを含み、
前記酸化物半導体層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
前記第2の導電層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記第2の導電層は、間隔を置いて配置された複数の補助走査線を含み、前記補助走査線は、第1の方向に沿って延在し、前記酸化物トランジスタのゲートに電気的に接続され、
前記第3の導電層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記第3の導電層は、第1の接続部と、第2の接続部とを含み、 同じ前記サブピクセルにおいて、前記酸化物トランジスタの酸化物活性層は、前記第2の接続部を介して、前記駆動トランジスタのゲートに電気的に接続され、前記初期化トランジスタの第1の電極は、前記第1の接続部および第2の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第1の接続部は、延在方向が第1の方向にほぼ平行である部分を含む。
任意選択で、本開示の実施形態では、前記第1の接続部は、前記酸化物トランジスタの酸化物活性層に電気的に接続された第1のサブ接続部を含み、
前記第1のサブ接続部延在方向は、前記第1の方向にほぼ平行であり、前記酸化物トランジスタの酸化物活性層の延在方向と交差する。
前記第1のサブ接続部延在方向は、前記第1の方向にほぼ平行であり、前記酸化物トランジスタの酸化物活性層の延在方向と交差する。
任意選択で、本開示の実施形態では、前記第1の接続部は、前記第1のサブ接続部に電気的に接続された第2のサブ接続部をさらに含み、
前記第2のサブ接続部の延在方向は、前記酸化物トランジスタの酸化物活性層の延在方とほぼ平行である。
前記第2のサブ接続部の延在方向は、前記酸化物トランジスタの酸化物活性層の延在方とほぼ平行である。
任意選択で、本開示の実施形態では、前記ベース基板上の前記第2の接続部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影内に配置される。
任意選択で、本開示の実施形態では、前記サブピクセルは、初期化ラインをさらに含み、前記初期化トランジスタは、前記初期化ラインに電気的に接続され、前記初期化信号は、少なくとも前記第1のサブ接続部および第2の接続部によって前記駆動トランジスタのゲートへ送信される。
任意選択で、本開示の実施形態では、前記サブピクセルは、初期化ラインをさらに含み、前記初期化トランジスタは、前記初期化ラインに電気的に接続され、前記初期化信号は、少なくとも前記第1のサブ接続部および第2の接続部によって前記駆動トランジスタのゲートへ送信される。
任意選択で、本開示の実施形態では、前記第2の導電層は、記憶導電部をさらに含み、前記第3の導電層は、間隔を置いて配置された第1の電力線部をさらに含み、前記第1の電力線部は、前記記憶導電部に電気的に接続される。
任意選択で、本開示の実施形態では、前記ベース基板から離れた第3の導電層の側に配置された第4の導電層をさらに含み、前記第4の導電層は、第2の電力線部を含み、同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第2の電力線部に電気的に接続され、
ここで、同じ前記サブピクセルにおいて、前記ベース基板上の前記第2の電力線部の正投影は前記ベース基板上の前記第2の接続部の正投影を覆い、前記ベース基板上の前記第2の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の前記第2の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第2の方向の両側の縁を超える。
ここで、同じ前記サブピクセルにおいて、前記ベース基板上の前記第2の電力線部の正投影は前記ベース基板上の前記第2の接続部の正投影を覆い、前記ベース基板上の前記第2の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の前記第2の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第2の方向の両側の縁を超える。
任意選択で、本開示の実施形態では、前記第1の導電層は、間隔を置いて配置された複数の第3の走査線をさらに含み、前記第3の走査線は、前記第1の方向に沿って延在し、第2の方向に沿って配列され、
前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第3の走査線に電気的に接続され、
前記ベース基板上の前記第3の走査線の正投影と、前記ベース基板上の前記第2の電力線部の正投影とは、重なり合う領域を有する。
前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第3の走査線に電気的に接続され、
前記ベース基板上の前記第3の走査線の正投影と、前記ベース基板上の前記第2の電力線部の正投影とは、重なり合う領域を有する。
任意選択で、本開示の実施形態では、前記サブピクセルは、第1の発光制御トランジスタと、第2の発光制御トランジスタとをさらに含み、
前記シリコン半導体層は、前記第1の発光制御トランジスタのシリコン活性層と、前記第2の発光制御トランジスタのシリコン活性層とをさらに含み、
前記第1の導電層は、前記第1の発光制御トランジスタのゲートと、前記第2の発光制御トランジスタのゲートとをさらに含み、
同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第1の発光制御トランジスタの第1の電極に電気的に接続され、前記第1の発光制御トランジスタの第2の電極は、前記駆動トランジスタの第1の電極に電気的に接続され、前記第2の発光制御トランジスタの第1の電極は、前記駆動トランジスタの第2の電極に電気的に接続され、前記第2の発光制御トランジスタの第2の電極は、発光デバイスの第1の電極に電気的に接続される。
前記シリコン半導体層は、前記第1の発光制御トランジスタのシリコン活性層と、前記第2の発光制御トランジスタのシリコン活性層とをさらに含み、
前記第1の導電層は、前記第1の発光制御トランジスタのゲートと、前記第2の発光制御トランジスタのゲートとをさらに含み、
同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第1の発光制御トランジスタの第1の電極に電気的に接続され、前記第1の発光制御トランジスタの第2の電極は、前記駆動トランジスタの第1の電極に電気的に接続され、前記第2の発光制御トランジスタの第1の電極は、前記駆動トランジスタの第2の電極に電気的に接続され、前記第2の発光制御トランジスタの第2の電極は、発光デバイスの第1の電極に電気的に接続される。
任意選択で、本開示の実施形態では、前記第1の導電層は、間隔を置いて配置された複数の発光制御線をさらに含み、
同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
前記発光制御線は、前記第1の発光制御トランジスタのゲートおよび前記第2の発光制御トランジスタのゲートに電気的に接続される。
同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
前記発光制御線は、前記第1の発光制御トランジスタのゲートおよび前記第2の発光制御トランジスタのゲートに電気的に接続される。
任意選択で、本開示の実施形態では、前記ベース基板上の前記第2の電力線部の正投影と、前記ベース基板上の前記発光制御線の正投影とは、重なり合う領域を有する。
他方、本開示の実施形態はまた、本開示の実施形態によって提供される上記のディスプレイパネルを含むディスプレイデバイスを提供する。
他方、本開示の実施形態はまた、本開示の実施形態によって提供される上記のディスプレイパネルを含むディスプレイデバイスを提供する。
本開示の実施形態の目的、技術的解決策、および利点をより明確にするために、本開示の実施形態の技術的解決策は、本開示の実施形態の添付の図面と併せて明確かつ完全に説明される。明らかに、記載された実施形態は、すべての実施形態ではなく、本開示の実施形態の一部である。そして、矛盾がない場合、本開示の実施形態および実施形態の特徴は、互いに組み合わせることができる。本開示の記載された実施形態に基づいて、当業者によって創造的な労働なしに得られた他のすべての実施形態は、本開示の保護範囲内にある。
別段の定義がない限り、本開示で使用される技術用語または科学用語は、本開示が属する分野の通常のスキルを有する人々によって理解される通常の意味を有するものとする。本開示で使用される「第1」、「第2」および同様の単語は、順序、量、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。「含める」または「包括」および他の同様の単語は、単語の前に表示される要素またはアイテムが、単語の後にリストされる要素またはアイテムおよびそれらの同等物を覆うが、他の要素またはアイテムを除外しないことを意味する。「接続された」または「血族された」などの同様の単語は、物理的または機械的接続に限定されず、直接または間接を問わず、電気的接続を含む場合がある。
図面中の各図のサイズおよび形状は真の比率を反映しておらず、目的は本発明の内容を説明することのみであることに留意されたい。また、同一または類似の参照番号は、同一または類似の要素または同一または類似の機能を有する要素を示す。
図1に示されるように、本発明の実施形態によって提供されるディスプレイパネルは、ベース基板1000と、ベース基板1000の表示領域に配置された複数のピクセルユニットPXとを含み得る。前記ピクセルユニットPXは、複数のサブピクセルspxを含み得る。例示的に、図1および図2aに示されるように、複数のサブピクセルspxのうちの少なくとも1つのサブピクセルspxは、ピクセル駆動回路0121および発光デバイス0120を含み得る。ここで、ピクセル駆動回路0121は、トランジスタとコンデンサを有し、前記トランジスタと前記コンデンサとの相互作用により電気信号を生成し、生成された電気信号は、発光デバイス0120の第1の電極に入力される。さらに、対応する電圧が発光デバイス0120の第2の電極に印加されて、発光デバイス0120を駆動して発光させる。
図2aに示すように、ピクセル駆動回路0121は、駆動制御回路0122、第1の発光制御回路0123、第2の発光制御回路0124、電圧安定化回路0125、データ書き込み回路0126、記憶回路0127、および閾値補償回路0128およびリセット回路0129を含み得る。
駆動制御回路0122は、制御端子、第1の端子、および第2の端子を含み得る。そして、駆動制御回路0122は、発光デバイス0120を駆動して発光させるための駆動電流を発光デバイス0120に提供するように構成される。例えば、第1の発光制御回路0123は、駆動制御回路0122の第1の端子および第1の電圧端子VDDに接続されている。そして、第1の発光制御回路0123は、駆動制御回路0122と第1の電圧端子VDDとの間の接続のオンまたはオフを実現するように構成される。
第2の発光制御回路0124は、駆動制御回路0122の第2の端部および発光デバイス0120の第1の電極に電気的に接続されている。そして、第2の発光制御回路0124は、駆動制御回路0122と発光装置0120との間の接続間の接続のオンまたはオフを実現するように構成される。
第2の発光制御回路0124は、駆動制御回路0122の第2の端部および発光デバイス0120の第1の電極に電気的に接続されている。そして、第2の発光制御回路0124は、駆動制御回路0122と発光装置0120との間の接続間の接続のオンまたはオフを実現するように構成される。
電圧安定化回路0125は、駆動制御回路0122の制御端子、リセット回路0129、および閾値補償回路0128に電気的に接続され、電圧安定化回路0125は、駆動制御回路0122の制御端子およびリセット回路0129制御回路0122をオンにするように構成される。動制御回路0122の制御端子をリセットする。そして、電圧安定化回路0125は、駆動制御回路0122の制御端子および閾値補償回路0128をオンにして閾値補償を実行するように構成される。
データ書き込み回路0126は、駆動制御回路0122の第1の端子に電気的に接続されている。そして、第2の発光制御回路0124は、データラインVD上の信号を記憶回路0127に書き込むように構成される。
記憶回路0127は、駆動制御回路0122の制御端子および第1の電圧端子VDDに電気的に接続されている。そして、記憶回路0127は、データ信号を記憶するように構成される。
閾値補償回路0128は、電圧安定化回路0125の第2の端子および駆動制御回路0122に電気的に接続されている。そして、閾値補償回路0128は、駆動制御回路0122に対して閾値補償を実行するように構成される。
リセット回路0129はまた、発光デバイス0120の第1の電極に電気的に接続されている。そして、リセット回路0129は、発光デバイス0120の第1の電極をリセットし、初期化ラインVINITで送信された信号を電圧安定化回路0125に提供して、電圧安定化回路0125が駆動制御回路0122の制御端子およびリセット回路0129をオンにする場合、駆動制御回路0122の制御端子をリセットするように構成される。
ここで、発光デバイス0120は、OLEDおよびQLEDのうちの少なくとも1つなどのエレクトロルミネセントダイオードとして構成することができる。ここで、発光デバイス0120は、積み重ねられた第1の電極、発光機能層、および第2の電極を含み得る。例示的に、第1の電極はアノードであり得、第2の電極はカソードであり得る。発光機能層は、発光層を含み得る。さらに、発光機能層はまた、正孔注入層、正孔輸送層、発光層、電子輸送層、および電子注入層などのフィルム層を含み得る。もちろん、実際のアプリケーションでは、発光デバイス0120は、ここに限定されない実際のアプリケーション環境の要件に従って設計および決定することができる。
例示的に、図2aに示されるように、駆動制御回路0122は、駆動トランジスタT1を含み、駆動制御回路0122の制御端子は、駆動トランジスタT1のゲートを含み、駆動制御回路0122の第1の端子は、駆動トランジスタT1の第1の電極を含み。駆動制御回路0122の第2の端子は、駆動トランジスタT1の第2の電極を含む。
例示的に、図2aに示されるように、データ書き込み回路0126は、データ書き込みトランジスタT2を含む。記憶回路0127は、記憶コンデンサCSTを含む。閾値補償回路0128は、閾値補償トランジスタT3を含む。第1の発光制御回路0123は、第1の発光制御トランジスタT4を含む。第2の発光制御回路0124は、第2の発光制御トランジスタT5を含む。リセット回路0129は、初期化トランジスタT6および第2のリセットトランジスタT7を含む。電圧安定化回路0125は、酸化物トランジスタT8を含む。
例示的に、図2aに示されるように、データ書き込み回路0126は、データ書き込みトランジスタT2を含む。記憶回路0127は、記憶コンデンサCSTを含む。閾値補償回路0128は、閾値補償トランジスタT3を含む。第1の発光制御回路0123は、第1の発光制御トランジスタT4を含む。第2の発光制御回路0124は、第2の発光制御トランジスタT5を含む。リセット回路0129は、初期化トランジスタT6および第2のリセットトランジスタT7を含む。電圧安定化回路0125は、酸化物トランジスタT8を含む。
具体的には、データ書き込みトランジスタT2の第1の電極は、駆動トランジスタT1の第1の電極に電気的に接続され、データ書き込みトランジスタT2の第2の電極は、データ信号を受信するためにデータラインVDに電気的に接続されるように構成される。データ書き込みトランジスタT2のゲートは、信号を受信するために第3の走査線GA3に電気的に接続されるように構成される。
記憶コンデンサCSTの第1の電極は、第1の電源端子VDDに電気的に接続され、記憶コンデンサCSTの第2の電極は、駆動トランジスタT1のゲートに電気的に接続されている。
閾値補償トランジスタT3の第1の電極は、駆動トランジスタT1の第2の電極に電気的に接続されている。閾値補償トランジスタT3の第2の電極は、酸化物トランジスタT8の第1の電極に電気的に接続されている。閾値補償トランジスタT3のゲートは、信号を受信するために第3の走査線GA3に電気的に接続されるように構成される。
閾値補償トランジスタT3の第1の電極は、駆動トランジスタT1の第2の電極に電気的に接続され、閾値補償トランジスタT3の第2の電極は、酸化物トランジスタT8の第1の電極に電気的に接続される。補償トランジスタT3は、信号を受信するために第3の走査線GA3に電気的に接続されるように構成される。
閾値補償トランジスタT3の第1の電極は、駆動トランジスタT1の第2の電極に電気的に接続され、閾値補償トランジスタT3の第2の電極は、酸化物トランジスタT8の第1の電極に電気的に接続される。補償トランジスタT3は、信号を受信するために第3の走査線GA3に電気的に接続されるように構成される。
第2のリセットトランジスタT7の第1の電極は、リセット信号を受信するために初期化ラインVINITに電気的に接続されるように構成され、第2のリセットトランジスタT7の第2の電極は、発光デバイス0120の第1の電極に電気的に接続される。第2のリセットトランジスタT7のゲートは、信号を受信するために第4の走査線GA4に電気的に接続されるように構成される。
第1の発光制御トランジスタT4の第1の電極は、第1の電源端子VDDに電気的に接続され、第1の発光制御トランジスタT4の第2の電極は、駆動トランジスタT1の第1の電極に電気的に接続され、第1の発光制御トランジスタT4のゲートは、発光制御線EMに電気的に接続されて、発光制御信号を受信するように構成されている。
第2の発光制御トランジスタT5の第1の電極は、駆動トランジスタT1の第2の電極に電気的に接続され、第2の発光制御トランジスタT5の第2の電極は、発光デバイス0120の第1の電極に電気的に接続される。第2の発光制御トランジスタT5のゲートは、発光制御信号を受信するために、発光制御線EMと電気的に接続されるように構成される。
酸化物トランジスタT8の第2の電極は、駆動トランジスタT1のゲートに電気的に接続され、酸化物トランジスタT8のゲートは、信号を受信するために第1の走査線GA1に電気的に接続されるように構成される。
発光装置0120の第2の電極は、第2の電源端子VSSに電気的に接続されている。ここで、上記トランジスタの第1の電極および第2の電極は、本明細書に限定されない実際の用途に応じて、ソース電極またはドレイン電極として決定することができる。
例えば、第1の電源端子VDEDと第2の電源端子VSSの一方は高電圧端子であり、もう一方は低電圧端子である。例えば、図2aに示す実施形態では、第1の電源端子VDEDは、一定の第1の電圧を出力する電圧源であり、第1の電圧は正の電圧であり、第2の電源端子VSSは、一定の第2の電圧を出力する電圧源であり得る。第2の電圧は負の電圧などである。例えば、いくつかの例では、第2の電源端子VSSは接地され得る。
図2aに示されるピクセル駆動回路に対応するいくつかの信号タイミング図が図2bに示されている。表示時間の1フレームで、ピクセル駆動回路の動作プロセスには、T10ステージ、T20ステージ、およびT30ステージの3つのステージがある。ここで、ga1は第1走査線GA1で送信される信号を表し、ga2は第2走査線GA2で送信される信号を表し、ga3は第3走査線GA3で送信される信号を表し、ga4は第4走査線GA4で送信された信号を表す。emは、発光制御線EMで送信される信号を表す。
T10ステージでは、信号ga1が初期化トランジスタT6を制御し、信号ga2が酸化物トランジスタT8を制御してオンになるため、初期化ラインVINITで送信される信号を駆動トランジスタT1のゲートに供給して駆動トランジスタT1のゲートのリセットを実行することができる。信号ga4は、オンになる第2のリセットトランジスタT7がオンになるように制御して、初期化ラインVINITで送信される信号を発光デバイス0120の第1の電極に提供して、発光デバイス0120の第1の電極をリセットすることができる。また、このステージでは、信号ga3は、データ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオフにする。信号emは、第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオフにする。
T20ステージでは、信号ga3は、データ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオンにする。さらに、信号ga2は、オンになる酸化物トランジスタT8を制御するので、データラインVDで送信されるデータ信号は、駆動トランジスタT1のゲートを充電することができ、その結果、駆動トランジスタT1のゲートの電圧が、Vdata+Vthになるようにする。ここで、Vthは駆動トランジスタT1の閾値電圧を表し、Vdataはデータ信号の電圧を表す。さらに、このステージでは、信号ga1は初期化トランジスタT6を制御してオフにし、信号ga4は第2のリセットトランジスタT7を制御してオフにする。信号emは、オフになる第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオフにする。
T30ステージでは、信号emは、第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオンにする。ターンオンされた第1の発光制御トランジスタT4は、第1の電源端子VDEDの電圧Vvddを駆動トランジスタT1の第1の電極に提供し、その結果、駆動トランジスタT1の第1の電極の電圧はVvddである。駆動トランジスタT1は、そのゲート電圧Vdata+Vthおよび第1の電極電圧Vvddに従って駆動電流を生成する。当該駆動電流は、オンになっている第2の発光制御トランジスタT5を介して発光デバイス0120に提供され、発光デバイス0120を駆動して発光させる。さらに、このステージでは、信号ga1は初期化トランジスタT6を制御してオフにし、信号ga4は第2のリセットトランジスタT7を制御してオフにする。信号ga3は、データ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオフにする。信号ga2は、酸化物トランジスタT8をオフに制御する。
いくつかの例では、図2aに示されるピクセル駆動回路に対応する他の信号タイミング図が図2cに示されている。表示時間の1フレームで、ピクセル駆動回路の動作プロセスには、T10ステージ、T20ステージ、およびT30ステージの3つのステージがある。ここで、ga1は第1走査線GA1で送信される信号を表し、ga2は第2走査線GA2で送信される信号を表し、ga3は第3走査線GA3で送信される信号を表し、ga4は第4走査線GA4で送信された信号を表す。emは、発光制御線EMで送信される信号を表す。
T10ステージでは、信号ga4は、第2のリセットトランジスタT7を制御してオフにし、残りの動作プロセスは、上記の実施形態を参照することができ、ここでは繰り返されない。
T20ステージでは、信号ga4は、第2のリセットトランジスタT7をオンに制御して、初期化ラインVINITで送信される信号を発光デバイス0120の第1の電極に提供して、発光デバイス0120の第1の電極をリセットする。残りの動作プロセスは、ここでは繰り返されない上記の実施形態を参照することができる。
T30ステージでは、このステージの動作プロセスは、上記の実施形態を参照することができ、ここでは繰り返されない。
T30ステージでは、このステージの動作プロセスは、上記の実施形態を参照することができ、ここでは繰り返されない。
いくつかの例では、図2aに示されるピクセル駆動回路に対応する他のいくつかの信号タイミング図は、図2dに示される通りである。表示時間の1フレームで、ピクセル駆動回路の動作プロセスには、T10ステージ、T20ステージ、T30ステージ、T40ステージの3つのステージがある。ここで、ga1は第1走査線GA1で送信される信号を表し、ga2は第2走査線GA2で送信される信号を表し、ga3は第3走査線GA3で送信される信号を表し、ga4は第4走査線GA4で送信される信号を表す。 GA4。emは、発光制御線EMで送信される信号を表す。
T10ステージでは、信号ga4は、第2のリセットトランジスタT7を制御してオンにし、初期化ラインVINITで送信される信号を発光デバイス0120の第1の電極に提供して、発光デバイス0120の第1の電極をリセットする。また、このステージでは、信号ga1は初期化トランジスタT6を制御してオフにし、信号ga3はデータ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオフにする。信号emは、オフになる第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオフにする。信号ga2は、酸化物トランジスタT8をオフに制御する。
T20ステージでは、信号ga1が初期化トランジスタT6を制御してオンにし、信号ga2が酸化物トランジスタT8を制御してオンにするため、初期化ラインVINITで送信された信号を駆動トランジスタのゲートに供給して、駆動トランジスタT1のゲートをリセットするように極がリセットすることができるようにする。さらに、このステージでは、信号ga4は第2のリセットトランジスタT7を制御してオフにし、信号ga3はデータ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオフにする。信号emは、オフになる第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオフにする。
T30ステージでは、信号ga3は、データ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオンにする。さらに、信号ga2は、オンになる酸化物トランジスタT8を制御するので、データラインVDで送信されるデータ信号は、駆動トランジスタT1のゲートを充電することができ、その結果、駆動トランジスタT1のゲートの電圧がVdata+Vthになる。ここで、Vthは駆動トランジスタT1の閾値電圧を表し、Vdataはデータ信号の電圧を表す。さらに、このステージでは、信号ga1は初期化トランジスタT6を制御してオフにし、信号ga4は第2のリセットトランジスタT7を制御してオフにする。信号emは、オフになる第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオフにする。
T40ステージでは、信号emは、第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオンにする。ターンオンされた第1の発光制御トランジスタT4は、第1の電源端子VDEDの電圧Vvddを駆動トランジスタT1の第1の電極に提供し、その結果、駆動トランジスタT1の第1の電極の電圧はVvddである。駆動トランジスタT1は、そのゲート電圧Vdata + Vthおよび第1の電極電圧Vvddに従って駆動電流を生成する。当該駆動電流は、オンになっている第2の発光制御トランジスタT5を介して発光デバイス0120に提供され、発光デバイス0120を駆動して発光させる。さらに、このステージでは、信号ga1は初期化トランジスタT6を制御してオフにし、信号ga4は第2のリセットトランジスタT7を制御してオフにする。信号ga3は、データ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオフにする。信号ga2は、酸化物トランジスタT8をオフに制御する。
いくつかの例では、図2aに示されるピクセル駆動回路に対応する他のいくつかの信号タイミング図が図2eに示されている。表示時間の1フレームで、ピクセル駆動回路の動作プロセスには、T10ステージ、T20ステージ、T30ステージ、T40ステージの3つのステージがある。ここで、ga1は第1走査線GA1で送信される信号を表し、ga2は第2走査線GA2で送信される信号を表し、ga3は第3走査線GA3で送信される信号を表し、ga4は第4走査線GA4で送信される信号を表す。emは、発光制御線EMで送信される信号を表す。
T10段では、信号ga1が初期化トランジスタT6を制御してオンにし、信号ga2が酸化物トランジスタT8を制御してオンにすることにより、初期化ラインVINITで送信された信号を駆動トランジスタのゲートに提供することができる。それにより、駆動トランジスタT1のゲートをリセットすることができる。さらに、このステージでは、信号ga4は第2のリセットトランジスタT7を制御してオフにし、信号ga3はデータ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオフにする。信号emは、第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオフにする。
T20ステージでは、信号ga4は、第2のリセットトランジスタT7をオンに制御して、初期化ラインVINITで送信された信号を発光デバイス0120の第1の電極に提供して、発光デバイス0120の第1の電極をリセットする。また、このステージでは、信号ga1は初期化トランジスタT6を制御してオフにし、信号ga3はデータ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオフにする。信号emは、第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオフにする。
T30ステージでは、信号ga3は、データ書き込みトランジスタT2と閾値補償トランジスタT3の両方を制御してオンにする。さらに、信号ga2は、オンになる酸化物トランジスタT8を制御するので、データラインVDで送信されるデータ信号は、駆動トランジスタT1のゲートを充電することができ、その結果、駆動トランジスタT1のゲートの電圧はVdata+Vthになる。ここで、Vthは駆動トランジスタT1の閾値電圧を表し、Vdataはデータ信号の電圧を表す。さらに、このステージでは、信号ga1は初期化トランジスタT6を制御してオフにし、信号ga4は第2のリセットトランジスタT7を制御してオフにする。信号emは、第1の発光制御トランジスタT4と第2の発光制御トランジスタT5の両方を制御してオフにする。
本開示の実施形態では、サブピクセル内のピクセル駆動回路は、図2aに示される構造であるだけでなく、他の数のトランジスタを含む構造であってもよいことに留意されたい。本開示の実施形態では限定されない。
図3は、本開示のいくつかの実施形態によって提供されるピクセル駆動回路のレイアウト(Layout)構造の概略図である。図4aから4fは、本開示のいくつかの実施形態によって提供されるピクセル駆動回路の様々な層の概略図である。ここで、図3~図4fに示す例では、サブピクセルspxのピクセル駆動回路を例として取り上げている。図3~図4fはまた、ピクセル駆動回路0121の第1の走査線GA1、第2の走査線GA2、第3の走査線GA3、第4の走査線GA4、初期化ラインVINIT、発光制御線EM、データラインVD、および第1の電力線部Vddに電気的に接続された発光制御線を示している。ここで、第1の電源ライン部分Vddは、駆動電圧(すなわち、第1の電圧)を第1の電源端子VDDに入力するように構成されている。例示的に、複数のデータラインVDは、第1の方向F1に沿って配列され得る。
例示的に、図3、図4a、および図5aから図6に示されるように、当該ピクセル駆動回路0121のシリコン半導体層500が示されている。シリコン半導体層500は、アモルファスシリコンおよび低温ポリシリコン(Low Temperature Poly-Silicon,LTPS)材料をパターン化することによって形成することができる。シリコン半導体層500を使用して、前述の駆動トランジスタT1、データ書き込みトランジスタT2、閾値補償トランジスタT3、第1の発光制御トランジスタT4、第2の発光制御トランジスタT5、初期化トランジスタT6、およびを第2のリセットトランジスタT7のシリコン活性層作製することができる。また、各シリコン活性層は、第1の領域、第2の領域、および第1の領域と第2の領域との間に位置する第1のチャネル領域とを含み得る。例えば、図4aは、駆動トランジスタT1の第1のチャネル領域T1-A、データ書き込みトランジスタT2の第1のチャネル領域T2-A、閾値補償トランジスタT3の第1のチャネル領域T3-A、第1の発光制御トランジスタT4の第1のチャネル領域T4-A、第2の発光制御トランジスタT5の第1のチャネル領域T5-A、初期化トランジスタT6の第1のチャネル領域T6-A,第2のリセットトランジスタT7の第1のチャネル領域T7-Aを示している。上記の第1の領域および第2の領域は、導電性領域を形成するためにn型不純物またはp型不純物がドープされたシリコン半導体層500の領域であり得ることに留意されたい。したがって、第1の領域および第2の領域は、電気的接続のためのシリコン活性層のソース電極領域およびドレイン電極領域として使用することができる。
例示的に、図3および図4aに示されるように、初期化トランジスタT6のシリコン活性層は、第2の方向F2に沿ってほぼ直線に延在させることができる。例えば、初期化トランジスタT6のシリコン活性層の延在方向は、第2の方向F2にほぼ平行である。なお、実際の工程では、工程条件の制限等により、初期化トランジスタT6のシリコン活性層の延在方向が第2方向と完全に平行ではなく、多少のずれが生じる場合がある。したがって、上記の初期化トランジスタT6のシリコン活性層の延在方向は、第2の方向がほぼ並列条件を満たしている限り、これらはすべて本発明の保護範囲に属する。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
例示的に、図3および図4aに示されるように、閾値補償トランジスタT3のシリコン活性層は、第2の方向F2に沿ってほぼ直線に延在させることができる。例えば、閾値補償トランジスタT3のシリコン活性層の延在方向は、第2の方向F2にほぼ平行である。なお、実際の工程では、工程条件の制限等により、閾値補償トランジスタT3のシリコン活性層の延在方向が第2方向と完全に平行ではなく、多少のずれが生じる場合がある。したがって、上記閾値補償トランジスタT3のシリコン活性層の延在方向と第2方向がほぼ並列条件を満たしている限り、それらはすべて本発明の保護範囲内にある。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
例示的に、図5aおよび5bに示されるように、第1の絶縁層710は、上記のシリコン半導体層500を保護するために、上記のシリコン半導体層500上に形成される。図3、図4b、および図5aから図6に示されるように、当該ピクセル駆動回路0121の第1の導電層100が示されている。第1の導電層100は、シリコン半導体層500から絶縁されるように、ベース基板1000から離れた第1の絶縁層710の側に配置されている。第1の導電層100は、互いに間隔を置いて配置された複数の走査線、互いに間隔を置いて配置された複数の発光制御線EM、駆動トランジスタT1のゲートCC2a、データ書き込みトランジスタT2のゲートT2-G、閾値補償トランジスタT3のゲートT3-G、第1の発光制御トランジスタT4のゲートT4-G、第2の発光制御トランジスタT5のゲートT5-G、初期化トランジスタT6のゲートT6-G、第2のリセットトランジスタT7のゲートT7-G、および酸化物トランジスタT8の第1のゲートT8-G1を含み得る。例示的に、複数の走査線は、例えば、間隔を置いて配置された複数の第1の走査線GA1、複数の第2の走査線GA2、複数の第3の走査線GA3および複数の第4の走査線GA4を含み得る。例えば、サブピクセルの1つの行は、1つの第1の走査線GA1、1つの第2の走査線GA2、1つの第3の走査線GA3、1つの第4の走査線GA4、および1つの発光制御線EMに対応する。
例えば、図3~4bに示すように、データ書き込みトランジスタT2のゲートT2-Gは、第3の走査線GA3がシリコン半導体層500と重なる第1の部分であり得る。ベース基板1000上の第3の走査線GA3の正投影およびベース基板1000上の閾値補償トランジスタT3のシリコン活性層の第1のチャネル領域T3-Aの正投影は、第3の重なり合う領域を有し、第3の重なり合う領域に位置する走査線GA3の部分は、閾値補償トランジスタT3のゲートT3-Gと第3の走査線GA3との間のである。すなわち、閾値補償トランジスタT3のゲートT3-Gは、第3の走査線GA3がシリコン半導体層500と重なる第2の部分であり得る。ベース基板1000上の発光制御線EMの正投影と、第1の発光制御トランジスタT4のシリコン活性層の第1のチャネル領域T4-Aは、第4の重なり合う領域を有し、第4の重なり合う領域に位置する発光制御線EMの部分は、第1の発光制御トランジスタT4のゲートT4-Gである。即ち、第1の発光制御トランジスタT4のゲートT4-Gは、発光制御線EMと、シリコン半導体層500と重なる第1の部分である。ベース基板1000上の発光制御線EMの正投影と、第2の発光制御トランジスタT5のシリコン活性層の第1のチャネル領域T5-Aは、第5の重なり合う領域を有し、第5の重なり合う領域に位置する発光制御線EMの部分は、第2の発光制御トランジスタT5のゲートT5-Gであり、即ち、第2の発光制御トランジスタT5のゲートT5-Gは、発光制御線EMとシリコン半導体層500と重なる第2の部分である。
さらに、ベース基板1000上の第1の走査線GA1の正投影と、ベース基板1000上の初期化トランジスタT6のシリコン活性層の第1のチャネル領域T6-Aの正投影は、第1の重なり合う領域を有する。第1の重なり合う領域に位置する第1の走査線GA1の部分は、初期化トランジスタT6のゲートT6-Gである。すなわち、初期化トランジスタT6のゲートT6-Gは、第1の走査線GA1とシリコン半導体層500と重なる第1の部分であり、第2のリセットトランジスタT7のゲートT7-Gは、第4の走査線GA4とシリコン半導体層500と重なる第1の部分である。酸化物トランジスタT8の第1のゲートT8-G1は、第2の走査線GA2とシリコン半導体層500と重なる第1の部分である。また、駆動トランジスタT1のゲートCC2aは、記憶コンデンサCSTの電極板として設定することができる。駆動トランジスタT1のゲートCC2aと記憶コンデンサCSTの1つの電極板が一体となっているとも言える。さらに、ベース基板1000上の第2の走査線GA2の正投影およびベース基板1000上の酸化物トランジスタT8の酸化物活性層の第2のチャネル領域T8-Aの正投影は、第2の重なり合う領域を有する。そして、第2の重なり合う領域に位置する第2の走査線GA2の部分は、酸化物トランジスタT8-Aのゲートである。
例示的に、図3および図4bに示されるように、第1の走査線GA1、第2の走査線GA2、第3の走査線GA3、発光制御線EM、および第4の走査線GA4は、第1の方向F1に沿って延びる。また、第1走査線GA1、第2走査線GA2、第3走査線GA3、発光制御線EM、第4走査線GA4は、第2方向F2に沿って配列されている。ここで、同じサブピクセルにおいて、ベース基板1000上の第2の走査線GA2の正投影は、ベース基板1000上の第1の走査線GA1の正投影とベース基板1000上の第3の走査線GA3の正投影との間に位置する。ベース基板1000上の。ベース基板1000上の第3の走査線GA3の正投影は、ベース基板1000上の第2の走査線GA2の正投影と、ベース基板1000上の発光制御線EMの正投影との間に位置する。ベース基板1000上の第4の走査線GA4の正投影は、ベース基板1000上の第3の走査線GA3の正投影から離れたベース基板1000上の発光制御線EMの正投影の側に配置されている。さらに、同じサブピクセルにおいて、ベース基板1000上の酸化物トランジスタT8の酸化物活性層の正投影は、ベース基板1000上の第1の走査線GA1と第3の走査線GA3の正投影の間に位置する。およびベース基板1000上の第2の走査線GA2の正投影と、ベース基板1000上の閾値補償トランジスタT3のシリコン活性層の正投影およびベース基板1000上の初期化トランジスタT6のシリコン活性層の正投影は、それぞれ重ならない。もちろん、ベース基板1000上の第2の走査線GA2の正投影と、ベース基板1000上の閾値補償トランジスタT3のシリコン活性層の第1の領域の正投影も重なる可能性がある。ベース基板1000上の第2の走査線GA2の正投影を、ベース基板1000上の初期化トランジスタT6のシリコン活性層の第2の領域の正投影と重ならせることも可能である。もちろん、これらの設定方法は、実際のアプリケーション要件に応じて設計および決定することができ、ここに限定されるものではない。
例示的に、図3および4bに示されるように、同じサブピクセルにおいて、ベース基板1000上の放射制御線EMの正投影は、ベース基板1000上の第2の走査線GA2の正投影から離れたベース基板1000上の第3の走査線GA3の正投影の側に配置される。ベース基板1000上の第4の走査線GA3の正投影は、ベース基板1000上の第2の走査線GA2の正投影から離れたベース基板1000上の発光制御線EMの正投影の側に配置される。ベース基板1000上の駆動トランジスタT1のシリコン活性層とゲートの正投影は両方とも、ベース基板1000上の発光制御線EMの正投影と、第3の走査線GA2の正投影の間に配置される。
例示的に、図3および図4bに示されるように、第2の方向F2において、ベース基板1000上の駆動トランジスタT1のゲートCC2aの正投影は、ベース基板1000上の第3の走査線GA3の正投影とベース基板1000上の発光制御線EMの正投影との間に配置される。そして、第2の方向F2において、データ書き込みトランジスタT2のゲートT2-G、閾値補償トランジスタT3のゲートT3-G、初期化トランジスタT6のゲートT6-Gおよび酸化物トランジスタT8の第1のゲートT8-G1はすべて、発光制御線EMから離れた駆動トランジスタT1のゲート側に配置され、また、第2のリセットトランジスタT7のゲートT7-G、第1の発光制御トランジスタT4のゲートT4-Gおよび第2の発光制御トランジスタT5のゲートT5-Gはすべて、第1の走査線GA1から離れた駆動トランジスタT1のゲートの側に配置されている。
例えば、いくつかの実施形態では、図3および4bに示されるように、第1の方向F1において、データ書き込みトランジスタT2のゲートT2-Gおよび第1の発光制御トランジスタT4のゲートT4-Gは両方とも駆動トランジスタT1のゲートの第3側に配置されている。閾値補償トランジスタT3のゲートT3-G、第2の発光制御トランジスタT5のゲートT5-G、初期化トランジスタT6のゲートT6-Gおよび第2のリセットトランジスタT7のゲートT7-Gはすべて、駆動トランジスタT1のゲートの第4の側に配置されている。ここで、駆動トランジスタT1のゲートの第3の側と第4の側は、駆動トランジスタT1のゲートの第1方向F1の反対側である。また、酸化物トランジスタT8の第1のゲートT8-G1と駆動トランジスタT1のゲートは、第1方向F1に沿って直線状に配列されている。例えば、酸化物トランジスタT8の第1のゲートT8-G1の中心および駆動トランジスタT1のゲートの中心は、第1の方向F1に沿って直線上に配列されている。
例示的に、図5aおよび5bに示されるように、第2の絶縁層720は、上記の第1の導電層100を保護するために、上記の第1の導電層100上に形成される。図3、図4c、および図5a-図6に示すように、当該ピクセル駆動回路0121の酸化物半導体層600が示されている。酸化物半導体層600は、ベース基板1000から離れた第2の絶縁層720の側に配置されている。ここで、酸化物半導体層600は、酸化物半導体材料をパターン化することによって形成することができる。例示的に、酸化物半導体材料は、例えば、インジウムガリウム亜鉛酸化物(Indium Gallium Zinc Oxide,IGZO)であり得る。
また、酸化物半導体層600は、酸化物トランジスタT8の酸化物活性層を含み得る。ここで、酸化物活性層は、第3の領域、第4の領域、および第3の領域と第4の領域との間に位置する第2のチャネル領域T8-Aとを有する。例えば、図4cは、酸化物トランジスタT8の第2のチャネル領域T8~Aを示している。上記の第3の領域および第4の領域は、導電性領域を形成するための、n型不純物またはP型不純物がドープされた酸化物半導体層600の領域であり得ることに留意されたい。したがって、第3の領域および第4の領域は、電気的接続のための酸化物活性層のソース電極領域およびドレイン電極領域として使用することができる。
例示的に、図3および4cに示されるように、酸化物トランジスタT8の酸化物活性層は、第2の方向F2に沿ってほぼ直線に延びる。例えば、酸化物トランジスタT8の酸化物活性層の延在方向は、第2の方向F2にほぼ平行である。なお、実際の工程では、工程条件の制限等により、酸化物トランジスタT8の酸化物活性層の延在方向が第2方向と完全に平行ではなく、多少のずれが生じる場合がある。したがって、上記の酸化材料トランジスタT8の酸化物活性層の延在方向および第2の方向は、ほぼ並列条件を満たす必要があるだけであり、両方とも本発明の保護範囲内にある。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
例示的に、図3、図4d、および図5aから図6に示されるように、同じサブピクセルにおいて、ベース基板1000上の補助走査線FGAの正投影およびベース上の第2の走査線GA2の正投影は、重なる。および同じサブピクセル内の補助走査線FGAおよび第2の走査線GA2が電気的に接続されている。
例示的に、同じサブピクセル内の補助走査線FGAおよび第2の走査線GA2は、ビアホールを介して有効表示領域の縁で電気的に接続され得る例えば、ビアホールを介して有効表示領域で電気的に接続され得る。
例示的に、図5aおよび5bに示されるように、第4の絶縁層740が、上記の第2の導電層200上に形成されて、上記の第2の導電層200を保護する。図3、図4e、および図5a~図6に示すように、当該ピクセル駆動回路0121の第3の導電層300が示されている。第3の導電層300は、ベース基板1000から離れた第4の絶縁層740の側に配置されている。第3の導電層300は、間隔を置いて配置された複数のデータラインVD、複数の第1の電力線部Vdd、複数の第1の接続部310、複数の第2の接続部320、複数の第3の接続部330および複数の第4の接続部340を含みえる。ここで、データラインVD、第1の電力線部Vdd、第1の接続部310、第2の接続部320、第3の接続部330、および第4の接続部340は、互いに間隔を置いて配置されている。
例示的に、図3、図4e、および図5aから図6に示されるように、データラインVDおよび第1の電力線部Vddは、第1の方向に沿って配列され、データラインVDおよび第1の電力線は、第1の方向に沿って延在される。1つのサブピクセルに、1つの第1の接続部310、1つの第2の接続部320、第3の接続部330、および1つの第4の接続部340が提供される。例えば、サブピクセルの1つの列は、1つの第1の電力線部Vddに対応し、サブピクセルの1つの列は、1つのデータ線VDに対応する。さらに、同じサブピクセルにおいて、ベース基板1000上の第1の電力線部Vddの正投影は、ベース基板1000上のデータラインVDの正投影とベース基板1000上の第2の接続部320の正投影との間に位置する。そして、サブピクセルの同じ列において、ベース基板1000上の初期化トランジスタT6のシリコン活性層の正投影および閾値補償トランジスタT3のシリコン活性層の正投影は、両方とも、ベース基板1000上のデータラインVDの正投影から離れたベース基板1000上の酸化物トランジスタT8の酸化物活性層の正投影の側に配置されている。例えば、ベース基板1000上の初期化トランジスタT6のシリコン活性層の正投影は、第1の正投影であり、ベース基板1000上の閾値補償トランジスタT3のシリコン活性層の正投影は第2の正投影である。ベース基板1000上の酸化物トランジスタT8の酸化物活性層の正投影は第3の正投影であり、ベース基板1000上のデータラインVDの正投影は第4の正投影である。第1の正投影は、第4の正投影から離れた第3の正投影側に配置されている。第2の正投影も第4の正投影から離れた第3の正投影側に配置されている。このようにして、第1の正投影と第2の正投影は、第4の正投影から離れた第3の正投影の側に配置することができる。
例示的に、図5aおよび5bに示されるように、第5の絶縁層750が、上記の第3の導電層300を保護するために、上記の第3の導電層300上に形成される。図3、図4f、および図5a~図6に示すように、当該ピクセル駆動回路0121の第4の導電層400が示されている。第4の導電層400は、ベース基板1000から離れた第5の絶縁層750の側に配置されている。第4の導電層400は、互いに間隔を置いて配置された複数の初期化ラインVINIT、互いに間隔を置いて配置された複数の第2の電力線部410、および複数の転写部420を含み得る。ここで、初期化ラインVINIT、第2電力線部410、転写部420は、互いに間隔を置いて配置されている。ここで、1つのサブピクセルは、第2の電力線部410および転写部420を備えている。サブピクセルの1行は、1つの初期化ラインVINITに対応する。例示的に、同じサブピクセルにおいて、ベース基板1000上の初期化ラインVINITの正投影は、ベース基板の側面1000上の第2の走査線GA2の正投影のから離れたベース基板1000上の第1の走査線GA1の正投影側に位置する。
図5aは、AA’方向に沿った図3に示したレイアウト構造の概略断面図である。図5bは、BB’方向に沿った図3に示すレイアウト構造の概略断面図である。図5cは、CC’方向に沿った図3に示されるレイアウト構造の概略断面図である。図5dは、図3に示される概略レイアウト構造の概略部分断面構造図である。図6は、本発明の実施形態におけるサブピクセルの2行2列のピクセル駆動回路のレイアウト構造の概略図である。ここで、図5dは、ピクセル駆動回路0121における酸化物トランジスタT8および第2の発光制御トランジスタT5のみを示している。
図5a~図6に示すように、第1のバッファ層810は、シリコン半導体層500とベース基板1000との間に設けられ、第1の絶縁層710は、シリコン半導体層500と第1の導電層100との間に設けられ、第2の絶縁層720は、第1の導電層100と酸化物半導体層600との間に提供され、第3の絶縁層730は、酸化物半導体層600と第2の導電層200との間に設けられ、第4の絶縁層740は、第2の導電層200と第3の導電層300との間に設けられ、第5の絶縁層750は、第3の導電層300と第4の導電層400との間に設けられている。さらに、第1の平坦化層760は、ベース基板1000から離れた第4の導電層400の側に設けられ、第1の電極層は、ベース基板1000から離れた第1の平坦化層760の側に設けられる。ピクセル定義層770、発光機能層781、および第2の電極層782は、ベース基板1000から離れた第1の電極層の側に順次配置される。ここで、第1の電極層は、互いに間隔を置いて配置された複数の第1の電極783を含み得る。さらに、第1の電極783は、第1の平坦化層760を貫通するビアホールを介して転写部420に電気的に接続されている。図5aおよび図5bは、第1の平坦化層760を貫通するビアホールを示さないことに留意されたい。
例示的に、上記の絶縁層は、本明細書に限定されない有機材料または無機材料(SiOx、SiNxなど)であり得る。
例示的に、図5dに示されるように、第1のバッファ層810は、積み重ねられた第1のサブバッファ層811、第2のサブバッファ層812、および第3のサブバッファ層813を含み得る。ここで、第1のサブバッファ層811は、ベース基板1000と第2のサブバッファ層812との間に配置され、第3のサブバッファ層813は、第2のサブバッファ層812とシリコン半導体層500との間に配置される。例示的に、第1のサブバッファ層811、第2のサブバッファ層812、および第3のサブバッファ層813のうちの少なくとも1つは、無機材料として構成され得るか、または有機材料として構成され得る。例えば、第1のサブバッファ層811は、ポリイミド(Polyimide,PI)などの有機材料として構成され得、第2のサブバッファ層812および第3のサブバッファ層813は、SiOx、SiNxなどのような無機材料として構成され得る。
例示的に、図5dに示されるように、第2の絶縁層720は、積み重ねられた第2のサブ絶縁層721および第2のバッファ層722を含み得る。第2のサブ絶縁層721は、第1の導電層100と第2のバッファ層722との間に配置され、第2のバッファ層722は、第2のサブ絶縁層721と酸化物半導体層600との間に配置される。例示的に、第2のサブ絶縁層721は、窒化ケイ素、酸化ケイ素、および窒化ケイ素などの無機材料から作製され得、特定の実施において使用され得る。第2の緩衝層722は、窒化ケイ素、酸化ケイ素などの無機材料として構成することができ、酸化ケイ素を特定の実施において使用することができる。
例示的に、図5dに示されるように、第5の絶縁層750は、積み重ねられたパッシベーション層(Passivation,PVX)751および第2の平坦化層752を含み得、ここで、パッシベーション層752は、第3の導電層300と第2の平坦化層752との間に配置される。第2の平坦化層752は、パッシベーション層752と第4の導電層400との間に配置される。例示的に、パッシベーション層751の材料は、酸化ケイ素、窒化ケイ素などの無機材料であり得、第2の平坦化層752は、有機材料であり得る。
例示的に、サブピクセルspxには第1の接続用スルーホール511、512、513、514、515および516が含まれる。サブピクセルspxには第2の接続用スルーホール521が含まれる。サブピクセルspxには第3の接続用スルーホール531および532が含まれる。サブピクセルspxには第4の接続用スルーホール541が含まれる。サブピクセルspxには第5の接続用スルーホール551、552および553が含まれる。ここで、第1の接続用スルーホール511、512、513、514、515および516は、第1の絶縁層710、第2の絶縁層720、第3の絶縁層730および第4の絶縁層740を貫通する。第2の接続用スルーホール521は、第2の絶縁層720、第3の絶縁層730および第4の絶縁層740を貫通する。第3の接続用スルーホール531および532は、第3の絶縁層730および第4の絶縁層740を貫通する。第4の接続用スルーホール541は、第4の絶縁層740を貫通する。第5の接続用スルーホール551、552および553は、第5の絶縁層750を貫通する。また、上記の接続用スルーホールは間隔を置いて配置されている。例示的に、第3の接続用スルーホール531を第1のビアホールとし、第1の接続用スルーホール513を第2のビアホールとし、第1の接続用スルーホール512を第3のビアホールとして機能する。
少なくとも1つの第5の接続用スルーホール551、例示的に、サブピクセルにおける第1の接続用スルーホール511、512、513、514、515および516は、それぞれ1つ、または2つ以上がそれぞれ設けられ得る。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
例示的に、サブピクセルの第2の接続用スルーホール521が、1つ、または2つ以上が設けられ得る。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
例示的に、サブピクセル内の第3の接続用スルーホール531および532は、それぞれ1つを備えていてもよく、または2つ以上をそれぞれ備えていてもよい。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
例示的に、サブピクセルの第4の接続用スルーホール541は、それぞれ1つ、または2つ以上がそれぞれ設けられ得る。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
例示的に、サブピクセルの第4の接続用スルーホール541は、それぞれ1つ、または2つ以上がそれぞれ設けられ得る。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
例示的に、サブピクセルの第5の接続用スルーホール551、552および553は、それぞれ1つ、または2つ以上がそれぞれ設けられ得る。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
なお、各サブピクセルspxにおけるトランジスタの位置配列関係は、図3~図4fに示す例に限定されるものではなく、上記トランジスタの位置は、実際のアプリケーション要件に応じて具体的に設定することができる。
第1の方向F1はサブピクセルの行方向であり得、第2の方向F2はサブピクセルの列方向であり得ることに留意されたい。あるいは、第1の方向F1はまた、サブピクセルの列方向であり得、第2の方向F2は、サブピクセルの行方向であり得る。実際のアプリケーションでは、実際のアプリケーション要件に従って設定でき、ここに限定されない。
具体的な実施において、本発明の実施形態では、図3~図6に示すように、初期化トランジスタT6のシリコン活性層の第1の領域T6~Sは、初期化トランジスタT6の第1の電極として機能し、初期化トランジスタT6のシリコン活性層の第2の領域T6-Dは、初期化トランジスタT6の第2の電極として機能する。酸化物トランジスタT8の酸化物活性層の第3の領域T8-Sは、酸化物トランジスタT8の第1の電極として機能し、酸化物トランジスタT8の酸化物活性層の第4の領域T8-Sは、酸化物トランジスタT8の第2の電極として機能する。さらに、同じサブピクセルにおいて、初期化トランジスタT6のシリコン活性層の第2の領域T6-Dは、酸化物トランジスタT8の酸化物活性層の第3の領域T8-Sに電気的に接続されており、酸化物トランジスタT8活性層の第4の領域T8~Dは、駆動トランジスタT1のゲートに電気的に接続されている。このようにして、駆動トランジスタのゲートと初期化トランジスタT6のシリコン活性層の第2の領域T6-Dとの間に酸化物活性層を設けることができ、駆動トランジスタのゲートを初期化トランジスタT6のシリコン活性層の第2の領域T6-Dとの間の信号流路は、酸化物活性層を通って流れる。金属酸化物半導体材料を活性層として使用するトランジスタの漏れ電流は小さいので、酸化物トランジスタT8のオフ状態電流は小さいか、あるいは無視できる。したがって、駆動トランジスタのゲート電圧に対する漏れ電流の影響を低減することができ、駆動トランジスタのゲート電圧の安定性を改善することができる。
特定の実施において、本発明の実施形態では、図3から図6に示されるように、閾値補償トランジスタT3のシリコン活性層の第1の領域T3-Sは、閾値の第1の電極として機能する。閾値補償トランジスタT3のシリコン活性層の第2の領域T3-Dは閾値補償トランジスタT3の第2の電極として機能する。駆動トランジスタT1-Dのシリコン活性層の第1の領域T1-Sは、駆動トランジスタT1の第1の電極として機能する。駆動トランジスタT1-Dのシリコン活性層の第2の領域T1-Dは、駆動トランジスタT1の第2の電極として機能する。さらに、同じサブピクセルにおいて、閾値補償トランジスタT3のシリコン活性層の第2の領域T3-Dは、酸化物トランジスタT8の酸化物活性層の第3の領域T8-Sに電気的に接続されている。閾値補償トランジスタT3のシリコン活性層の第1の領域T3-Sは、駆動トランジスタT1-Dのシリコン活性層の第2の領域T1-Dに電気的に接続されている。このようにして、駆動トランジスタのゲートと閾値補償トランジスタT3のシリコン活性層の第2の領域T3~Dとの間に酸化物活性層を設けることができるので、駆動トランジスタのゲートと閾値補償トランジスタT3のシリコン活性層の第2の領域T3-Dとの間の信号流路は、酸化物活性層を通って流れる。金属酸化物半導体材料を活性層として使用するトランジスタの漏れ電流は小さいので、酸化物トランジスタT8のオフ状態電流は小さいか、あるいは無視できる。したがって、駆動トランジスタのゲート電圧に対する漏れ電流の影響を低減することができ、駆動トランジスタのゲート電圧の安定性を改善することができる。
特定の実施において、本発明の実施形態では、図3、図4e、および図5aから図6に示されるように、第1の接続部310は、互いに電気的に接続された第1のサブ接続部311および第2のサブ接続部312を含み得る。ここで、第1のサブ接続部311の第1の端子は、第1のビアホール(即ち、第3の接続用スルーホール531)を介して酸化物トランジスタT8の酸化物活性層の第3の領域T8-Sに電気的に接続されている。第1のサブ接続部311の第2の端子は、第2のビアホール(即ち、第1の接続用スルーホール513)を介して初期化トランジスタT6のシリコン活性層の第2の領域T6-Dに電気的に接続されている。第2のサブ接続部312の第1の端子は、第3のビアホール(即ち、第1の接続用スルーホール512)を介して閾値補償トランジスタT3のシリコン活性層の第2の領域T3-Dに電気的に接続されている。第2のサブ接続部312の第2の端子は、第1のサブ接続部に接続されている。
特定の実施において、本発明の実施形態では、図3および図4eに示されるように、第1のサブ接続部311は、第1の方向に延長され得る。例えば、第1のサブ接続部311は、第1の方向に沿って直線的に延在させることができる。すなわち、第1のサブ接続部311の伸展方向は、第1の方向F1とほぼ平行にすることができる。なお、実際の工程では、工程条件の制約等により、第1サブ接続部311の延在方向が第1方向F1と完全に平行ではなく、多少のずれが生じる場合がある。第1のサブ接続部311の延長方向と第1の方向F1がほぼ平行条件を満たしている限り、それらはすべて本発明の保護範囲に属する。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
特定の実施において、本発明の実施形態では、図3および図4eに示されるように、第2のサブ接続部312は、第2の方向F2に延在され得る。例えば、第2のサブ接続部312は、第2の方向F2に沿って直線的に延在させることができる。すなわち、第2のサブ接続部312の延在方向は、第2の方向F2にほぼ平行にすることができる。なお、実際の工程では、工程条件の制約等により、第2副接続部312の延長方向を第2方向F2と完全に平行にすることができず、多少のずれが生じる場合がある。上記第2の副接続部312の延在方向と第2の方向F2がほぼ平行条件を満たしている限り、これらは両方とも本発明の保護範囲に属する。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
特定の実施において、本発明の実施形態では、図3に示されるように、ベース基板1000上の第1の接続部310の正投影の形状もまた、ほぼT字形であり得る。あるいは、第3の接続用スルー531は、第1のスルーホールとして機能し、第1の接続用スルーホール513は、第2のビアホールとして機能し、第1の接続用スルーホール512は第3のビアホールとして機能する。同じサブピクセルにおいて、第1のビアホール、第2のビアホール、および第3のビアホールは、ほぼ三角形の形状に配列され得る。さらに、同じサブピクセルにおいて、第1のビアホールおよび第2のビアホールは、ほぼ、第1の方向F1に沿って直線上に延びる。第1のビアホールと第2のビアホールが配置されている直線上の第3のビアホールの正投影は、第2のビアホールの近くにある。実際の工程では、工程条件または他の要因の制限により、ベース基板1000上の第1の接続部310の正投影の形状は完全にT字型ではなく、第1のビアおよびホール第2のビアホールは、第1の方向F1に沿って完全に直線に延在しないため、多少のずれが生じる可能性がある。したがって、上記の方法がほぼ平行条件を満たしている限り、本発明の保護範囲に属する。たとえば、上記の方法は許容範囲内で許可される場合がある。
特定の実施において、本発明の実施形態では、図3に示されるように、サブピクセルの同じ行において、ベース基板1000上の第1のサブ接続部311の正投影は、ベース基板1000上の第1の走査線GA1の正投影とベース基板1000上の第2の走査線GA2の正投影との間に配置され、ベース基板1000上の第2のサブ接続部312の正投影と、ベース基板1000上の第2の走査線GA2の正投影は、重なり合う領域を有する。例示的に、同じ行のサブピクセルにおいて、ベース基板1000上の第1のビアホール(即ち、第3の接続用スルーホール531)の正投影とベース基板1000上の第2のビアホール(即ち、第1の接続用スルーホール513)の正投影は、第1方向F1に沿ってほぼ直線上に配置される。
具体的な実施において、本発明の実施形態では、図3、図4d、および図5aから図6に示されるように、第1の発光制御トランジスタT4のシリコン活性層の第1の領域T4-Sは、第1の発光制御トランジスタT4の第1の電極として機能し、第1の発光制御トランジスタT4のシリコン活性層の第2の領域T4-Dは第1の発光制御トランジスタT4の第2の電極として機能し、第2の発光制御トランジスタT5のシリコン活性層の第1の領域T4-Sは、第2の発光制御トランジスタT5の第1の電極として機能し、第2の発光制御トランジスタT5のシリコン活性層の第2の領域T4-Dは、第2の発光制御トランジスタT5の第2の電極として機能する。例示的に、第1の発光制御トランジスタT4のシリコン活性層の第2の領域T4-Dは駆動トランジスタT1のシリコン活性層の第1の領域T1-Sに電気的に接続されている。第2の発光制御トランジスタT5のシリコン活性層の第1の領域T5-Sは、駆動トランジスタT1のシリコン活性層の第2の領域T1-Dに電気的に接続されている。第2の発光制御トランジスタT5のシリコン活性層の第2の領域T5-Dは、第5のビアホールを介して発光デバイスの第1の電極に電気的に接続されている。
特定の実施において、本発明の実施形態では、図3~図6に示されるように、第2の接続部320は、第1の導電部321および第1の本体部322を含み得、ここで、第1の導電部321は、第6のビアホール(即ち、第3の接続用スルーホール532)を介して酸化物トランジスタT8の酸化物活性層の第4の領域T8-Dに電気的に接続されている。また、ベース基板1000上の第1の導電部321の正投影は、ベース基板1000上の第3の走査線GA3の正投影およびベース基板1000上の酸化物トランジスタT8の酸化物活性層の第4の領域T8-Dの正投影それぞれと重なり合う領域を有する。さらに、ベース基板1000上の第1の本体部322の正投影は、ベース基板1000上の駆動トランジスタT1のゲートの正投影と重なり合う領域を有し、ベース基板1000上の第1の本体部322の正投影は、ベース基板1000上の第3の走査線GA3の正投影は重ならない。
特定の実施において、本発明の実施形態では、図3から図6に示されるように、同じサブピクセルにおいて、ベース基板1000上の第1の本体部322の正投影とベース基板1000上の第2の発光制御トランジスタT5の第1の領域T5-Sの正投影は、少なくとも部分的に重ならない。例示的に、ベース基板1000上の第1の本体部322の正投影と、ベース基板1000上の第2の発光制御トランジスタT5の第1の領域T5-Sの正投影は、正接であり得る。また、ベース基板1000上の第1の本体部322の正投影と、ベース基板1000上の第2の発光制御トランジスタT5の第1の領域T5-Sの正投影とが重ならないことも可能である。もちろん、本開示はこれを含むがこれに限定されない。
特定の実施において、本発明の実施形態では、図3から図6に示されるように、同じサブピクセルにおいて、ベース基板1000上の第1の本体部322の正投影と、ベース基板1000上の発光制御線EMの正投影は、正接であり、ベース基板1000上の第1の本体部322の正投影は、ベース基板1000上の第1の電力線部Vddの正投影に近く、およびベース基板1000上の第1の本体部322の正投影は、ベース基板1000上の第3の走査線GA3の正投影に近い。
特定の実施において、本発明の実施形態では、図3から図6に示されるように、同じサブピクセルにおいて、ベース基板1000上の記憶導電部CC1aの正投影は、それぞれ、ベース基板1000上の駆動トランジスタT1のゲートの正投影およびベース基板1000上の第1の本体部322の正投影を覆う。且つ、ベース基板1000上の記憶導電部CC1aの正投影と、ベース基板1000上の第7のビアホール(即ち、第2の接続用スルーホール521)の正投影は重ならない。および、ベース基板1000上の記憶導電部CC1aの正投影と、ベース基板1000上の第3の走査線GA3の正投影は重ならない。
特定の実施において、本発明の実施形態では、図3から図6に示されるように、同じサブピクセルにおいて、ベース基板1000上の記憶導電部CC1aの正投影と、ベース基板1000上の第1の電力線部Vddの正投影は、重なり合う領域を有し、ベース基板1000上の記憶導電部CC1aの正投影とベース基板1000上のデータラインVDの正投影とは重ならない。これにより、データラインVDで送信された信号が記憶導電部CC1aの信号に干渉するのを防ぐことができる。また、第1の電力線部Vddは固定電圧を伝達するため、ベース基板1000上の記憶導電部CC1aの正投影と、ベース基板1000上の第1の電力線部Vddの正投影とは、重なり合う領域を有する。記憶導電部CC1aの領域を拡大することで、信号干渉を減らすこともできる。
具体的な実施において、本発明の実施形態では、図3から図6に示されるように、同じサブピクセルにおいて、ベース基板1000上の第8のビアホール(即ち、第4の接続用スルーホール541)、第4のビアホール(即ち、第1の接続用スルーホール515)および第5のビアホール(即ち、第1の接続用スルーホール516)の正投影は、すべてベース基板1000上の発光制御線EMの正投影とベース基板1000上の第4の走査線GA4の正投影との間に位置する。
具体的な実施において、本発明の実施形態では、図3から図6に示されるように、サブピクセルの同じ行において、ベース基板1000上の第8のビアホール(即ち、第4の接続用スルーホール541)、第4のビアホール(即ち、第1の接続用スルーホール515)および第5のビアホール(即ち、第1の接続用スルーホール516)の正投影は、ほぼ第1の方向F1に沿って同じ直線上に配置される。
具体的な実施において、本発明の実施形態では、図3~図6に示すように、第2の電源コード部分410は、互いに電気的に接続された第2の導電部411および第2の本体部412を含み得る。ここで、第2の導電部411は、少なくとも1つの第5の接続用スルーホール551を介して第1の電力線部Vddに電気的に接続されている。また、ベース基板1000上の第2の本体部412の正投影は、ベース基板1000上の第1の本体部322の正投影を覆う。このようにして、同じサブピクセル内の第2の電力線部を、記憶導電部CC1aに電気的に接続することができる。
特定の実施において、本発明の実施形態では、図3~図6に示されるように、サブピクセルは、第10のビアホール(即ち、第5の接続用スルーホール551)をさらに含み得、第2の導電部411は、第1のサブ導電部4111および第2のサブ導電部4112をさらに含み得、ここで、第1のサブ導電部4111は、第1の方向F1に沿って延在し、第2のサブ導電部4112は、第2の方向F2に沿って延在する。ここで、第1のサブ導電部4111の第1の端子は、第10のビアホール(即ち、第5の接続用スルーホール551)を介して第1の電力線部Vddに電気的に接続されている。第1のサブ導電部4111の第2の端子は、第2のサブ導電部4112の第1の端子に電気的に接続されている。第2のサブ導電部4112の第2の端子は、第2の本体部412に電気的に接続されている。さらに、ベース基板1000上の第3の走査線GA3の正投影と、ベース基板1000上の第1のサブ導電部4111の正投影は、重なり合う領域を有し、ベース基板1000上の第1のサブ導電部4111の第2の端子の正投影は、ベース基板1000上の酸化物トランジスタT8の酸化物半導体層の第2のチャネル領域T8-Aの正投影とは重なり合う領域を有する。そして、ベース基板1000上の第2のサブ導電部4112の正投影は、ベース基板1000上の第6のビアホールの正投影およびベース基板1000上の第3の走査線GA3の正投影と重なり合う領域を有する。
同じサブピクセル内の第2の電力線部410、記憶導電部CC1a、および第1の電力線部Vddが電気的に接続されて、記憶コンデンサCSTの第1の電極を形成することに留意されたい。第2の電力線部410および記憶導電部CC1aの電位は同じであり、両方とも第1の電源ライン部分Vddの電位である。また、駆動トランジスタT1のゲートCC2aは、第2の接続部320に電気的に接続され、記憶コンデンサCSTの第2の電極を形成するため、駆動トランジスタT1のゲートCC2aの電位と第2の接続部320の電位は同じである。および両方は、駆動トランジスタT1のゲートの電位である。このように、ストレージコンデンサは4つの積み重ねられた基板を含むことができるので、記憶コンデンサCSTの面積は占有を増やすことなく増やすことができ、記憶コンデンサCSTの容量値を増やすことができる。
特定の実施形態では、第2の電力線部410および第2の接続部320の対応する位置にある第2の平坦化層752を薄くするかまたは除去することができ、その結果、記憶コンデンサCSTの容量値を改善することができる。
同じ発明思想に基づいて、本発明の実施形態はまた、本発明の実施形態によって提供される上記のディスプレイパネルを含むディスプレイデバイスを提供する。ディスプレイデバイスの実施は、上記の表示パネルの実施形態を参照することができ、ここでは説明を繰り返さない。
特定の実施形態では、本発明の実施形態では、ディスプレイデバイスは、携帯電話、タブレットコンピュータ、テレビ、モニタ、ノートブックコンピュータ、デジタルフォトフレームなどの、表示機能を備えた任意の製品またはコンポーネントであり得る。ナビゲーターなど。ディスプレイ装置の他の不可欠な構成要素は、当業者によって理解されるべきであり、ここで繰り返されることはなく、本発明の限定として使用されるべきではない。
本発明の好ましい実施形態が説明されてきたが、当業者は、基本的な創造的概念を習得すると、これらの実施形態に追加の変更および修正を加えることができる。したがって、添付の特許請求の範囲は、本発明の範囲内にある好ましい実施形態およびすべての変更および修正を含むものとして解釈されることを意図している。
明らかに、当業者は、本発明の実施形態の精神および範囲から逸脱することなく、本発明の実施形態に様々な変更および修正を加えることができる。このように、本発明の実施形態のこれらの修正および変形は、本発明およびそれらの同等の技術の特許請求の範囲内にある場合、本発明はまた、これらの修正および変形を含むことを意図する。
Claims (22)
- ディスプレイパネルであって、
前記ディスプレイパネルは、ベース基板と、シリコン半導体層と、第1の導電層と、酸化物半導体層と、酸化物半導体層と、第2の導電層と、第3の導電層と、第4の導電層とを含み、
前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも1つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、酸化物トランジスタと、記憶コンデンサとを含み、
前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
前記第1の導電層は、前記ベース基板から離れた前記シリコン半導体層の側に配置され、前記第1の導電層は、前記駆動トランジスタのゲートを含み、
前記酸化物半導体層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
前記第2の導電層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記第2の導電層は、記憶導電部を含み、
前記第3の導電層は、前記ベース基板から離れた第2の導電層の側に配置され、前記第3の導電層は、間隔を置いて配置された第1の電力線部と、第2の接続部とを含み、同じ前記サブピクセルにおいて、前記酸化物トランジスタの第2の電極は、前記第2の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第1の電力線部は、前記記憶導電部に電気的に接続され、
前記第4の導電層,前記ベース基板から離れた第3の導電層の側に配置され、前記第4の導電層は、第2の電力線部を含み、同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第2の電力線部に電気的に接続され、
同じ前記サブピクセルにおいて、前記ベース基板上の前記第2の電力線部の正投影は前記ベース基板上の前記第2の接続部の正投影を覆い、前記ベース基板上の前記第2の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の前記第2の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第2の方向の両側の縁を超える、ことを特徴とするディスプレイパネル。 - 前記第1の導電層は、間隔を置いて配置された複数の第3の走査線をさらに含み、前記第3の走査線は、第1の方向に延在し、第2の方向に配列され、
前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第3の走査線に電気的に接続され、
前記ベース基板上の前記第3の走査線の正投影と、前記ベース基板上の前記第2の電力線部の正投影とは、重なり合う領域を有する、ことを特徴とする請求項1に記載するディスプレイパネル。 - 前記第2の導電層は、間隔を置いて配置された複数の補助走査線をさらに含み、
同じ前記サブピクセルにおいて、前記ベース基板上の前記補助走査線の正投影と、前記ベース基板上の前記酸化物トランジスタの酸化物活性層の正投影とは、第6の重なり合う領域を有し、前記ベース基板上の前記第2の電力線部の正投影は、前記第6の重なり合う領域と重なり合う、ことを特徴とする請求項2に記載するディスプレイパネル。 - 前記サブピクセルは、第1の発光制御トランジスタと、第2の発光制御トランジスタとをさらに含み、
前記シリコン半導体層は、前記第1の発光制御トランジスタのシリコン活性層と、前記第2の発光制御トランジスタのシリコン活性層とをさらに含み、
前記第1の導電層は、前記第1の発光制御トランジスタのゲートと、前記第2の発光制御トランジスタのゲートとをさらに含み、
同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第1の発光制御トランジスタの第1の電極に電気的に接続され、前記第1の発光制御トランジスタの第2の電極は、前記駆動トランジスタの第1の電極に電気的に接続され、前記第2の発光制御トランジスタの第1の電極は、前記駆動トランジスタの第2の電極に電気的に接続され、前記第2の発光制御トランジスタの第2の電極は、発光デバイスの第1の電極に電気的に接続される、ことを特徴とする請求項3に記載するディスプレイパネル。 - 前記第1の導電層は、間隔を置いて配置された複数の発光制御線をさらに含み、
同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
前記発光制御線は、前記第1の発光制御トランジスタのゲートおよび前記第2の発光制御トランジスタのゲートに電気的に接続される、ことを特徴とする請求項4に記載するディスプレイパネル。 - 前記ベース基板上の前記第2の電力線部の正投影と、前記ベース基板上の前記発光制御線の正投影とは、重なり合う領域を有する、ことを特徴とする請求項5に記載するディスプレイパネル。
- 前記第2の接続部は、互いに電気的に接続された第1の導電部および第1の本体部を含み、前記第1の導電部は、前記酸化物トランジスタの酸化物活性層に電気的に接続され、
前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の前記駆動トランジスタのゲートの正投影とは、重なり合う領域を有し、かつ、前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の前記第3の走査線の正投影とは、重ならない、ことを特徴とする請求項6に記載するディスプレイパネル。 - 同じ前記サブピクセルにおいて、前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の前記第1の電力線部の正投影との間の最小直線距離は、前記ベース基板上の前記第1の本体部の正投影と、前記ベース基板上の第1の発光制御トランジスタのゲートの正投影との間の最小直線距離よりも小さい、ことを特徴とする請求項7に記載するディスプレイパネル。
- 前記第3の導電層は、前記第1の電力線部および前記第2の接続部から間隔を置いて配置された第1の接続部をさらに含み、
同じ前記サブピクセルにおいて、前記第1の接続部は、前記酸化物トランジスタの酸化物活性層に電気的に接続される、ことを特徴とする請求項7または請求項8に記載するディスプレイパネル。 - 前記第1の接続部と前記第1の導電部との間の距離は、閾値よりも大きい、ことを特徴とする請求項9に記載するディスプレイパネル。
- ディスプレイパネルであって、
前記ディスプレイパネルは、ベース基板と、シリコン半導体層と、第1の導電層と、第1の導電層と、第2の導電層と、第3の導電層とを含み、
前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも1つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、初期化トランジスタと、酸化物トランジスタとを含み、
前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
前記第1の導電層は、前記ベース基板から離れた前記シリコン半導体層の側に配置され、前記第1の導電層は、前記駆動トランジスタのゲートを含み、
前記酸化物半導体層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
前記第2の導電層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記第2の導電層は、間隔を置いて配置された複数の補助走査線を含み、前記補助走査線は、第1の方向に沿って延在し、前記酸化物トランジスタのゲートに電気的に接続され、
前記第3の導電層は、前記ベース基板から離れた前記第1の導電層の側に配置され、前記第3の導電層は、第1の接続部と、第2の接続部とを含み、同じ前記サブピクセルにおいて、前記酸化物トランジスタの酸化物活性層は、前記第2の接続部を介して、前記駆動トランジスタのゲートに電気的に接続され、前記初期化トランジスタの第1の電極は、前記第1の接続部および第2の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第1の接続部は、延在方向が前記第1の方向にほぼ平行である部分を含む、ことを特徴とするディスプレイパネル。 - 前記第1の接続部は、前記酸化物トランジスタの酸化物活性層に電気的に接続された第1のサブ接続部を含み、
前記第1のサブ接続部延在方向は、前記第1の方向にほぼ平行であり、前記酸化物トランジスタの酸化物活性層の延在方向と交差する、ことを特徴とする請求項11に記載のディスプレイパネル。 - 前記第1の接続部は、前記第1のサブ接続部に電気的に接続された第2のサブ接続部をさらに含み、
前記第2のサブ接続部の延在方向は、前記酸化物トランジスタの酸化物活性層の延在方とほぼ平行である、ことを特徴とする請求項12に記載のディスプレイパネル。 - 前記ベース基板上の前記第2の接続部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影内に配置される、ことを特徴とする請求項11に記載のディスプレイパネル。
- 前記サブピクセルは、初期化ラインをさらに含み、前記初期化トランジスタは、前記初期化ラインに電気的に接続され、前記初期化信号は、少なくとも前記第1のサブ接続部および第2の接続部によって前記駆動トランジスタのゲートへ送信される、ことを特徴とする請求項14に記載のディスプレイパネル。
- 前記第2の導電層は、記憶導電部をさらに含み、前記第3の導電層は、間隔を置いて配置された第1の電力線部をさらに含み、前記第1の電力線部は、前記記憶導電部に電気的に接続される、ことを特徴とする請求項15に記載のディスプレイパネル。
- 前記ベース基板から離れた第3の導電層の側に配置された第4の導電層をさらに含み、前記第4の導電層は、第2の電力線部を含み、同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第2の電力線部に電気的に接続され、
同じ前記サブピクセルにおいて、前記ベース基板上の前記第2の電力線部の正投影は前記ベース基板上の前記第2の接続部の正投影を覆い、前記ベース基板上の前記第2の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の前記第2の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第2の方向の両側の縁を超える、ことを特徴とする請求項16に記載のディスプレイパネル。 - 前記第1の導電層は、間隔を置いて配置された複数の第3の走査線をさらに含み、前記第3の走査線は、前記第1の方向に沿って延在し、第2の方向に沿って配列され、
前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第3の走査線に電気的に接続され、
前記ベース基板上の前記第3の走査線の正投影と、前記ベース基板上の前記第2の電力線部の正投影とは、重なり合う領域を有する、ことを特徴とする請求項17に記載のディスプレイパネル。 - 前記サブピクセルは、第1の発光制御トランジスタと、第2の発光制御トランジスタとをさらに含み、
前記シリコン半導体層は、前記第1の発光制御トランジスタのシリコン活性層と、前記第2の発光制御トランジスタのシリコン活性層とをさらに含み、
前記第1の導電層は、前記第1の発光制御トランジスタのゲートと、前記第2の発光制御トランジスタのゲートとをさらに含み、
同じ前記サブピクセルにおいて、前記第1の電力線部は、前記第1の発光制御トランジスタの第1の電極に電気的に接続され、前記第1の発光制御トランジスタの第2の電極は、前記駆動トランジスタの第1の電極に電気的に接続され、前記第2の発光制御トランジスタの第1の電極は、前記駆動トランジスタの第2の電極に電気的に接続され、前記第2の発光制御トランジスタの第2の電極は、発光デバイスの第1の電極に電気的に接続される、ことを特徴とする請求項18に記載のディスプレイパネル。 - 前記第1の導電層は、間隔を置いて配置された複数の発光制御線をさらに含み、
同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
前記発光制御線は、前記第1の発光制御トランジスタのゲートおよび前記第2の発光制御トランジスタのゲートに電気的に接続される、ことを特徴とする請求項19に記載のディスプレイパネル。 - 前記ベース基板上の前記第2の電力線部の正投影と、前記ベース基板上の前記発光制御線の正投影とは、重なり合う領域を有する、ことを特徴とする請求項20に記載のディスプレイパネル。
- 請求項1から請求項21のいずれか一項に記載のディスプレイパネルを備えるディスプレイデバイス。
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