CN1138340C - 数字工艺的电流模式步进增益控制电路 - Google Patents

Abstract

本发明提供一种数字工艺的电流模式步进增益控制电路，通过利用电流模式增益调整，利用多个由PMOS或NMOS晶体管组合构成的模块形成增益的多级控制，将电阻的匹配转换为晶体管的匹配，从而使电阻匹配的问题得到解决，并提高增益控制精度。而且利用统一的运算放大器，不需要额外的补偿技术，同时省略数字译码电路。使得本发明能够适合于集成电路制造。

Description

数字工艺的电流模式步进增益控制电路

本发明涉及一种步进增益控制电路，特别是涉及一种数字工艺的电流模式步进增益控制电路。

在现有技术中，对电压增益的控制一般利用运算放大器和两个可变电阻来实现，其简化的步进增益控制电路原理图如图1所示。在图1中，Vin为输入的电压信号，Vout为输出的电压信号，电阻R1和R2为调整增益的可变 $\frac{\mathrm{Vout}}{\mathrm{Vin}}=1+\frac{R1}{R2}$ 电阻。设定运算放大器的性能是理想的，可以得到：

根据上式，当改变R1和R2的电阻阻值，即可得到步进控制的电压增益。在一般情况下，改变反馈电阻R1的阻值，比较容易得到由数字信号控制的增益。例如当R1被短路时，电压增益为0DB；当R1＝R2时，电压增益为6DB等。

图2以5bits数字信号控制的步进增益电路为例，示出了详细的步进增益控制的电路原理图。其中，Vin是输入的电压信号，Vout是输出的电压信号，b0b1b2b3b4为进行步进增益控制的5比特数字输入信号，5-32译码器(decoder)将输入的数字信号进行译码，其输出在任何时刻只有一个为1，其余为0。5-32译码器的32路输出分别控制32路开关sw00、sw01、sw02……sw31，当对应的数字控制信号输入为1时，该开关处于导通状态。例如当数字控制信号的输入为b0b1b2b3b4＝00000时，开关sw00被导通，其余开关被关闭；当b0b1b2b3b4＝00001时sw01被导通，其余开关被关闭。当数字控制信号的b0b1b2b3b4＝11111时，开关sw31被导通，其余开关被关闭。

设定开关的工作是理想的，当输入为b0b1b2b3b4＝00000时，开关sw00导通，此时，运算放大器(opamp)的负输入端与输出端短路，没有电阻进入反馈回路，所以得到回路的增益为1，即0DB电压增益。当开关sw01导通时，电阻Rf0被接入反馈回路；当开关sw02导通时，电阻Rf0，Rf1被接入反馈回路。依此类推，当开关sw31导通时，电阻Rf0，Rf1......Rf31被接入反馈回路。

由上可知，被接入反馈回路的电阻的个数可表示为：

n＝16*b0+8*b1+4*b2+2*b3+b4

在上式中，n为与2进制数字控制信号相对应的10进制数值。设定数字控制信号的输入为b0b1b2b3b4＝10001，则对应的n的数值为17，即被接入反馈回路的电阻为17个，亦即电阻Rf0，Rf1，Rf2......Rf16。

通过以上分析可知，要计算整个回路的电压增益，必须先利用输入的数字控制信号计算得到相应的10进制数值n，然后将接入回路中的n个电阻的阻值相加，得到接入回路的反馈电阻的总阻值。利用上述的增益计算公式，即可计算得到与数字控制信号相对应的电压增益。

当开关控制信号swn导通，其余开关信号关闭，此时电压信号增益为： $\frac{\mathrm{Vout}}{\mathrm{Vin}}=1+\frac{{\mathrm{\Σ}}_{m=0}^{m=n}\mathrm{Rfm}}{R2}$

在上式中，分子是接入反馈回路的电阻的总阻值。此增益计算公式与上述基本单元是相同的。

对于以上按电阻方式构成的增益控制电路，由于MOS开关等的非理想工作，如一定的导通电阻等，使得电阻R2的阻值较大，因而控制精度将受到较大的影响。同时，由于较多大电阻的存在，增益控制电路不能够利用标准的数字集成电路制造工艺进行集成。

另外，在以上电路中，增益可以是按照DB值递增的，但对于反馈回路中的电阻来讲，由于与递增DB值对应的递增电阻阻值是非规则变化的，所以反馈回路中的32个电阻，各个具有不同的递增阻值。而在电阻的匹配中，当两个电阻的比例为整数，尤其为1，2，4，8...时的匹配性能最好。所以对于在反馈回路中的非整数比例关系的电阻匹配，其在LAYOUT(布局布线)中很难实现。表1列出了DB增益与实际增益倍数之间的关系。

表1

DB增益	实际倍数	DB增益	实际倍数	DB增益	实际倍数	DB增益	实际倍数
								1	1.12	9	2.82	17	7.08	25	17.78
2	1.26	10	3.16	18	7.94	26	19.95
								3	1.41	11	3.55	19	8.91	27	22.39
4	1.58	12	3.98	20	10	28	25.12
								5	1.78	13	4.47	21	11.22	29	28.18
6	2	14	5.01	22	12.59	30	31.62
								7	2.24	15	5.62	23	14.13	31	35.48

当增益为1DB时，需要增加接入的电阻阻值为：

Rf0＝(1.12-1.0)*R2＝0.12*R2

当增益为2DB时，需要增加接入的电阻阻值为：

Rf1＝(1.26-1.12)*R2＝0.24*R2

当增益为31DB时，需要增加的接入电阻阻值为：

Rf31＝(35.48-31.62)*R2＝3.86*R2

从以上分析可以看出，对于步进的DB增益，其对应的电阻阻值变化不具备规整性，所以电阻的匹配是非常困难的。另外，在实际的电路中，由于开关的导通电阻Rsw(on)不是非常小，因此在精确控制的步进增益电路中它是必须考虑的因素之一。在增益为nDB时，实际的电压信号增益应为： $\frac{\mathrm{Vout}}{\mathrm{Vin}}=1+\frac{R_{\mathrm{SW}\left(\mathrm{on}\right)}+{\mathrm{\Σ}}_{m=0}^{m=n}\mathrm{Rfm}}{R2}$

在上式中，对接入反馈回路的电阻的总阻值进行求和时，考虑了开关的导通电阻的影响。由于在任何增益的回路中，只有一个开关被接入反馈回路，所以在上式中只增加了一个开关的导通电阻的阻值。

当增益控制电路中的步进精度确定后，需要对开关的导通电阻和R2进行调整，以满足控制精度的要求。例如开关的导通电阻为1K欧姆，设计的步进控制精度为5％，考虑到电阻R2在0DB增益时的绝对误差，电阻R2的取值应大于30K欧姆。因此在一般情况下，R2的阻值较大，因而电路中的电阻要利用高阻多晶硅工艺来实现，而难以利用标准的数字集成电路制造工艺进行集成。

为了解决图2所示电路存在的电阻匹配问题，图3所示的电路对图2的电路进行了改进。

在图3电路中，Vin为输入的电压信号，Vout为输出的电压信号，b[0--4]为进行步进增益控制的数字信号输入。图3所示电路与上述电路的不同之处在于，增加了3个接地的反馈电阻Rb2，Rb3，Rb4。在该电路中，4个接地的反馈电阻将步进增益划分为4个区段：0-7DB区段，8-15DB区段，16-23DB区段和24-31DB区段。由于每一个区段的步进增益为8DB，所以4个区段可以实现32DB的步进增益。在电路实现方面。32个电阻被划分为4组互相匹配的电阻群，每一个电阻群的电阻个数为8。

在图3的电路中，电阻群虽然是匹配的，但是电阻群内部的8个电阻仍然是不具备归一化匹配性的，所以在电阻群的实现方案中，仍然具有较大的困难。

在图2和图3的电路中，存在的另一个问题是运算放大器的设计。对于高频信号的增益控制，如1MHz的模拟信号在31DB增益时，要求运算放大器的增益带宽积GBW在400MHz左右或更高。在与数字集成电路兼容的工艺中，高指标的运算放大器是较难实现的。运算放大器在0DB增益时的补偿是最深的。当回路增益较大时，需要将运算放大器的补偿深度降低以提高运算放大器的GBW。所以在不同的增益时，根据集成电路的制造工艺，对运算放大器可能需要不同的补偿技术。

另外，在图2和图3的电路中，由于引入了译码电路，因而增大了***的面积，降低了***的噪声性能。

综上所述，上述两种现有的方案，都具有以下的缺陷：

(1)电阻的匹配较为困难；

(2)需要高阻多晶硅工艺；

(3)开关的导通电阻对步进控制的精度产生影响；

(4)对运算放大器的要求较高，需要不同的补偿技术；

(5)需要译码电路的支持，如前面介绍的5-32译码器电路。

其中，由于以上(1)、(2)的问题，使得现有的电压控制电路与数字ASIC工艺不能完全兼容。

本发明的目的在于克服现有技术的缺点，提供一种数字工艺的电流模式步进增益控制电路，通过利用电流模式增益调整，将电阻的匹配转换为晶体管的匹配，从而使电阻匹配的问题得到解决，并提高增益控制精度。而且利用统一的运算放大器，不需要额外的补偿技术，同时省略数字译码电路。使得本发明能够适合于集成电路制造。

为了解决上述存在的问题，本发明的数字工艺的电流模式步进增益控制电路，由将增益划分为多级进行控制的多个模块构成，各模块主要由晶体管和电流开关构成，通过将多个数字控制输入信号INlogic和共模反馈输入电流Iincmfb与各模块的相应的端口相接来控制电流的步进增益，模拟输入信号电流Iinsignal与第1个模块的模拟输入信号端口相接，各模块的电流输出端Iout依次与下一级模块的模拟输入信号端口相接，最后一级模块的电流输出端Iout为整个电流模式步进增益控制电路的电流输出端。

在所述的多个模块中，每个模块包括A、B、C、D、E区，A区由m个共源共栅共漏的PMOS晶体管并联且栅极与漏极连接而构成；B区是由n个共源共栅共漏的PMOS晶体管并联而成；C区和D区由m个共源共栅共漏的NMOS晶体管并联而成，且在C区中各栅极与各漏极连接；E区由n个共源共栅共漏的NMOS晶体管并联而成；其中，A区的各源极端与B区的各源极端相连并接源电压VDD，A区的各栅极端与B区的各栅极端相连，且构成共模反馈输入电流的输入端口；C、D、E区的各栅极端相连并构成模拟输入信号Iinsignal的输入端口，C、D、E区的各源极端相连并接地，A、B区的各栅极端通过通路可选择开关(SW1)与C、D、E区的各源极或与D区的各漏极端可选择地相连；E区的各漏极端通过通路可选择开关(SW2)与A、B区的各源极端或与D区的各漏极端相连；开关(SW1)和(SW2)由数字控制输入信号INlogic控制；电流输出端与上述开关(SW1)和上述D区的各漏极端间的接点连接。

所述的多个模块还可具有另一种结构，即每个模块包括A、B、C、D、E区，A区由m个共源共栅共漏的m个NMOS晶体管并联且栅极与漏极连接而成；B区是由n个共源共栅共漏的NMOS晶体管并联而成；  C区和D区由m个共源共栅共漏的PMOS晶体管并联而成，且在C区中各栅极与各漏极连接，源极与模拟输入信号电流相连，D区的源极通过第一电流镜接地；E区由n个共源共栅共漏的PMOS晶体管并联而成；其中，A、B区的各栅极端相连并构成共模反馈输入电流Iincmfb的输入端口，A、B区的各源极端相连并接地；C、D、E区的各栅极相连并构成模拟输入信号电流Insignal的输入端口，C、D、E区的各栅极端通过通路可选择通路可选择开关(SW1)可选择地与A区的各源极端相连，或通过一电流镜(M1)与A、B区间的各源极端相连；  B区的各漏极端通过通路可选择开关(SW2)可选择地与A区的各源极端、或与上述电流镜(M1)和上述第一通路可选择开关(SW1)间的接点相连；D区的各漏极端与上述电流镜(M1)和上述可选择开关(SW1)间的接点相连；开关(SW1)和(SW2)由步进增益数字输入信号INlogic控制，输出端Iout通过第二电流镜(M2)与A、B区间的各源极即接地端相连。

所述的多个模块由集成电路的P阱或N阱数字工艺制造。

所述的开关(SW1)和(SW2)由2个NMOS晶体管或2个PMOS晶体管构成。

所述的开关(SW1)和(SW2)由步进增益数字输入信号INlogic控制。

上述个模块中的PMOS晶体管或NMOS晶体管的个数m和n可各不相同，通过设定各模块中PMOS晶体管或NMOS晶体管的个数m与n的比例，可以得到各模块的不同的电流增益。

上述电流输出端Iout通过一个在栅极加有偏置电压(Vbias)的NMOS晶体管的漏极输出，该晶体管的源极与增益控制级的输出端相连。

当上述构成多级电流增益控制的模块数量有K个时，第I个模块的电流增益为2^(I-1)DB，其中I＜K。所述的模块当级联的级数为奇数时，输出的交流信号与数字控制信号极性相反：当级联的级数为偶数时，输出的交流信号与数字控制信号极性相同。

本发明的有益效果为：

在本发明的电路设计中，引入了共模负反馈电流，利用共模电流和信号电流直流分量的关系，将信号的直流分量进行部分抵消，使得对交流信号进行放大而保持总直流分量不变。电流模式的主要特点为：(1)不需要对电路中的运算放大器进行额外的补偿；(2)控制精度可以利用与增益相对应的最大公倍数和最小公约数进行调整，及精度在一定范围内与实现增益的MOS晶体管个数有关，而与其他因素的关系较小；(3)对步进增益的控制可以利用数字信号的输入直接进行，不需要译码器电路的辅助。

在本发明中，针对步进增益依赖电阻的匹配问题，将传统的电压增益控制模式转换为电流增益控制模式。由于电流模式的增益控制依赖于晶体管的匹配，所以彻底消除了对电阻匹配的依赖，解决了与数字集成电路工艺的兼容问题。

在现有技术中，由于是电压增益模式，在不同的电压增益时，对运算放大器的影响和要求是不同的，所以需要不同的补偿技术，如运算放大器内部的补偿电容随增益的不同取不同的数值等。在本发明中，由于采用电流模式，，不需进行补偿，对运算放大器的压力大大减轻。

在本发明中，由于采用电流模式，开关的导通电阻对增益控制精度的影响得到了有效的抑制。在理论上，开关的导通电阻对增益精度的影响可以忽略不计，从而大大提高了控制精度。

在现有技术中，对开关的控制是通过译码器实现的，由于任何一个时刻只有一个开关导通，所以译码器电路较复杂，使用较多的开关和电阻，并且每一个开关控制的精度都是1DB，从而给设计带来较大的困难。本发明的增益控制电路被按照2进制的权重进行划分，即划分1DB、2DB、4DB、8DB和16DB共5个增益控制模块，数字信号对增益的控制可以直接进行，从而省略了译码器。

图1是现有技术的简化的步进增益控制电路。

图2是现有技术的0-31DB步进增益控制电路。

图3是现有技术的另一个0-31DB步进增益控制电路。

图4是本发明的数字增益控制输入与正弦波示出的对应关系。

图5是本发明的5级电流模式步进增益控制电路。

图6是用P阱工艺制造的图5中各模块的电路结构图。

图7是用N阱工艺制造的图5中各模块的电路结构图。

以下通过实施例并结合附图对本发明作进一步的说明。

图4简要示出了本发明在正弦波输入时，数字输入控制信号与增益之间的关系。其中正弦波经过了简化。当数字信号输入为0时，输出与输入相等，增益为0DB；当数字信号输入为31时，输出正弦波为输入正弦波的35.62倍，即31DB。从图4可以看出，得到放大的信号只是交流信号，模拟信号的直流分量保持不变，因此在无隔直电容的辅助下，实现了只放大交流信号的目的。同时，由于电流模式的直流抵销电路的较大带宽，使得信号在一个较大的频域内，直流分量得到有效地抑制。所以，电流模式的共模电压抑制比(CMRR)可以在一个较宽的频域内保持一个稳定的值。

图5是电流模式步进增益控制的电路原理图。在图5中，通过5个模块将增益划分为5级进行控制，分别为1DB控制级、2DB控制级、4DB控制级、8DB控制级和16DB控制级。IN0、IN1、IN2、IN3、IN4为控制步进增益的数字信号输入。Incmfb1、Incmfb2、Incmfb3、Incmfb4、Incmfb5为共模反馈电流的输入端口，Insignal为需要进行增益调整的模拟信号输入端口，Vdd和Vss分别为电源和地，Vbias为抑制沟道调制效应的电压偏置，Iout为最终的电流输出。当数字控制输入IN0IN1IN2IN3IN4为00000时，5个级联的增益控制级的增益都是0DB，所以信号的增益为0DB；当数字控制输入IN0IN1IN2IN3IN4为00001时，1DB增益控制级导通，其余控制级增益的增益为0DB，所以信号的增益为1DB；当数字控制输入IN0IN1IN2IN3IN4为00010时，2DB增益控制级导通，其余增益控制级的增益0DB，所以信号增益为2DB。依此类推，当数字控制输入信号IN0IN1IN2IN3IN4为10000时，16DB增益控制级导通，其余增益控制级的增益为0DB，所以信号的总增益为16DB；当数字控制输入信号IN0IN1IN2IN3IN4为11111时，所有的增益控制级都被导通，信号的总增益为1+2+4+8+16＝31DB。

在图5中，各个模块的构成与集成电路的制造工艺有关。由于典型数字集成电路的工艺中，只存在P阱工艺或者N阱工艺，一般不能同时利用P阱和N阱工艺，所以模块有两种设计方法：针对于P阱中NMOS晶体管的设计和针对于N阱中PMOS晶体管的设计。两种设计方法的原理是相同的，只是对信号的放大方面，其极性是相反的。

利用集成电路的P阱或N阱，对步进增益控制电流进行不同的设计，能提高电路的信噪比(SNR)。对于在P阱中的N沟器件，如NMOS晶体管等，由于其衬底受到P阱的单独隔离保护，所以它们受外界的干扰较小，信噪比较高。而对于PMOS器件，由于其衬底是与其他器件公用的，容易受到电路中其他器件的干扰，如大功率器件等，所以其信噪比较差。同样，如果是N阱工艺，PMOS器件的信噪比较好而NMOS器件的信噪比较差。因此应根据***的信噪比要求和工艺的类型，选择不同的实现方法。

在图6中，示出了利用P阱工艺实现的步进增益控制电路模块。该模块包括A、B、C、D、E五部分，A区和B区构成共模反馈电流的增益级，C区和D区构成信号电流的拷贝级，C区和E区构成信号电流的增益级；A区由m个共源共栅共漏的PMOS晶体管并联而成，B区是由n个共源共栅共漏的PMOS晶体管并联而成，C区和D区由m个共源共栅共漏的NMOS晶体管并联而成，E区由n个共源共栅共漏的NMOS晶体管并联而成；Iincmfb为共模反馈电流输入端口，Iinsignal为需要进行增益调整的模拟信号的输入端口，INlogic为步进增益数字控制输入端口，Vbias为偏置电压，Iout为电流输出端口，Icollect为电流收集节点。

共模反馈输入端口Iincmfb为直流电流，信号输入端口Iinsignal为直流I_DC加交流电流I_AC。在一般情况下，共模反馈输入端口的直流电流与信号输入端口的直流电流分量是相等的。偏置电压Vbias使得节点Icollect的电压是固定的，从而有效地防止MOS晶体管的沟道长度调制效应。

设定共模反馈输入端口的电流为：

Iincmfb＝I_DC

信号输入端口的电流为：

Iinsignal＝I_DC+I_AC

在图中虚线框住的A区和B区，总共有m+n个PMOS晶体管，由于其栅极是连接在一起的，所以每一个PMOS晶体管中流过的电流是相同的。对于A区的m个晶体管，由于其总电流为Iincmfb，所以A区中的单个晶体管的电流为Iincmfb/m。在B区，n个晶体管的漏极连接在一起，单个晶体管的电流与A区的器件相同，所以n个PMOS晶体管的汇总流，即接入开关SW1的电流为：

IS_W1＝n/m*I_DC

在上式中，n为B区中PMOS晶体管的个数，m为A区中PMOS晶体管的个数。从上式可以看初，接入开关sw1的共模反馈电流，与A区和B区的晶体管个数成比例关系。

同样，接入开关sw2的电流只与C区和E区的NMOS晶体管的个数有关。经过与前面类似的分析，可以得出接入开关sw2的电流为：

I_SW2＝n/m*(I_DC+I_AC)

当数字增益控制信号为0时，开关sw1使电流Isw1直接接入地GND，开关sw2使电流Isw2直接接入电源VDD。因此，在电流收集节点Icollect，总电流为由D区的m个NMOS晶体管提供的单个电流的汇总，比较C区和D区的电路结构，可以得到D区的输出电流与C区的输入电流的比例关系为m∶m，即D区晶体管提供的汇总电流与C区的注入电流相等，也即：

I_OUT＝Icollect＝Iinsignal＝I_DC+I_AC

此时可以看出，输出电流与输入的信号电流相等，即电流增益为0DB。

当数字增益控制信号为1时，开关sw1将电流Isw1接入电流收集节点Icollect，开关sw2将电流Isw2接入电流收集节点Icollect。因此，在节点Icollect，总电流为：

Iout＝Iinsignal+I_SW2-I_SW1＝I_DC+(1+n/m)I_AC

经过以上分析，可以得出在增益控制电路中，交流信号的增益为(1+n/m)倍，直流信号保持不变。在级联的增益控制电路中，每一级都对交流信号进行放大而保持直流分量不变。而交流信号的增益n/m中，n是B区和E区，m是A区、C区和D区的晶体管的个数。所以本发明可以利用m个和n个晶体管的匹配获得有效的电流增益，从而有效地解决了匹配中的规整性问题。

以上分析中设定共模反馈的电流输入和信号的电流输入中，直流分量是相同的。在实际的电路中，两者可能存在一定的差别。同时，直流分量的微小变化可以来自PMOS晶体管和NMOS晶体管n/m的不匹配，总的直流分量的偏差可以表示为：

∑△I_DC＝△I_DC+△(n/m)*I_DC

两个直流分量的微小变化只会影响电路的工作点，对交流信号不会产生失真，所以本发明对MOS晶体管的匹配要求只受增益控制精度的影响。

在以上电路中，n和m的取值只能是整数，经过归一化处理，其取值如下表所示。

DB增益值	n取值	M取值
			1	1	8
2	1	4
			4	6	10
8	3	2
			16	16	3

经过归一化调整后，当数字控制信号的输入为11111时，总的增益为35.63倍，与31DB增益的35.48倍的差别小于1％。

在上述电路中给出了利用P阱工艺的步进增益控制实现方案。以下将说明利用N阱工艺的步进增益控制的实现方案。在N阱工艺中，利用PMOS晶体管进行信号的转换，同样可以实现步进增益控制。图7示出了利用N阱工艺实现的步进增益控制电路，该电路包括A、B、C、D、E五部分，A区和B区构成共模反馈电流的增益级，C区和D区构成信号电流的拷贝级，C区和E区构成信号电流的增益级；A区由m个共源共栅共漏的NMOS晶体管并联而成，B是由n个共源共栅共漏的NMOS晶体管并联而成，C区和D区由m个共源共栅共漏的PMOS晶体管并联而成，E区由n个共源共栅共漏的PMOS晶体管并联而成，Iincmfb为共模反馈电流输入端口，Iinsignal为信号的输入端口，INlogic步进增益数字控制输入端口，Vbias为偏置电压，Iout为电流输出端口，Icollect为电流收集节点。

通过与前面类似的分析，可以得到在INlogic＝0时，输出的电流为：

Iout＝I_DC-I_AC

从上式可以得到，输出的交流信号电流与输入的交流信号电流相等而极性相反，即电流的增益为0DB而相位相差180度。

在数字增益控制信号INlogic＝1时，输出的电流为：

Iout＝I_DC-(1+n/m)I_AC

同样，从上式中可以得初，交流信号的增益为(1+n/m)但极性是相反的。

通过以上分析可知，对于利用N阱中的PMOS晶体管实现的步进增益控制电流，当级联的级数为奇数时，得到增益与数字控制信号相对应而极性相反的交流信号；当级联的级数为偶数时，得到增益与数字控制信号相对应而极性相同的级联信号。

以上通过较佳实施例对本发明进行了说明，但这些实施例并非用来限定本发明。凡在不违背本发明的精神和内容所作的改进和替换，均应视为本发明的保护范围。

Claims (11)

1.一种数字工艺的电流模式步进增益控制电路，由将增益划分为多级进行控制的多个模块构成，各模块主要由晶体管和电流开关构成，通过将多个数字控制输入信号(INlogic)和共模反馈输入电流(Iincmfb)与各模块的相应的端口相接来控制电流的步进增益，模拟输入信号电流(Iinsignal)与第1个模块的模拟输入信号端口相接，各模块的电流输出端(Iout)依次与下一级模块的模拟输入信号端口相接，最后一级模块的电流输出端(Iout)为整个电流模式步进增益控制电路的电流输出端。

2.根据权利要求1所述数字工艺的电流模式步进增益控制电路，其特征在于，在所述的多个模块中，每个模块包括A、B、C、D、E区，A区由m个共源共栅共漏的PMOS晶体管并联且栅极与漏极连接而构成；B区是由n个共源共栅共漏的PMOS晶体管并联而成；  C区和D区由m个共源共栅共漏的NMOS晶体管并联而成，且在C区中各栅极与各漏极连接；E区由n个共源共栅共漏的NMOS晶体管并联而成；其中，A区的各源极端与B区的各源极端相连并接源电压VDD，A区的各栅极端与B区的各栅极端相连，且构成共模反馈输入电流的输入端口；C、D、E区的各栅极端相连并构成模拟输入信号(Iinsignal)的输入端口，C、D、E区的各源极端相连并接地，A、B区的各栅极端通过第一通路可选择开关(SW1)与C、D、E区的各源极或与D区的各漏极端可选择地相连；E区的各漏极端通过第二通路可选择开关(SW2)与A、B区的各源极端或与D区的各漏极端相连；第一通路可选择开关(SW1)和第二通路可选择开关(SW2)由数字控制输入信号(INlogic)控制；电流输出端与上述第一通路可选择开关(SW1)和上述D区的各漏极端间的接点连接。

3.根据权利要求1所述数字工艺的电流模式步进增益控制电路，其特征在于，在所述的多个模块中，每个模块包括A、B、C、D、E区，A区由m个共源共栅共漏的m个NMOS晶体管并联且栅极与漏极连接而成；B区是由n个共源共栅共漏的NMOS晶体管并联而成；  C区和D区由m个共源共栅共漏的PMOS晶体管并联而成，且在C区中各栅极与各漏极连接，源极与模拟输入信号电流相连，D区的源极通过第一电流镜接地；E区由n个共源共栅共漏的PMOS晶体管并联而成；其中，A、B区的各栅极端相连并构成共模反馈输入电流(Iincmfb)的输入端口，A、B区的各源极端相连并接地；C、D、E区的各栅极相连并构成模拟输入信号电流(Insignal)的输入端口，C、D、E区的各栅极端通过第一通路可选择开关(SW1)可选择地与A区的各源极端相连，或通过第一电流镜(M1)与A、B区间的各源极端相连；  B区的各漏极端通过第二通路可选择开关(SW2)可选择地与A区的各源极端、或与上述第一电流镜(M1)和上述第一通路可选择开关(SW1)间的接点相连；D区的各漏极端与上述第一电流镜(M1)和上述第一通路可选择开关(SW1)间的接点相连；第一通路可选择开关(SW1)和第二通路可选择开关(SW2)由步进增益数字输入信号(INlogic)控制，输出端(Iout)通过第二电流镜(M2)与A、B区间的各源极即接地端相连。

4.根据权利要求2所述的数字工艺的电流模式步进增益控制电路，其特征在于，所述的多个模块由集成电路的P阱数字工艺制造。

5.根据权利要求3所述的数字工艺的电流模式步进增益控制电路，其特征在于，所述的多个模块由集成电路的N阱数字工艺制造。

6.根据权利要求2或3所述的数字工艺的电流模式步进增益控制电路，其特征在于，所述的第一通路可选择开关(SW1)和第二通路可选择开关(SW2)由2个NMOS晶体管或2个PMOS晶体管构成。

7.根据权利要求2或3所述的数字工艺电流模式步进增益控制电路，其特征在于，所述的第一通路可选择开关(SW1)和第二通路可选择开关(SW2)由步进增益数字输入信号(INlogic)控制。

8.根据权利要求2或3所述的数字工艺电流模式步进增益控制电路，其特征在于，上述个模块中的PMOS晶体管或NMOS晶体管的个数m和n可各不相同，通过设定各模块中PMOS晶体管或NMOS晶体管的个数m与n的比例，可以得到各模块的不同的电流增益。

9.根据权利要求1所述的数字工艺的电流模式步进增益控制电路，其特征在于，上述电流输出端(Iout)通过一个在栅极加有偏置电压(Vbias)的NMOS晶体管的漏极输出，该晶体管的源极与增益控制级的输出端相连。

10.根据权利要求2或3所述的数字工艺的电流模式步进增益控制电路，其特征在于，当上述构成多级电流增益控制的模块数量有K个时，第I个模块的电流增益为2^(I-1)DB，其中I＜K。

11.根据权利要求3所述的数字工艺的电流模式步进增益控制电路，其特征在于，所述的模块当级联的级数为奇数时，输出的交流信号与数字控制信号极性相反；当级联的级数为偶数时，输出的交流信号与数字控制信号极性相同。

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