CN113823631B - 形成微电子装置的方法及相关的微电子装置和电子*** - Google Patents

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Abstract

本专利申请涉及形成微电子装置的方法及相关的微电子装置和电子***。一种形成微电子装置的方法包括形成微电子装置结构，所述微电子装置结构包括：基底结构；经掺杂半导电材料，其上覆于所述基底结构；堆叠结构，其上覆于所述经掺杂半导电材料；半导电结构，其从所述基底结构内延伸穿过所述经掺杂半导电结构并进入所述堆叠结构的下部部分；单元柱结构，其与所述半导电结构水平对准且竖直地延伸穿过所述堆叠结构的上部部分；以及数字线结构，其竖直上覆于所述堆叠结构。形成包括控制逻辑装置的额外微电子装置结构。所述微电子装置结构附接到所述额外微电子装置结构以形成组合件。移除所述基底结构和所述半导电结构的部分。接着图案化所述经掺杂半导电材料以形成耦合到所述单元柱结构的至少一个源极结构。还描述装置和***。

Description

形成微电子装置的方法及相关的微电子装置和电子***
相关申请的交叉引用
本申请要求2020年6月18日提交的第16/905,763号美国专利申请“形成微电子装置的方法及相关的微电子装置和电子***(METHODS OF FORMING MICROELECTRONICDEVICES,AND RELATED MICROELECTRONIC DEVICES AND ELECTRONIC SYSTEMS)”的申请日的权益，该美国专利申请与2020年6月18日提交的将Kunal R.Parekh列为发明人的第16/905,385号美国专利申请“微电子装置及相关的方法、存储器装置和电子***(MICROELECTRONIC DEVICES,AND RELATED METHODS,MEMORY DEVICES,AND ELECTRONICSYSTEMS)”相关。本申请还与2020年6月18日提交的将Kunal R.Parekh列为发明人的第16/905,452号美国专利申请“形成微电子装置的方法及相关的微电子装置、存储器装置、电子***和额外方法(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATEDMICROELECTRONIC DEVICES,MEMORY DEVICES,ELECTRONIC SYSTEMS,AND ADDITIONALMETHODS)”相关。本申请还与2020年6月18日提交的将Kunal R.Parekh列为发明人的第16/905,698号美国专利申请“形成微电子装置的方法及相关的微电子装置和电子***(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATED MICROELECTRONICDEVICES AND ELECTRONIC SYSTEMS)”相关。本申请还与2020年6月18日提交的将KunalR.Parekh列为发明人的第16/905,747号美国专利申请“形成微电子装置的方法及相关的微电子装置和电子***(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATEDMICROELECTRONIC DEVICES AND ELECTRONIC SYSTEMS)”相关。本申请还与2020年6月18日提交的将Kunal R.Parekh列为发明人的第16/905,734号美国专利申请“形成微电子装置的方法及相关的微电子装置的基底结构(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATED BASE STRUCTURES FOR MICROELECTRONIC DEVICES)”相关。以上文献中的每一个的公开内容全文以引用的方式并入本文中。
技术领域
在各种实施例中，本公开大体上涉及微电子装置设计和制造的领域。更确切地说，本公开涉及形成微电子装置的方法，且涉及相关的微电子装置和电子***。
背景技术
微电子装置设计者通常希望通过减小个别特征的尺寸和通过减小相邻特征之间的分离距离来增大微电子装置内的特征的集成度或密度。此外，微电子装置设计者通常希望设计出不仅紧凑而且提供性能优点的架构，以及简化的、制造起来更容易更便宜的设计。
微电子装置的一个实例为存储器装置。存储器装置一般被提供为计算机或其它电子装置中的内部集成电路。存在许多类型的存储器装置，包含(但不限于)非易失性存储器装置(例如，NAND快闪存储器装置)。增大非易失性存储器装置中的存储器密度的一个方式是利用竖直存储器阵列(也被称作“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含延伸穿过包含导电结构和介电材料层次的一或多个叠组(例如，堆叠结构)中的开口的竖直存储器串。每一竖直存储器串可包含与竖直堆叠式存储器单元的串联组合串联耦合的至少一个选择装置。相比于具有常规平面(例如，二维)晶体管布置的结构，此配置准许通过在裸片上朝上(例如，竖直)构建阵列来使更多数目的开关装置(例如，晶体管)位于裸片区域的单元(即，所消耗的有源表面的长度和宽度)中。
下伏于存储器装置(例如，非易失性存储器装置)的存储器阵列的基底控制逻辑结构内的控制逻辑装置已用以控制存储器装置的存储器单元上的操作(例如，存取操作、读取操作、写入操作)。控制逻辑装置的组合件可设置为借助于布线及互连结构与存储器阵列的存储器单元成电连通。然而，用于在基底控制逻辑结构上方形成存储器阵列的工艺条件(例如，温度、压力、材料)可能限制基底控制逻辑结构内控制逻辑装置的配置和性能。此外，基底控制逻辑结构内采用的不同控制逻辑装置的数量、尺寸和布置还可能不合需要地妨碍存储器装置的大小(例如，水平占据面积)的减小，和/或存储器装置的性能)的改进(例如，较快存储器单元开/关速度、下限阈值开关电压要求、较快数据传递速率、较低功耗)。
发明内容
在一些实施例中，一种形成微电子装置的方法包括形成微电子装置结构。所述微电子装置结构包括：基底结构；经掺杂半导电材料，其上覆于所述基底结构；堆叠结构，其上覆于经掺杂半导电材料且包括导电结构和绝缘结构的竖直交替序列；半导电结构，其从基底结构内的位置竖直延伸穿过经掺杂半导电结构并进入堆叠结构的下部部分；单元柱结构，其竖直上覆于半导电结构且与半导电结构水平对准，所述单元柱结构竖直地延伸穿过堆叠结构的上部部分；以及数字线结构，其竖直上覆于堆叠结构。形成包括控制逻辑装置的额外微电子装置结构。微电子装置结构附接到额外微电子装置结构以形成微电子装置结构组合件。数字线结构竖直***于微电子装置结构组合件内的堆叠结构和控制逻辑装置之间。基底结构和半导电结构的部分被移除以暴露经掺杂半导电材料和半导电结构的额外部分。经掺杂半导电材料在移除基底结构和半导电结构的部分之后图案化以在堆叠结构上方形成耦合到单元柱结构的至少一个源极结构。
在额外实施例中，一种微电子装置包括存储器阵列区、控制逻辑区、第一互连区和第二互连区。存储器阵列区包括：堆叠结构，其包括导电结构和绝缘结构的竖直交替序列；源极结构，其竖直上覆于堆叠结构且包括经掺杂半导电材料；半导电结构，其竖直地延伸穿过源极结构并进入堆叠结构的上部部分；单元柱结构，其竖直下伏于半导电结构且与半导电结构水平对准，所述单元柱结构竖直地延伸穿过堆叠结构的下部部分；以及数字线结构，其竖直地下伏于堆叠结构且与单元柱结构成电连通。控制逻辑区包括控制逻辑装置。第一互连区竖直***于存储器阵列区和控制逻辑区之间，且包括将存储器阵列区的数字线结构耦合到控制逻辑区的控制逻辑装置的额外导电结构。第二互连区竖直上覆于存储器阵列区，且包括与源极结构成电连通的另外的导电结构。
在另外的实施例中，一种电子***包括输入装置、输出装置、可操作地耦合到输入装置和输出装置的处理器装置，以及可操作地耦合到处理器装置的存储器装置。存储器装置包括堆叠结构、源极结构、数字线结构、半导电结构、单元柱结构、导电布线结构、控制逻辑装置和额外导电布线结构。堆叠结构包括若干层次，其各自包括导电结构和竖直相邻于所述导电结构的绝缘结构。源极结构上覆于堆叠结构。数字线结构下伏于堆叠结构。半导电结构竖直地延伸穿过源极结构和堆叠结构的层次中的至少最上层次。单元柱结构耦合到半导电结构和数字线结构，且竖直地延伸穿过堆叠结构的层次中的竖直下伏于最上层次的至少一个额外层次。导电布线结构竖直下伏于且耦合到数字线结构。控制逻辑装置耦合到且至少部分竖直下伏于导电布线结构。额外导电布线结构耦合到且竖直上覆于源极结构。
附图说明
图1A到1F是根据本公开的实施例的简化部分横截面视图，其示出一种形成微电子装置结构的方法。
图2A到2H是根据本公开的实施例的简化部分横截面视图，其示出一种使用经由参考图1A到1F描述的方法形成的微电子装置结构来形成微电子装置的方法。
图3是根据本公开的实施例的电子***的示意性框图。
具体实施方式
以下描述提供特定细节，例如材料组成、形状和大小，以便提供对本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解，本公开的实施例可在不采用这些特定细节的情况下实践。实际上，可结合行业中采用的常规微电子装置制造技术来实践本公开的实施例。另外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置，比如3DNAND快闪存储器装置)的完整过程流程。下文所描述的结构并不形成完整的微电子装置。下文仅详细地描述理解本公开的实施例所必需的那些过程动作和结构。用以根据所述结构形成完整微电子装置的额外动作可通过常规制造技术来执行。
本文中呈现的图式仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或***的实际视图。将预期图式中描绘的形状由于例如制造技术和/或容差而有所变化。因此，本文中所描述的实施例不应理解为限于如所示出的特定形状或区，而是包含例如由于制造而造成的形状的偏差。举例来说，示出或描述为盒形的区可能具有粗略和/或非线性特征，且示出或描述为圆形的区可能包含一些粗略和/或线性特征。此外，所示出的锐角可为圆角，且反之亦然。因此，图中所示出的区在性质上是示意性的，且其形状并不意图说明区的精确形状并且不限制本发明权利要求书的范围。图式并不一定按比例绘制。另外，图式之间的共同元件可保留相同数字标号。
如本文中所使用，“存储器装置”意指并包含展现存储器功能性但不必限于存储器功能性的微电子装置。换句话说且仅借助于非限制性实例，术语“存储器装置”不仅包含常规存储器(例如，常规易失性存储器，比如常规动态随机存取存储器(DRAM)；常规非易失性存储器，比如常规NAND存储器)，而且包含专用集成电路(ASIC)(例如，芯片上***(SoC))、组合逻辑和存储器的微电子装置，以及并入有存储器的图形处理单元(GPU)。
如本文中所使用，术语“被配置”是指至少一个结构和至少一个设备中的一或多个的以预定方式促进所述结构和所述设备中的一或多个的操作的大小、形状、材料组成、定向和布置。
如本文中所使用，术语“竖直”、“纵向”、“水平”和“横向”是关于结构的主平面且未必由地球重力场限定。“水平”或“横向”方向是大体上平行于结构的主平面的方向，而“竖直”或“纵向”方向是大体上垂直于结构的主平面的方向。结构的主平面由与结构的其它表面相比具有相对大面积的结构的表面限定。参考各图，“水平”或“橫向”方向可垂直于所指示“Z”轴，且可平行于所指示“X”轴和/或平行于所指示“Y”轴；且“竖直”或“纵向”方向可平行于所指示“Z”轴，可垂直于所指示“X”轴，且可垂直于所指示“Y”轴。
如本文中所使用，被描述为彼此“相邻”的特征(例如，区、结构、装置)是指并包含彼此最邻近(例如，最靠近)定位的具有所公开标识(或多个标识)的特征。不与“相邻”特征的所公开标识(或多个标识)匹配的额外特征(例如，额外区、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可定位成直接彼此邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的标识以外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征是指并包含彼此竖直最邻近(例如，竖直最靠近)定位的具有所公开标识(或多个标识)的特征。此外，描述为彼此“水平相邻”的特征是指并包含彼此水平最邻近(例如，水平最靠近)定位的具有所公开标识(或多个标识)的特征。
如本文中所使用，例如“下面”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前部”、“后部”、“左”、“右”等空间关系术语可为了方便描述而使用以描述如图中所示出的一个元件或特征与另一(些)元件或特征的关系。除非另外规定，否则空间关系术语既定涵盖除图中所描绘定向外的材料的不同定向。举例来说，如果图中的材料反转，则被描述为在其它元件或特征“下方”或“下面”或“下部”或“底部上”的元件将定向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“下方”可视使用术语的上下文而定涵盖上方及下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且本文中所用的空间关系描述词可相应地进行解释。
如本文中所使用，单数形式“一”和“所述”希望也包含复数形式，除非上下文另外清楚地指示。
如本文中所使用，“和/或”包含相关联的所列项目中的一或多个的任何和所有组合。
如本文中所使用，短语“耦合到”是指以可操作方式彼此连接例如通过直接欧姆连接或通过间接连接(例如，借助于另一结构)电连接的结构。
如本文中所使用，关于给定参数、特性或条件的术语“大体上”意指并包含所属领域的一般技术人员将理解的给定参数、特性或条件符合变异度(例如，在可接受容差内)的程度。借助于实例，根据大体上满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，乃至满足100.0％。
如本文中所使用，关于特定参数的数值的“约”或“近似”包含所述数值，且所属领域的一般技术人员将理解的相对于所述数值的变异度在特定参数的可接受容差内。举例来说，关于数值的“约”或“近似”可包含额外数值，所述额外数值处于所述数值的90.0％到110.0％范围内，例如处于所述数值的95.0％到105.0％范围内，处于所述数值的97.5％到102.5％范围内，处于所述数值的99.0％到101.0％范围内，处于所述数值的99.5％到100.5％范围内，或处于所述数值的99.9％到100.1％范围内。
如本文中所使用，“导电材料”是指并包含例如以下中的一或多种的导电材料：金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))；合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于镁(Mg)的合金、基于Ti的合金、钢、低碳钢、不锈钢)；含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)；导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。此外，“导电结构”是指并包含由导电材料形成及包含导电材料的结构。
如本文中所使用，“绝缘材料”是指并包含例如以下中的一或多种的电绝缘材料：至少一个介电氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)和氧化镁(MgOx)中的一或多个)、至少一个介电氮化物材料(例如，氮化硅(SiNy))、至少一个介电氮氧化物材料(例如，氮氧化硅(SiOxNy))、至少一个介电碳氧化物材料(例如，碳氧化硅(SiOxCy))、至少一个氢化介电碳氧化物材料(例如，氢化碳氧化硅(SiCxOyHz))，和至少一个介电碳氧氮化物材料(例如，硅碳氧氮化物(SiOxCzNy))。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，SiOx，AlOx，HfOx，NbOx，TiOx，SiNy，SiOxNy，SiOxCy、SiCxOyHz、SiOxCzNy)表示含有一个元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，Si、Al、Hf、Nb、Ti)的每一个原子的平均比的材料。由于化学式表示相对原子比与不严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文中所使用，术语“非化学计量化合物”意指且包含具有无法由明确限定的自然数的比率表示且违反定比定律(law of definite proportions)的某一元素组成的化合物。此外，“绝缘结构”是指并包含由绝缘材料形成及包含绝缘材料的结构。
除非上下文另有指示，否则本文中所描述的材料可通过任何合适的技术形成，所述技术包含(但不限于)旋涂、毯覆式涂覆、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子体增强型ALD、物理气相沉积(“PVD”)(例如溅镀)，或外延生长。取决于待形成的特定材料，用于沉积或生长所述材料的技术可由所属领域的一般技术人员选择。此外，除非上下文另有指示，否则本文中所描述的材料的移除可通过任何合适的技术实现，所述技术包含(但不限于)蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子刻蚀、磨蚀平面化或其它已知方法。
图1A到1F是简化部分横截面视图，其示出一种形成用于微电子装置(例如，存储器装置，比如3D NAND快闪存储器装置)的微电子装置结构(例如，存储器装置结构)的方法的实施例。结合下文提供的描述，所属领域的一般技术人员将显而易见本文所描述的方法可用于各种应用。换句话说，每当希望形成微电子装置时即可使用本公开的方法。
参看图1A，微电子装置结构100可形成为包含基底结构102，和在基底结构102中、上或上方的经掺杂半导电材料104。如图1A所示，在一些实施例中，经掺杂半导电材料104形成于基底结构102的上表面上。在额外实施例中，至少一个材料(例如，至少一个绝缘材料)形成于基底结构102和经掺杂半导电材料104之间。作为非限制性实例，介电氧化物材料(例如，SiOx，比如二氧化硅(SiO2))可形成于(例如，竖直处于)基底结构102和经掺杂半导电材料104之间。在另外的实施例中，经掺杂半导电材料104还形成于基底结构102的一或多个额外表面上或上方。作为非限制性实例，经掺杂半导电材料104的第一部分可形成于基底结构102的上表面上或上方，且经掺杂半导电材料104的第二部分形成于基底结构102的下表面下方(例如，在下表面下方并与下表面物理接触)。
微电子装置结构100的基底结构102包括在上面形成微电子装置结构100的额外特征(例如，材料、结构、装置)的基底材料或构造。基底结构102可例如由以下材料中的一或多种形成并包含以下材料中的一或多种：半导电材料(例如，比如单晶硅或多晶硅(polycrystalline silicon/polysilicon)等硅材料；硅-锗；锗；砷化镓；氮化镓；磷化镓；磷化铟；氮化铟镓；以及氮化铝镓中的一或多个)、支撑结构上的基底半导电材料、玻璃材料(例如，硼硅酸盐玻璃(BSP)、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、铝硅酸盐玻璃、碱土硼铝酸盐玻璃、石英、二氧化钛硅酸盐玻璃和钠钙玻璃中的一或多个)，以及陶瓷材料(例如，聚铝氮化物(p-AlN)、聚铝氮化物上硅(SOPAN)、氮化铝(AlN)、氧化铝(例如，蓝宝石；α-Al2O3)和碳化硅中的一或多个)。基底结构102可被配置成促进微电子装置结构100的安全处理以供后续附接到至少一个额外微电子装置结构，如下文进一步详细描述。
经掺杂半导电材料104可由掺杂有至少一种导电掺杂剂(例如，至少一种n型掺杂剂，比如磷(P)、砷(Ar)、锑(Sb)和铋(Bi)中的一或多个；至少一种p型掺杂剂，比如硼(B)、铝(Al)和镓(Ga)中的一或多个)的至少一种半导电材料形成，且包含所述至少一种半导电材料。在一些实施例中，经掺杂半导电材料104由以下材料中的一或多个形成并且包含以下材料中的一或多个：硅材料，例如单晶硅或多晶硅；硅-锗材料；锗材料；砷化镓材料；氮化镓材料；以及磷化铟材料。作为非限制性实例，经掺杂半导电材料104可由掺杂有至少一种导电掺杂剂(例如，至少一种n型掺杂剂、至少一种p型掺杂剂)的外延硅(例如，经由外延生长形成的单晶硅)形成并且包含所述外延硅。作为另一非限制性实例，经掺杂半导电材料104可由掺杂有至少一种导电掺杂剂(例如，至少一种n型掺杂剂、至少一种p型掺杂剂)的多晶硅形成并且包含所述多晶硅。
接下来参考图1B，初步堆叠结构106可形成于经掺杂半导电材料104上或上方。如图1B所示，初步堆叠结构106包含布置成层次112的绝缘结构108和牺牲结构110的竖直交替(例如，在Z方向中)序列。初步堆叠结构106的层次112中的每一个可包含牺牲结构110中的至少一个与绝缘结构108中的至少一个竖直相邻。初步堆叠结构106可形成为包含任何所要数目的层次112，例如大于或等于十六(16)个层次112、大于或等于三十二(32)个层次112、大于或等于六十四(64)个层次112、大于或等于一百二十八(128)个层次112，或者大于或等于两百五十六(256)个层次112。如图1B所示，初步堆叠结构106可形成为包含竖直上覆于(例如，在Z方向中)经掺杂半导电材料104的第一层次112A、竖直上覆于第一层次112A的第二层次112B，以及竖直上覆于第二层次112B的额外数量(例如，数目、量)的层次112。第一层次112A可包含第一绝缘结构108A和第一绝缘结构108A上方的第一牺牲结构110A；且第二层次112B可包含第二绝缘结构108B和第二绝缘结构108B上方的第二牺牲结构110B。如下文进一步详细描述，可采用第一牺牲结构110A来形成用于随后形成的微电子装置(例如，存储器装置)的选择装置(在本文中也被称为“选择器”)。
如图1B所示，第一层次112A和第二层次112B可被配置成使得第一层次112A的第一牺牲结构110A和第二层次112B的第二牺牲结构110B之间的竖直分隔(例如，在Z方向中)大于初步堆叠结构106的其它竖直相邻层次112之间的竖直分隔。举例来说，竖直***于第一牺牲结构110A和第二牺牲结构110B之间的第二绝缘结构108B可形成为具有比竖直上覆于第二绝缘结构108B的初步堆叠结构106的绝缘结构108中的个别其它绝缘结构相对更大的竖直厚度(例如，在Z方向中)。第二绝缘结构108B的竖直厚度可例如形成为比竖直上覆于第二绝缘结构108B的初步堆叠结构106的另一个别绝缘结构108(例如，第三绝缘结构、第四绝缘结构、第五绝缘结构)的竖直厚度大约1.25到约2.5倍。
初步堆叠结构106的层次112的绝缘结构108可由至少一种绝缘材料形成并且包含所述至少一种绝缘材料，例如以下中的一或多个：至少一种介电氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx和MgOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)，以及至少一种介电碳氧氮化物材料(例如，SiOxCzNy)。绝缘结构108中的每一个可个别地为大体上均质的，或可为大体上异质的。如本文中所使用，术语“均质”意指材料的量贯穿结构的不同部分(例如，不同水平部分、不同竖直部分)不变化。相反地，如本文中所使用，术语“异质”意指材料的量贯穿结构的不同部分变化。在一些实施例中，绝缘结构108中的每一个为大体上均质的。在另外的实施例中，绝缘结构108中的至少一个为大体上异质的。绝缘结构108中的一或多个可例如由至少两种不同绝缘材料(例如，至少两种不同介电材料)的堆叠(例如，层压物)形成并且包含所述堆叠。在一些实施例中，绝缘结构108中的每一个由例如SiOx(例如，SiO2)等介电氧化物材料形成并且包含所述介电氧化物材料。绝缘结构108可各自为大体上平面的，且可各自分别展现所要厚度(例如，在Z方向中的竖直高度)。另外，绝缘结构108中的每一个可彼此大体上相同(例如，具有大体上相同的材料组成、材料分布、大小和形状)，或绝缘结构108中的至少一个可不同于绝缘结构108中至少一个其它绝缘结构(例如，具有不同材料组成、不同材料分布、不同大小和不同形状中的一或多个)。在一些实施例中，绝缘结构108中的每一个与绝缘结构108中的每一其它绝缘结构大体上相同。
初步堆叠结构106的层次112的牺牲结构110可由可相对于绝缘结构108的绝缘材料选择性地移除的至少一种材料(例如，至少一种绝缘材料)形成并且包含所述至少一种材料。牺牲结构110的材料组成不同于绝缘结构108的材料组成。牺牲结构110可相对于绝缘结构108在共同(例如，集体、相互)暴露于第一蚀刻剂期间选择性地可蚀刻，且绝缘结构108可相对于牺牲结构110在共同暴露于第二不同蚀刻剂期间选择性地可蚀刻。如本文中所使用，如果材料展现比另一种材料的蚀刻速率大至少约五倍(5x)，例如大约十倍(10x)、大约二十倍(20x)或大约四十倍(40x)的蚀刻速率，则所述材料相对于所述另一种材料“选择性地可蚀刻”。作为非限制性实例，牺牲结构110可由额外绝缘材料形成且包含所述额外绝缘材料，例如以下中的一或多个：至少一种介电氧化物材料(例如，SiOx，磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx和MgOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)和至少一种介电碳氧氮化物材料(例如，SiOxCzNy)。在一些实施例中，牺牲结构110中的每一个由例如SiNy(例如，Si3N4)等介电氮化物材料形成并且包含所述介电氮化物材料。牺牲结构110中的每一个可个别地为大体上均质的或大体上异质的。在一些实施例中，初步堆叠结构106的牺牲结构110中的每一个为大体上均质的。在额外实施例中，初步堆叠结构106的牺牲结构110中的至少一个为大体上异质的。牺牲结构110可各自为大体上平面的，且可各自分别展现所要厚度(例如，在Z方向中的竖直高度)。另外，牺牲结构110中的每一个可彼此大体上相同(例如，展现大体上相同的材料组成、材料分布、大小和形状)，或牺牲结构110中的至少一个可不同于牺牲结构110中至少一个其它牺牲结构(例如，展现不同材料组成、不同材料分布、不同大小和不同形状中的一或多个)。在一些实施例中，牺牲结构110中的每一个与牺牲结构110中的每一其它牺牲结构大体上相同。
接下来参考图1C，开口114(例如，孔隙、通孔)可形成为竖直延伸(例如，在Z方向中)穿过初步堆叠结构106和经掺杂半导电材料104中的每一个，并进入基底结构102；且接着可在开口114内形成(例如，外延地生长)半导电结构115，且所述半导电结构115可部分填充开口114。如图1C所展示，开口114可各自分别从初步堆叠结构106的最上表面竖直延伸到基底结构102的最上表面和基底结构102的最下表面之间的竖直位置。半导电结构115可填充开口114的下部部分，如下文进一步详细描述。开口114的剩余(例如，未填充的)上部部分可用于形成单元柱结构，所述单元柱结构用于形成竖直延伸的存储器单元串，如下文进一步详细描述。
开口114可各自分别形成为展现几何配置(例如，尺寸、形状)和间隔。开口114的几何配置和间隔可至少部分基于微电子装置结构100的其它特征的配置和位置来选择。举例来说，开口114可经设定大小、形状和间隔以便于随后在其中形成额外特征(例如，额外结构、额外材料)的所要几何配置和间隔。在一些实施例中，每一开口114形成为具有大体上圆形水平横截面形状。在额外实施例中，开口114中的一或多个(例如，每一个)形成为具有不同(例如，非圆形)水平横截面形状，例如四边形水平横截面形状(例如，正方形水平横截面形状)、卵形水平横截面形状、椭圆形水平横截面形状、三角形水平横截面形状或另一水平横截面形状中的一或多个。开口114中的每一个可形成为展现与开口114中的每一其它开口大体上相同的几何配置(例如，相同尺寸和相同形状)和水平间隔(例如，X方向中、Y方向中)，或至少一些开口114可形成为展现与至少一些其它开口114不同的几何配置(例如，一或多个不同尺寸、不同形状)和/或不同水平间隔。
仍参看图1C，在每一开口114内，其中的半导电结构115可形成(例如，外延地生长)以从基底结构102内的开口114的下部竖直边界(例如，基底结构102的最上表面和基底结构102的最下表面之间)竖直延伸到竖直上覆于初步堆叠结构106的第一层次112A的第一牺牲结构110A的位置。每一半导电结构115可从基底结构102内的下部边界竖直延伸穿过经掺杂半导电材料104和初步堆叠结构106的第一层次112A(包含其第一绝缘结构108A和第一牺牲结构110A)中的每一个，且到达初步堆叠结构106的层次112中的另一层次(例如，第二层次112B内)的竖直边界内的上部边界。在一些实施例中，在每一开口114内，其中的半导电结构115的上部边界(例如，上表面)形成为定位于初步堆叠结构106的第二层次112B的第二绝缘结构108B的上部竖直边界(例如，上表面)和下部竖直边界(例如，下表面)之间。
半导电结构115可由外延半导电材料(例如，经由外延生长形成的半导电材料)形成并且包含所述外延半导电材料。在一些实施例中，半导电结构115由外延硅(例如，经由外延生长形成的单晶硅)形成且包含所述外延硅。
接下来参考图1D，单元柱结构116和经掺杂半导电结构117可形成于开口114(图1C)的剩余部分内。单元柱结构116和经掺杂半导电结构117可至少部分(例如，大体上)填充开口114(图1C)的剩余部分。如图1D所示，经掺杂半导电结构117可在开口114(图1C)内竖直介入于半导电结构115和单元柱结构116之间。举例来说，经掺杂半导电结构117可形成于半导电结构115中或上，且单元柱结构116可形成于经掺杂半导电结构117上。在一些实施例中，经掺杂半导电结构117定位于初步堆叠结构106的第二层次112B的第二绝缘结构108B的上部竖直边界(例如，上表面)和下部竖直边界(例如，下表面)之间。单元柱结构116的最上表面可与初步堆叠结构106的最上表面大体上共面。
经掺杂半导电结构117可各自分别由掺杂有至少一种导电掺杂剂(例如，至少一种n型掺杂剂，比如磷(P)、砷(Ar)、锑(Sb)和铋(Bi)中的一或多个；至少一种p型掺杂剂，比如硼(B)、铝(Al)和镓(Ga)中的一或多个)的至少一种半导电材料形成，且包含所述至少一种半导电材料。经掺杂半导电结构117的材料组成可与经掺杂半导电材料104的材料组成大体上相同，或经掺杂半导电结构117的材料组成可不同于经掺杂半导电材料104的材料组成。在一些实施例中，经掺杂半导电结构117由以下材料中的一或多个形成并且包含以下材料中的一或多个：硅材料，例如单晶硅或多晶硅；硅-锗材料；锗材料；砷化镓材料；氮化镓材料；以及磷化铟材料。作为非限制性实例，经掺杂半导电结构117可由掺杂有至少一种导电掺杂剂(例如，至少一种n型掺杂剂、至少一种p型掺杂剂)的外延硅(例如，经由外延生长形成的单晶硅)形成并且包含所述外延硅。作为另一非限制性实例，经掺杂半导电结构117可由掺杂有至少一种导电掺杂剂(例如，至少一种n型掺杂剂、至少一种p型掺杂剂)的多晶硅形成并且包含所述多晶硅。
单元柱结构116可各自分别由材料堆叠形成且包含所述材料堆叠，所述材料堆叠促进在后续处理动作之后使用单元柱结构116来形成竖直延伸的存储器单元串，如下文进一步详细描述。借助于非限制性实例，单元柱结构116中的每一个可形成为包含第一介电氧化物材料118(例如，SiOx，比如SiO2；AlOx，比如Al2O3)、介电氮化物材料120(例如，SiNy，比如Si3N4)、第二氧化物介电材料122(例如，SiOx，比如SiO2)、半导电材料124(例如，Si，比如多晶Si)，以及介电填充材料125(例如，介电氧化物、介电氮化物、空气)。第一介电氧化物材料118可形成于微电子装置结构100的表面(例如，初步堆叠结构106和经掺杂半导电结构117的表面)上或上方，在开口114(图1C)的剩余部分的边界(例如，水平边界、下部竖直边界)处。介电氮化物材料120可在开口114(图1C)内形成于第一介电氧化物材料118的表面上或上方。第二氧化物介电材料122可在开口114(图1C)内形成于介电氮化物材料120的表面上或上方。半导电材料124可在开口114(图1C)内形成于第二氧化物介电材料122的表面上或上方。介电填充材料125可占据(例如，填充)未被单元柱结构116的其它特征(例如，第一介电氧化物材料118、介电氮化物材料120、第二氧化物介电材料122、半导电材料124)占据的开口114(图1C)的中心部分。
可通过在开口114(图1D)的剩余部分内循序地沉积第一介电氧化物材料118、介电氮化物材料120、第二氧化物介电材料122和半导电材料124来形成单元柱结构116。随后，可移除(例如，穿通)开口114(图1D)的剩余部分内的水平中心和竖直下部位置处的第一介电氧化物材料118、介电氮化物材料120、第二氧化物介电材料122和半导电材料124的部分，以暴露(例如，露出)经掺杂半导电结构117的区。在一些实施例中，第一介电氧化物材料118、介电氮化物材料120、第二氧化物介电材料122和半导电材料124经受穿通蚀刻以暴露经掺杂半导电结构117的区。穿通蚀刻还可部分蚀刻到经掺杂半导电结构117中。因为开口114(图1D)随着竖直前进到微电子装置结构100中更深处可能水平地向内逐渐变细，所以经掺杂半导电材料104的形成可通过相对于开口114(图1C)的实际下部边界(例如，经掺杂半导电材料104的第二部分105B的下部边界)的关键尺寸有效地增加充当单元柱结构116的下部边界的开口114(图1C)的关键尺寸部分来促进穿通蚀刻。在穿通蚀刻之后，介电填充材料125可设置在半导电材料124上或上方，且可采用材料移除工艺(例如，平面化工艺，比如CMP工艺)来暴露初步堆叠结构106的上表面且形成单元柱结构116。
接下来参考图1E，微电子装置结构100可经受所谓的“替换栅极”或“后栅极(gatelast)”处理动作以至少部分地用导电结构130替换初步堆叠结构106(图1D)的牺牲结构110(图1D)且形成堆叠结构126。如图1E所示，堆叠结构126包含布置成层次132的额外绝缘结构128和导电结构130的竖直交替(例如，在Z方向中)序列。在“替换栅极”处理动作之后，额外绝缘结构128可对应于初步堆叠结构106(图1D)的绝缘结构108(图1D)的剩余部分(例如，剩余部分、未移除部分)。此外，深接触结构134可形成为竖直地延伸穿过堆叠结构126且到达或进入经掺杂半导电材料104。深接触结构134可借助于形成为水平介于深接触结构134和堆叠结构126之间的绝缘衬里结构136而与堆叠结构126的层次132的导电结构130电隔离。
堆叠结构126的层次132中的每一个包含导电结构130中的至少一个竖直相邻于额外绝缘结构128中的至少一个。如图1E所示，堆叠结构126可形成为包含竖直上覆于(例如，在Z方向中)经掺杂半导电材料104的第一层次132A、竖直上覆于第一层次132A的第二层次132B，以及竖直上覆于第二层次132B的额外数量(例如，数目、量)的层次132。第一层次132A可包含第一额外绝缘结构128A和第一额外绝缘结构128A上方的第一导电结构130A；且第二层次132B可包含第二额外绝缘结构128B和第二额外绝缘结构128B上方的第二导电结构130B。如下文进一步详细描述，第一导电结构130A可用于形成用于随后形成的微电子装置(例如，存储器装置)的选择装置。
堆叠结构126的层次132的导电结构130可由导电材料形成并且包含所述导电材料。借助于非限制性实例，导电结构130可各自分别由包括以下中的一或多个的金属材料形成且包含所述金属材料：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，导电结构130由W形成且包含W。导电结构130中的每一个可个别地为大体上均质的，或导电结构130中的一或多个可个别地为大体上异质的。在一些实施例中，导电结构130中的每一个形成为大体上均质的。在额外实施例中，导电结构130中的每一个形成为异质的。每一导电结构130可例如由至少两个不同导电材料的堆叠形成且包含所述堆叠。
仍参看图1E，可在导电结构130周围形成栅极介电材料119。栅极介电材料119可由至少一种介电材料形成并且包含所述至少一种介电材料，例如以下中的一或多个：至少一种介电氧化物材料(例如，SiOx、AlOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃中的一或多个)、至少一种介电氮化物材料(例如，SiNy)和至少一种低k介电材料(例如，SiOxCy、SiOxNy、SiCxOyHz和SiOxCzNy中的一或多个)。在一些实施例中，栅极介电材料119中的每一个由至少一种介电氧化物材料(例如，SiOx，比如SiO2)形成并且包含所述至少一种介电氧化物材料。
如图1E所示，在堆叠结构126的第一层次132A内，第一导电结构130A、栅极介电材料119和半导电结构115的组合可形成选择装置121。在其中栅极介电材料119由介电氧化物材料(例如，SiOx，比如SiO2)形成并且包含所述介电氧化物材料的实施例中，选择装置121包括金属氧化物半导体(MOS)选择装置(在本文中也被称为“MOS选择器”)。第一导电结构130A可充当用于选择装置121(例如，MOS选择器)的金属结构，半导电结构115可充当用于选择装置121(例如，MOS选择器)的半导电结构，且栅极介电材料119可介入于第一导电结构130A和半导电结构115之间。如图1E所示，针对个别选择装置121(例如，个别MOS选择器)，其栅极介电材料119可水平地***于第一导电结构130A和与选择装置121相关联的个别半导电结构115的侧表面之间。
仍参看图1E，还可在导电结构130周围形成一或多个额外衬里材料(例如，绝缘衬里材料、导电衬里材料)。额外衬里材料可例如由以下中的一或多个形成且包含以下中的一或多个：金属(例如，钛、钽)、合金、金属氮化物(例如，氮化钨、氮化钛、氮化钽)和金属氧化物(例如，氧化铝)。在一些实施例中，额外衬里材料包括用作用于形成导电结构130的晶种材料的至少一种导电材料。在一些此类实施例中，额外衬里材料包括氮化钛。在另外的实施例中，额外衬里材料进一步包含氧化铝。作为非限制性实例，氧化铝可形成为直接邻近于栅极介电材料119和额外绝缘结构128中的所述一或多个，氮化钛可形成为直接邻近于氧化铝，且钨可形成为直接邻近于氮化钛。为了清晰和容易理解描述内容，图1E中未示出额外衬里材料，但应理解，额外衬里材料可安置在导电结构130周围。
为了经由“替换栅极”处理动作形成堆叠结构126，可形成槽(例如，缝隙、沟槽)以竖直地延伸穿过初步堆叠结构106(图1D)从而形成离散块。随后，可穿过槽选择性地移除(例如，选择性地蚀刻和掘出)初步堆叠结构106(图1D)的牺牲结构110(图1D)的部分且用介电材料和导电材料进行替换以形成栅极介电材料119和导电结构130。一些导电结构130可充当随后待使用微电子装置结构100形成的微电子装置(例如，存储器装置，比如3D NAND快闪存储器装置)的存取线结构(例如，字线结构)，且其它导电结构130(例如，第一导电结构130A)可充当随后形成的微电子装置的选择栅极结构。在形成导电结构130之后，可用至少一种介电材料填充槽。
继续参看图1E，堆叠结构126的层次132的单元柱结构116与导电结构130的相交点可限定在堆叠结构126内彼此串联耦合的竖直延伸的存储器单元串138。在一些实施例中，形成在堆叠结构126的不同层次132内的导电结构130和单元柱结构116的相交点处的存储器单元138包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元138包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“BETANOS”(带/势垒工程化TANOS)存储器单元，其中的每一个是MONOS存储器单元的子组。在另外的实施例中，存储器单元138包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属浮动栅极)作为电荷存储结构。浮动栅极可水平介于堆叠结构126的不同层次132的单元柱结构116和导电结构130的中心结构之间。
深接触结构134可被配置和定位成将随后待形成于堆叠结构126上的一或多个特征与下伏于堆叠结构126的一或多个其它特征(例如，经掺杂半导电材料104、随后待形成并耦合到经掺杂半导电材料104的额外特征)电连接。深接触结构134可由导电材料形成并且包含所述导电材料。在一些实施例中，深接触结构134由W形成且包含W。在额外实施例中，深接触结构134由经导电掺杂的多晶硅形成且包含经导电掺杂的多晶硅。
绝缘衬里结构136在深接触结构134的侧表面上方连续地延伸且大体上覆盖所述侧表面。绝缘衬里结构136可形成于至少一种绝缘材料上方且包含所述至少一种绝缘材料，例如以下中的一或多个：至少一种介电氧化物材料(例如，SiOx，磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx和MgOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)和至少一种介电碳氧氮化物材料(例如，SiOxCzNy)。在一些实施例中，绝缘衬里结构136中的每一个由至少一种介电氧化物材料(例如，SiOx，比如SiO2)形成并且包含所述至少一种介电氧化物材料。
接下来参考图1F，数字线结构139(例如，数据线结构、位线结构)、绝缘线结构140、数字线接触结构142、接合衬垫144和隔离材料146可形成于堆叠结构126上或上方。数字线结构139可竖直地形成在竖直延伸的存储器单元串138和深接触结构134上方且与竖直延伸的存储器单元串138和深接触结构134成电连通。绝缘线结构140可形成于数字线结构139上或上方。数字线接触结构142可竖直地延伸穿过绝缘线结构140，且可接触数字线结构139。对于每一数字线接触结构142，其第一部分142A可竖直上覆于绝缘线结构140中的一个，且其第二部分142B可竖直地延伸穿过绝缘线结构140且接触(例如，物理接触、电接触)数字线结构139中的一个。接合衬垫144可形成于数字线接触结构142上或上方。隔离材料146可覆盖并环绕堆叠结构126、数字线结构139、绝缘线结构140、数字线接触结构142和接合衬垫144的部分。
数字线结构139可展现在第一水平方向(例如，Y方向)中平行地延伸的水平伸长形状。如本文中所使用，术语“平行”表示大体上平行。数字线结构139可各自展现大体上相同的尺寸(例如，X方向中的宽度、Y方向中的长度、Z方向中的高度)、形状和间隔(例如，X方向中)。在额外实施例中，数字线结构139中的一或多个可展现以下中的一或多个：至少一个与数字线结构139中的一或多个其它数字线结构不同的尺寸(例如，不同长度、不同宽度、不同高度)和不同形状，和/或至少两个水平相邻的数字线结构139之间的间隔(例如，X方向中)可不同于至少两个其它水平相邻的数字线结构139之间的间隔。
数字线结构139可由导电材料形成并且包含导电材料。借助于非限制性实例，数字线结构139可各自分别由包括以下中的一或多个的金属材料形成且包含所述金属材料：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，数字线结构139各自个别地由W形成且包含W。数字线结构139中的每一个可个别地为大体上均质的，或数字线结构139中的一或多个可个别地为大体上异质的。如果数字线结构139为异质的，则数字线结构139中包含的一或多个元素的量贯穿数字线结构139的不同部分可逐步地变化(例如，突然改变)，或可持续地变化(例如，渐进地改变，比如线性地、呈抛物线形)。在一些实施例中，数字线结构139中的每一个为大体上均质的。在额外实施例中，数字线结构139中的每一个为异质的。每一数字线结构139可例如由至少两个不同导电材料的堆叠形成且包含所述堆叠。
绝缘线结构140可充当用于数字线结构139的绝缘盖帽结构(例如，介电盖帽结构)。绝缘线结构140可具有在第一水平方向(例如，Y方向)中平行地延伸的水平伸长形状。绝缘线结构140的水平尺寸、水平路径和水平间隔可与数字线结构139的水平尺寸、水平路径和水平间隔大体上相同。
绝缘线结构140可由绝缘材料形成并且包含绝缘材料。借助于非限制性实例，绝缘线结构140可各自分别由例如SiNy(例如，Si3N4)等介电氮化物材料形成且包含所述介电氮化物材料。绝缘线结构140可各自为大体上均质的，或绝缘线结构140中的一或多个可为异质的。如果绝缘线结构140为异质的，则绝缘线结构140中包含的一或多个元素的量贯穿绝缘线结构140的不同部分可逐步地变化(例如，突然改变)，或可持续地变化(例如，渐进地改变，比如线性地、呈抛物线形)。在一些实施例中，绝缘线结构140中的每一个为大体上均质的。在额外实施例中，绝缘线结构140中的每一个为异质的。每一绝缘线结构140可例如由至少两个不同介电材料的堆叠形成且包含所述堆叠。
仍参看图1F，个别数字线接触结构142可至少部分(例如，大体上)在X方向中与个别绝缘线结构140(及因此，个别数字线结构139)水平对准。举例来说，X方向中数字线接触结构142的水平中心线可与X方向中绝缘线结构140的水平中心线大体上对准。此外，数字线接触结构142可在Y方向中沿着绝缘线结构140(及因此，数字线结构139)形成在所要位置处。在一些实施例中，至少一些数字线接触结构142在Y方向中设置在彼此不同的位置处。举例来说，数字线接触结构142中的第一个可沿着绝缘线结构140中的第一个的Y方向中的长度设置在与数字线接触结构142中的第二个沿着绝缘线结构140中的第二个的Y方向中的长度的位置相比不同的位置处。换句话说，至少一些(例如，所有)数字线接触结构142可在Y方向中彼此水平偏移。在额外实施例中，数字线接触结构142中的两个或两个以上在Y方向中彼此水平对准。在一些实施例中，采用数字线接触结构142作为用于待使用微电子装置结构100形成的微电子装置(例如，存储器装置)的数字线接触结构(例如，数据线接触结构、位线接触结构)，如下文进一步详细描述。
数字线接触结构142可形成为展现所要几何配置(例如，所要尺寸、所要形状)。如图1F所示，在一些实施例中，个别数字线接触结构142的第一部分142A(例如，上部部分)形成为比数字线接触结构142的第二部分142B(例如，下部部分)宽。隔离材料146的侧表面可限定数字线接触结构142的水平边界。数字线接触结构142可从接合衬垫144的下部竖直边界(例如，下表面)竖直延伸(例如，在Z方向中)到数字线结构139的上部竖直边界(例如，上表面)。
数字线接触结构142可各自分别由导电材料形成且包含所述导电材料。借助于非限制性实例，数字线接触结构142可由以下中的一或多个形成且包含以下中的一或多个：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，数字线接触结构142由Cu形成且包含Cu。在额外实施例中，数字线接触结构142由W形成且包含W。
接合衬垫144可形成于数字线接触结构142的上表面上或上方。接合衬垫144可形成为在多个绝缘线结构140上方(及因此，多个数字线结构139上方)水平延伸。个别接合衬垫144可耦合到个别数字线接触结构142。接合衬垫144可用于将数字线接触结构142耦合到额外接合衬垫和额外导电接触结构，如下文进一步详细描述。
接合衬垫144可各自分别由导电材料形成且包含导电材料。借助于非限制性实例，接合衬垫144可由以下中的一或多个形成且包含以下中的一或多个：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。接合衬垫144的材料组成可与数字线接触结构142的材料组成大体上相同，或接合衬垫144的材料组成可不同于数字线接触结构142的材料组成。在一些实施例中，接合衬垫144由Cu形成且包含Cu。
仍参看图1F，隔离材料146可由至少一种绝缘材料形成并且包含所述至少一种绝缘材料。借助于非限制性实例，隔离材料146可由以下中的一或多个形成并且包含以下中的一或多个：至少一种介电氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx和TiOx中的一或多种)、至少一种介电氮化物材料(例如，SiNy)、至少一种介电氮氧化物材料(例如，SiOxNy)、至少一种介电碳氧氮化物材料(例如，SiOxCzNy)，以及非晶碳。在一些实施例中，隔离材料146由SiOx(例如，SiO2)形成并且包含SiOx。隔离材料146可为大体上均质的，或隔离材料146可为异质的。如果隔离材料146为异质的，则隔离材料146中包含的一或多种元素的量贯穿隔离材料146的不同部分可逐步地变化(例如，突然改变)，或可持续地变化(例如，渐进地改变，比如线性地、呈抛物线形)。在一些实施例中，隔离材料146为大体上均质的。在额外实施例中，隔离材料146为异质的。隔离材料146可以例如由至少两种不同介电材料的堆叠形成并且包含所述堆叠。
先前参考图1F描述的处理阶段之后的微电子装置结构100可用于形成本公开的微电子装置(例如，存储器装置，比如3D NAND快闪存储器装置)。借助于非限制性实例，图2A到2H是示出根据本公开的实施例的形成微电子装置的方法的简化部分横截面视图。结合下文提供的描述，对所属领域的一般技术人员将显而易见的是，本文所描述的方法和结构可用于形成各种装置和电子***。
参看图2A，可形成随后待附接到微电子装置结构100(图1F)的额外微电子装置结构200。额外微电子装置结构200可形成为包含半导电基底结构202、栅极结构204、第一布线结构206、第一接触结构208、第二接触结构210、额外接合衬垫212和额外隔离材料214。额外微电子装置结构200可形成随后待使用额外微电子装置结构200和微电子装置结构100(图1F)形成的微电子装置的控制逻辑区216，如下文进一步详细描述。额外微电子装置结构200的半导电基底结构202、栅极结构204、第一布线结构206和第一接触结构208的部分形成控制逻辑区216的各种控制逻辑装置218，也如下文进一步详细描述。
额外微电子装置结构200的半导电基底结构202(例如，半导电晶片)包括在上面形成额外微电子装置结构200的额外特征(例如，材料、结构、装置)的基底材料或构造。半导电基底结构202可包括支撑结构上的半导电结构(例如，半导电晶片)或基底半导电材料。举例来说，半导电基底结构202可包括常规硅衬底(例如，常规硅晶片)，或包括半导电材料的另一块状衬底。在一些实施例中，半导电基底结构202包括硅晶片。此外，半导电基底结构202可包含形成于其中和/或其上的一或多个层、结构和/或区。举例来说，半导电基底结构202可包含经导电掺杂区和未掺杂区。经导电掺杂区可例如被采用作为用于控制逻辑区216的控制逻辑装置218的晶体管的源极区和漏极区；且未掺杂区可例如被采用作为用于控制逻辑装置218的晶体管的沟道区。
如图2A所示，额外微电子装置结构200的控制逻辑区216的栅极结构204可竖直上覆于(例如，在Z方向中)半导电基底结构202的部分。栅极结构204可个别地在额外微电子装置结构200的控制逻辑区216内的控制逻辑装置218的晶体管之间水平延伸，且由所述晶体管采用。栅极结构204可由导电材料形成并且包含所述导电材料。栅极介电材料(例如，介电氧化物)可竖直介于(例如，在Z方向中)晶体管的栅极结构204和沟道区之间(例如，在半导电基底结构202内)。
第一布线结构206可竖直上覆于(例如，在Z方向中)半导电基底结构202，且可借助于第一接触结构208电连接到半导电基底结构202。第一布线结构206可充当用于随后待使用额外微电子装置结构200和微电子装置结构100(图1F)形成的微电子装置的本地布线结构。第一接触结构208的第一群组208A可在半导电基底结构202的区(例如，经导电掺杂区，比如源极区和漏极区)之间竖直延伸，且将所述区耦合到第一布线结构206中的一或多个。此外，第一接触结构208的第二群组208B可在一些第一布线结构206之间竖直延伸，且将这些第一布线结构206彼此耦合。
第一布线结构206可各自分别由导电材料形成且包含所述导电材料。借助于非限制性实例，第一布线结构206可由以下中的一或多个形成且包含以下中的一或多个：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第一布线结构206由Cu形成且包含Cu。在额外实施例中，第一布线结构206由W形成且包含W。
第一接触结构208(包含其第一群组208A和第二群组208B)可各自分别由导电材料形成且包含导电材料。借助于非限制性实例，第一布线结构206可由以下中的一或多个形成且包含以下中的一或多个：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第一接触结构208由Cu形成且包含Cu。在额外实施例中，第一接触结构208由W形成且包含W。在另外的实施例中，第一接触结构208的第一群组208A的第一接触结构208由第一导电材料(例如，W)形成且包含所述第一导电材料；且第一接触结构208的第二群组208B的第一接触结构208由第二不同导电材料(例如，Cu)形成且包含所述第二不同导电材料。
如先前所提及，半导电基底结构202的部分(例如，充当源极区和漏极区的经导电掺杂区、充当沟道区的未掺杂区)、栅极结构204、第一布线结构206和第一接触结构208形成控制逻辑区216的各种控制逻辑装置218。在一些实施例中，控制逻辑装置218包括互补金属氧化物半导体(CMOS)电路***。控制逻辑装置218可被配置成控制随后待使用额外微电子装置结构200和微电子装置结构100(图1F)形成的微电子装置(例如，存储器装置)的其它组件(例如，存储器单元)的各种操作。作为非限制性实例，控制逻辑装置218可包含以下中的一或多个(例如，每一个)：电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、延迟锁定回路(DLL)电路***(例如，环形振荡器)、Vdd调节器、驱动器(例如，串驱动器)、页缓冲器、解码器(例如，本地叠组解码器、列解码器、行解码器)、感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、修复电路***(例如，列修复电路***、行修复电路***)、I/O装置(例如，本地I/O装置)、存储器测试装置、阵列多路复用器(MUX)、错误检查和校正(ECC)装置、自刷新/耗损均衡装置，和其它芯片/叠组控制电路***。
继续参看图2A，额外微电子装置结构200的第二接触结构210可竖直上覆于且耦合到控制逻辑区216的一些第一布线结构206。在一些实施例中，第二接触结构210包括竖直地延伸穿过***于额外接合衬垫212和第一布线结构206之间的额外隔离材料214的部分的导电填充通孔。第二接触结构210可由导电材料形成并且包含所述导电材料。借助于非限制性实例，第二接触结构210可由以下中的一或多个形成且包含以下中的一或多个：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第二接触结构210中的每一个由Cu形成并且包含Cu。
额外微电子装置结构200的额外接合衬垫212可竖直上覆于且耦合到第二接触结构210。第二接触结构210可从额外接合衬垫212和一些第一布线结构206竖直延伸，且在额外接合衬垫212和一些第一布线结构206之间。额外接合衬垫212可经配置和定位以供附接到微电子装置结构(图1F)的接合衬垫144(图1F)，从而形成连接的接合衬垫，如下文进一步详细描述。额外接合衬垫212可由导电材料形成并且包含所述导电材料。借助于非限制性实例，额外接合衬垫212可由以下中的一或多个形成且包含以下中的一或多个：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，额外接合衬垫212中的每一个由Cu形成并且包含Cu。
仍参看图2A，额外隔离材料214可覆盖并环绕至少第一布线结构206、第二接触结构210和额外接合衬垫212的部分。额外隔离材料214可随后在使用微电子装置结构100(图1F)和额外微电子装置结构200形成微电子装置(例如，存储器装置)的过程中附接到微电子装置结构100(图1F)的隔离材料146(图1F)，如下文进一步详细描述。额外隔离材料214的材料组成可与隔离材料146(图1F)的材料组成大体上相同，或额外隔离材料214的材料组成可不同于隔离材料146(图1F)的材料组成。在一些实施例中，额外隔离材料214由例如SiOx(例如，SiO2)等至少一种介电氧化物材料形成并且包含所述至少一种介电氧化物材料。在额外实施例中，额外隔离材料214由至少一种低k介电材料形成并且包含所述至少一种低k介电材料，例如碳氧化硅(SiOxCy)、氮氧化硅(SiOxNy)、氢化碳氧化硅(SiCxOyHz)和碳氮氧化硅(SiOxCzNy)中的一或多个。额外隔离材料214可为大体上均质的，或额外隔离材料214可为异质的。在一些实施例中，额外隔离材料214为大体上均质的。在额外实施例中，额外隔离材料214为异质的。额外隔离材料214可以例如由至少两种不同介电材料的堆叠形成并且包含所述堆叠。
接下来参看图2B，在形成微电子装置结构100以及单独形成额外微电子装置结构200之后，微电子装置结构100可竖直反转(例如，在Z方向中翻转为倒置)且附接(例如，接合)到额外微电子装置结构200以形成微电子装置结构组合件220。或者，额外微电子装置结构200可竖直反转(例如，在Z方向中翻转为倒置)且附接到微电子装置结构100以形成微电子装置结构组合件220。微电子装置结构100到额外微电子装置结构200的附接可将微电子装置结构100的接合衬垫144附接到额外微电子装置结构200的额外接合衬垫212以形成连接的接合衬垫222。此外，微电子装置结构100到额外微电子装置结构200的附接还可将微电子装置结构100的隔离材料146附接到额外微电子装置结构200的额外隔离材料214。如图2B所示，微电子装置结构100到额外微电子装置结构200的附接可形成随后待使用微电子装置结构组合件220形成的微电子装置(例如，存储器装置，比如3D NAND快闪存储器装置)的第一互连区224。在图2B中，在微电子装置结构100附接到额外微电子装置结构200以形成微电子装置结构组合件220之前微电子装置结构100相对于额外微电子装置结构200的竖直边界由虚线A-A描绘。微电子装置结构100可在无接合线的情况下附接到额外微电子装置结构200。
如图2B所示，第一互连区224的连接的接合衬垫222可从微电子装置结构100的数字线接触结构142和额外微电子装置结构200的第二接触结构210竖直延伸，且在微电子装置结构100的数字线接触结构142和额外微电子装置结构200的第二接触结构210之间竖直延伸。连接的接合衬垫222的额外接合衬垫212可从第二接触结构210和连接的接合衬垫222的接合衬垫144竖直延伸且在第二接触结构210和连接的接合衬垫222的接合衬垫144之间竖直延伸；且连接的接合衬垫222的接合衬垫144可从数字线接触结构142和连接的接合衬垫222的额外接合衬垫212竖直延伸，且在数字线接触结构142和连接的接合衬垫222的额外接合衬垫212之间竖直延伸。虽然在图2B中每一连接的接合衬垫222的额外接合衬垫212和接合衬垫144借助于虚线彼此区分，但额外接合衬垫212和接合衬垫144可彼此成一体式且连续。换句话说，每一连接的接合衬垫222可以是包含额外接合衬垫212作为其第一区和接合衬垫144作为其第二区的大体上整体式结构。对于每一连接的接合衬垫222，其额外接合衬垫212可在无接合线的情况下附接到接合衬垫144。
接下来参考图2C，在将微电子装置结构100(图2B)附接到额外微电子装置结构200之后，基底结构102(图2B)和半导电结构115的部分可被移除(例如，经由常规拆离工艺和/或常规碾磨工艺)。材料移除工艺可暴露(例如，露出)经掺杂半导电材料104和半导电结构115的剩余部分。如图2C所示，经掺杂半导电材料104的上表面可与半导电结构115的剩余部分的上表面大体上共面。经掺杂半导电材料104的上表面和半导电结构115的剩余部分可竖直上覆于单元柱结构116的上表面。此外，可选地，额外量(例如，额外体积)的经掺杂半导电材料(例如，经掺杂多晶硅)可在移除基底结构102(图2B)和半导电结构115的部分之后形成于经掺杂半导电材料104和半导电结构115的剩余部分上。如果形成，则额外量的经掺杂半导电材料可具有与经掺杂半导电材料104大体上相同的材料组成，或可具有与经掺杂半导电材料104不同的材料组成。此外，可选地，捆扎材料226可任选地形成于经掺杂半导电材料104和半导电结构115的剩余部分上或上方。经掺杂半导电材料104(和额外量的经掺杂半导电材料，如果存在的话)可以可选地在形成捆扎材料226(如果存在)之前和/或之后退火(例如，热退火)。使经掺杂半导电材料104(和额外量的经掺杂半导电材料，如果存在的话)退火可例如促进或增强经掺杂半导电材料104(和额外量的经掺杂半导电材料，如果存在的话)内的掺杂剂活化。
如果形成，则捆扎材料226可由导电材料形成并且包含导电材料。借助于非限制性实例，捆扎材料226(如果存在)可由包括以下中的一或多个的金属材料形成且包含所述金属材料：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，捆扎材料226由硅化钨(WSix)形成并且包含硅化钨。在额外实施例中，捆扎材料226由W和氮化钨(WNx)中的一或多个(例如，堆叠)形成且包含W和氮化钨(WNx)中的一或多个(例如，堆叠)。
接下来参考图2D，在移除基底结构102(图2B)之后，可移除(例如，蚀刻)经掺杂半导电材料104(和额外量的经掺杂半导电材料，如果存在的话)(图2C)和捆扎材料226(图2C)(如果存在的话)的区以由经掺杂半导电材料104(图2C)形成一或多个源极结构228和一或多个接触衬垫230，且由捆扎材料226(图2C)(如果存在的话)形成捆扎结构232。如图2D所示，源极结构228和接触衬垫230的形成可形成随后待使用微电子装置结构组合件220形成的微电子装置(例如，存储器装置)的存储器阵列区237。存储器阵列区237可包含堆叠结构126；单元柱结构116；深接触结构134；数字线结构139；绝缘线结构140；数字线接触结构142的部分(例如，第二部分142B(图1F))；以及包含源极结构228、接触衬垫230和捆扎结构232(如果存在)的源极层次235。
在存储器阵列区237的源极层次235内，源极结构228和接触衬垫230可彼此水平地相邻(例如，在X方向中、在Y方向中)。源极结构228可与接触衬垫230电隔离，且可定位于与接触衬垫230大体上相同的竖直位置(例如，在Z方向中)处。源极结构228可耦合到竖直延伸的存储器单元串138。接触衬垫230可耦合到堆叠结构126内的额外导电特征，例如深接触结构134中的一或多个。
上文关于图1A到1F和图2A到2C所描述的处理动作实现在形成存储器阵列区237的其它特征之后(例如，其后、随后)以及在将微电子装置结构100(图2B)附接到额外微电子装置结构200之后形成源极结构228、接触衬垫230和捆扎结构232(如果存在)。
接下来参考图2E，第三接触结构234可形成于源极结构228和接触衬垫230上方且与源极结构228和接触衬垫230成电连通，且第二布线结构236可形成于第三接触结构234上方且与第三接触结构234成电连通。第三接触结构234可形成为在第二布线结构236与源极层次235的源极结构228及接触衬垫230之间延伸。如果存在，则捆扎结构232可竖直介入于第三接触结构234与源极结构228及接触衬垫230之间。第三接触结构234可例如形成于捆扎结构232的上表面上。此外，如图2E所示，至少一种绝缘材料238可形成为覆盖且环绕第三接触结构234和第二布线结构236。所述至少一种绝缘材料238还可形成为覆盖且环绕源极结构228和接触衬垫230的部分。
第三接触结构234和第二布线结构236可各自由导电材料形成且包含所述导电材料。借助于非限制性实例，第三接触结构234和第二布线结构236可各自分别由以下中的一或多个形成且包含以下中的一或多个：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第三接触结构234和第二布线结构236各自由Cu形成且包含Cu。在额外实施例中，第三接触结构234由W形成且包含W，且第二布线结构236由Cu形成且包含Cu。
仍参看图2E，在一些实施例中，绝缘材料238由例如SiOx(例如，SiO2)等至少一种介电氧化物材料形成并且包含所述至少一种介电氧化物材料。在额外实施例中，绝缘材料238由至少一种低k介电材料形成并且包含所述至少一种低k介电材料，例如SiOxCy、SiOxNy、SiCxOyHz和SiOxCzNy中的一或多个。绝缘材料238可为大体上均质的，或绝缘材料238可为异质的。如果绝缘材料238为异质的，则绝缘材料238中包含的一或多种元素的量贯穿绝缘材料238的不同部分可逐步地变化(例如，突然改变)，或可持续地变化(例如，渐进地改变，比如线性地、呈抛物线形)。在一些实施例中，绝缘材料238为大体上均质的。在额外实施例中，绝缘材料238为异质的。绝缘材料238例如由至少两种不同介电材料的堆叠形成并且包含所述堆叠。
在额外实施例中，一或多个电容器(例如，一或多个金属-绝缘体-金属(MIM)电容器；一或多个金属-绝缘体-半导体(MIS)电容器)可形成在上文参考图2E所描述的处理阶段处。借助于非限制性实例，图2F和2G是示出本公开的实施例的简化部分横截面视图，其中电容器形成于先前参考图2D描述的源极层次235上。图2F展示本公开的实施例，其中一或多个MIM电容器形成于源极层次235上。图2G展示本公开的实施例，其中一或多个MIS电容器形成于源极层次235上。
参看图2F，在一些实施例中，一或多个MIM电容器240形成于源极层次235上。个别MIM电容器240可包含个别捆扎结构232的一部分、捆扎结构232上或上方的绝缘结构242，以及绝缘结构242上或上方的个别第三接触结构234。捆扎结构232的所述部分可充当MIM电容器240的第一金属结构，第三接触结构234可充当MIM电容器240的第二金属结构，且绝缘结构242可介入于捆扎结构232和第三接触结构234之间。如图2F所示，对于个别MIM电容器240，其绝缘结构242可定位成直接邻近于第三接触结构234的下表面和侧表面。绝缘结构242可***于与MIM电容器240相关联的第三接触结构234的下表面和捆扎结构232的上表面之间，且还可***于第三接触结构234的侧表面和水平地环绕第三接触结构234的绝缘材料238的侧表面之间。在额外实施例中，金属结构(例如，金属结构、合金结构)形成于捆扎结构232和绝缘结构242之间，且充当MIM电容器240的第一金属结构。
个别MIM电容器240的绝缘结构242可由绝缘材料形成并且包含所述绝缘材料。举例来说，绝缘结构242可由以下材料形成并且包含以下材料：至少一种介电氧化物材料，例如SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃；氟硅酸盐玻璃、AlOx中的一或多个；以及高k氧化物，例如HfOx、NbOx和TiOx中的一或多个。在一些实施例中，绝缘结构242由至少一种高k氧化物(例如，HfOx、NbOx和TiOx中的一或多个)形成并且包含所述至少一种高k氧化物。在额外实施例中，绝缘结构242由SiOx(例如，SiO2)形成并且包含SiOx。
MIM电容器240可使用本文中不详细描述的常规工艺(例如，常规材料沉积工艺、常规材料移除工艺，例如常规蚀刻工艺)和常规处理设备形成。一或多个掩模(例如，一或多个i线掩模(i-line mask))可用于在用于形成MIM电容器240的图案化和蚀刻工艺期间保护绝缘结构242的绝缘材料(例如，高k氧化物)。
接下来参考图2G，一或多个MIS电容器244形成于源极层次235上。个别MIS电容器244可包含个别源极结构228的一部分、源极结构228上或上方的绝缘结构246，以及绝缘结构246上或上方的金属结构248。金属结构248可充当MIS电容器244的金属结构，源极结构228的所述部分可充当MIS电容器244的半导电结构(例如，经导电掺杂的半导电结构)，且绝缘结构246可介入于源极结构228和金属结构248之间。如图2G所示，对于个别MIS电容器244，其绝缘结构246可***于与MIS电容器244相关联的金属结构248的下表面和源极结构228的上表面之间。如图2G所示，捆扎结构232(图2E)可不竖直地定位在MIS电容器244的源极结构228和绝缘结构246之间且与MIS电容器244的源极结构228和绝缘结构246接触。在一些此类实施例中，从源极层次235的源极结构228和接触衬垫230的上表面省略(例如，缺失)捆扎结构232。在额外实施例中，捆扎结构232形成于源极结构228和接触衬垫230的上表面的在MIS电容器244的水平边界外的部分上方，但从源极结构228的上表面的在MIS电容器244的水平边界内的其它部分省略。
个别MIS电容器244的绝缘结构246可由绝缘材料形成并且包含所述绝缘材料。举例来说，绝缘结构246可由以下材料形成并且包含以下材料：至少一种介电氧化物材料，例如SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃；氟硅酸盐玻璃、AlOx中的一或多个；以及高k氧化物，例如HfOx、NbOx和TiOx中的一或多个。在一些实施例中，绝缘结构246由至少一种高k氧化物(例如，HfOx、NbOx和TiOx中的一或多个)形成并且包含所述至少一种高k氧化物。在额外实施例中，绝缘结构246由SiOx(例如，SiO2)形成并且包含SiOx。
仍参看图2G，个别MIS电容器244的金属结构248可由包括以下中的一或多个的金属材料形成并且包含所述金属材料：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，一或多个MIS电容器244的金属结构248由W形成并且包含W。
MIM电容器244可使用本文中不详细描述的常规工艺(例如，常规材料沉积工艺、常规材料移除工艺，例如常规蚀刻工艺)和常规处理设备形成。一或多个掩模(例如，一或多个i线掩模)可用于在用于形成MIS电容器244的图案化和蚀刻工艺期间保护绝缘结构246的绝缘材料(例如，高k氧化物)。
返回参考图2E，在形成第二布线结构236之后，微电子装置结构组合件220可经受额外处理以将额外特征耦合到第二布线结构236。举例来说，参看图2H，第四接触结构250可形成于第二布线结构236上方且与第二布线结构236成电连通，且导电衬垫252可形成于第四接触结构250上方且与第四接触结构250成电连通。第四接触结构250可形成为在第二布线结构236和导电衬垫252之间延伸。第四接触结构250可例如形成于第二布线结构236的上表面上，且导电衬垫252可形成于第四接触结构250的上表面上。此外，如图2H所示，至少一个额外绝缘材料254可形成为覆盖且环绕第四接触结构250和导电衬垫252。所述至少一个额外绝缘材料254还可形成为覆盖且环绕第二布线结构236和绝缘材料238的部分。
第四接触结构250和导电衬垫252可各自由导电材料形成且包含所述导电材料。借助于非限制性实例，第四接触结构250和导电衬垫252可各自分别由以下中的一或多个形成且包含以下中的一或多个：至少一个金属、至少一个合金和至少一个含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第四接触结构250由W形成且包含W，且导电衬垫252由Al形成且包含Al。
仍参看图2H，额外绝缘材料254的材料组成可与绝缘材料238的材料组成大体上相同，或额外绝缘材料254的材料组成可不同于绝缘材料238的材料组成。在一些实施例中，额外绝缘材料254由例如SiOx(例如，SiO2)等至少一种介电氧化物材料形成并且包含所述至少一种介电氧化物材料。在额外实施例中，额外绝缘材料254由至少一种低k介电材料形成并且包含所述至少一种低k介电材料，例如SiOxCy、SiOxNy、SiCxOyHz和SiOxCzNy中的一或多个。额外绝缘材料254可为大体上均质的，或额外绝缘材料254可为异质的。如果额外绝缘材料254为异质的，则额外绝缘材料254中包含的一或多种元素的量贯穿额外绝缘材料254的不同部分可逐步地变化(例如，突然改变)，或可持续地变化(例如，渐进地改变，比如线性地、呈抛物线形)。在一些实施例中，额外绝缘材料254为大体上均质的。在额外实施例中，额外绝缘材料254为异质的。额外绝缘材料254例如由至少两种不同介电材料的堆叠形成并且包含所述堆叠。
如图2H所示，第四接触结构250、导电衬垫252和额外绝缘材料254的形成可形成第二互连区256。第二互连区256可包含第三接触结构234、第二布线结构236、绝缘材料238、第四接触结构250、导电衬垫252和额外绝缘材料254。此外，第二互连区256的形成可实现形成微电子装置258(例如，存储器装置，比如3D NAND快闪存储器装置)。微电子装置258可包含控制逻辑区216、第一互连区224、存储器阵列区237和第二互连区256。第二互连区256的至少第二布线结构236和导电衬垫252可充当用于微电子装置258的全局布线结构。第二布线结构236和导电衬垫252可例如被配置成从外部总线接收全局信号，且将全局信号中继到微电子装置258的其它组件(例如，结构、装置)。
因此，根据本公开的实施例，一种形成微电子装置的方法包括形成微电子装置结构。所述微电子装置结构包括：基底结构；经掺杂半导电材料，其上覆于所述基底结构；堆叠结构，其上覆于经掺杂半导电材料且包括导电结构和绝缘结构的竖直交替序列；半导电结构，其从基底结构内的位置竖直延伸穿过经掺杂半导电结构并进入堆叠结构的下部部分；单元柱结构，其竖直上覆于半导电结构且与半导电结构水平对准，所述单元柱结构竖直地延伸穿过堆叠结构的上部部分；以及数字线结构，其竖直上覆于堆叠结构。形成包括控制逻辑装置的额外微电子装置结构。微电子装置结构附接到额外微电子装置结构以形成微电子装置结构组合件。数字线结构竖直***于微电子装置结构组合件内的堆叠结构和控制逻辑装置之间。基底结构和半导电结构的部分被移除以暴露经掺杂半导电材料和半导电结构的额外部分。经掺杂半导电材料在移除基底结构和半导电结构的部分之后图案化以在堆叠结构上方形成耦合到单元柱结构的至少一个源极结构。
此外，根据本公开的实施例，一种微电子装置包括存储器阵列区、控制逻辑区、第一互连区和第二互连区。存储器阵列区包括：堆叠结构，其包括导电结构和绝缘结构的竖直交替序列；源极结构，其竖直上覆于堆叠结构且包括经掺杂半导电材料；半导电结构，其竖直地延伸穿过源极结构并进入堆叠结构的上部部分；单元柱结构，其竖直下伏于半导电结构且与半导电结构水平对准，所述单元柱结构竖直地延伸穿过堆叠结构的下部部分；以及数字线结构，其竖直地下伏于堆叠结构且与单元柱结构成电连通。控制逻辑区包括控制逻辑装置。第一互连区竖直***于存储器阵列区和控制逻辑区之间，且包括将存储器阵列区的数字线结构耦合到控制逻辑区的控制逻辑装置的额外导电结构。第二互连区竖直上覆于存储器阵列区，且包括与源极结构成电连通的另外的导电结构。
根据本公开的实施例的微电子装置(例如，微电子装置258(图2H))可用于本公开的电子***的实施例中。举例来说，图3是根据本公开的实施例的说明性电子***300的框图。电子***300可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具有Wi-Fi或蜂窝功能的平板电脑(例如，
Figure BDA0003116410670000281
或/>
Figure BDA0003116410670000282
平板电脑)、电子书、导航装置等。电子***300包含至少一个存储器装置302。存储器装置302可包括例如本文中先前所描述的微电子装置(例如，微电子装置258(图2H))。电子***300可进一步包含至少一个电子信号处理器装置304(通常被称作“微处理器”)。电子信号处理器装置304可以可选地包含本文中先前所描述的微电子装置(例如，微电子装置258(图2H))。虽然存储器装置302和电子信号处理器装置304描绘为图2A中的两(2)个单独装置，但在额外实施例中，具有存储器装置302和电子信号处理器装置304的功能性的单个(例如，仅一个)存储器/处理器装置包含在电子***300中。在此些实施例中，存储器/处理器装置可包含本文中先前所描述的微电子装置(例如，微电子装置258(图2H))。电子***300可进一步包含用于由用户将信息输入到电子***300中的一或多个输入装置306，例如鼠标或其它指向装置、键盘、触摸垫、按钮或控制面板。电子***300可进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置308，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置306和输出装置308可包括单个触摸屏装置，其可用于向电子***300输入信息以及向用户输出视觉信息。输入装置306和输出装置308可与存储器装置302和电子信号处理器装置304中的一或多个成电连通。
因此，根据本公开的实施例，一种电子***包括输入装置、输出装置、可操作地耦合到输入装置和输出装置的处理器装置，以及可操作地耦合到处理器装置的存储器装置。存储器装置包括堆叠结构、源极结构、数字线结构、半导电结构、单元柱结构、导电布线结构、控制逻辑装置和额外导电布线结构。堆叠结构包括若干层次，其各自包括导电结构和竖直相邻于所述导电结构的绝缘结构。源极结构上覆于堆叠结构。数字线结构下伏于堆叠结构。半导电结构竖直地延伸穿过源极结构和堆叠结构的层次中的至少最上层次。单元柱结构耦合到半导电结构和数字线结构，且竖直地延伸穿过堆叠结构的层次中的竖直下伏于最上层次的至少一个额外层次。导电布线结构竖直下伏于且耦合到数字线结构。控制逻辑装置耦合到且至少部分竖直下伏于导电布线结构。额外导电布线结构耦合到且竖直上覆于源极结构。
与常规结构、常规装置和常规方法相比，本公开的结构、装置和方法有利地促进微电子装置性能改进、成本(例如，制造成本、材料成本)减小、组件的小型化提高及封装密度变大。相比于常规结构、常规装置和常规方法，本公开的结构、装置和方法还可改进可缩放性、效率和简单性。
非限制性实例实施例可包含：
实施例1：一种形成微电子装置的方法，所述方法包括：形成微电子装置结构，所述微电子装置结构包括：基底结构；经掺杂半导电材料，其上覆于所述基底结构；堆叠结构，其上覆于所述经掺杂半导电材料且包括导电结构和绝缘结构的竖直交替序列；半导电结构，其从所述基底结构内的位置竖直延伸穿过所述经掺杂半导电结构并进入所述堆叠结构的下部部分；单元柱结构，其竖直上覆于所述半导电结构且与所述半导电结构水平对准，所述单元柱结构竖直地延伸穿过所述堆叠结构的上部部分；以及数字线结构，其竖直上覆于所述堆叠结构；形成包括控制逻辑装置的额外微电子装置结构；将所述微电子装置结构附接到所述额外微电子装置结构以形成微电子装置结构组合件，所述数字线结构竖直***于所述微电子装置结构组合件内的所述堆叠结构和所述控制逻辑装置之间；移除所述基底结构和所述半导电结构的部分以暴露所述经掺杂半导电材料和所述半导电结构的额外部分；以及在移除所述基底结构和所述半导电结构的所述部分之后图案化所述经掺杂半导电材料以在所述堆叠结构上方形成耦合到所述单元柱结构的至少一个源极结构。
实施例2：根据实施例1所述的方法，其中形成微电子装置结构包括：在所述经掺杂半导电材料上方形成初步堆叠结构，所述初步堆叠结构包括第一绝缘结构和第二绝缘结构的竖直交替序列；形成竖直地延伸穿过所述初步堆叠结构和所述经掺杂半导电材料并进入所述基底结构的开口；用外延半导电材料填充定位在所述基底结构内的所述开口的下部部分、所述经掺杂半导电材料和所述堆叠结构的所述下部部分；在所述外延半导电材料上方和所述开口的剩余上部部分内形成所述单元柱结构；形成延伸穿过所述初步堆叠结构的槽；使用所述槽用所述导电结构至少部分地替换所述第二绝缘结构以形成所述堆叠结构，所述堆叠结构的所述绝缘结构包括所述第一绝缘结构的剩余部分；以及在所述单元柱结构上方形成与所述单元柱结构成电连通的所述数字线结构。
实施例3：根据实施例2所述的方法，其进一步包括在所述开口内在所述外延半导电材料和所述单元柱结构之间形成额外经掺杂半导电材料。
实施例4：根据实施例2和3中任一实施例所述的方法，其进一步包括在所述导电结构周围形成栅极介电材料，所述栅极介电材料***于所述导电结构的第一导电结构和所述堆叠结构的所述下部部分内的所述外延半导电材料之间。
实施例5：根据实施例4所述的方法，其进一步包括选择所述栅极介电材料以包括介电氧化物材料。
实施例6：根据实施例1到5中任一实施例所述的方法，其中形成微电子装置结构包括形成所述微电子装置结构以在所述堆叠结构的所述下部部分内进一步包括金属-氧化物-半导体(MOS)选择装置。
实施例7：根据实施例1到6中任一实施例所述的方法，其中形成微电子装置结构包括形成所述微电子装置结构以进一步包括竖直地延伸穿过所述堆叠结构并进入所述经掺杂半导电材料的导电接触结构。
实施例8：根据实施例1到7中任一实施例所述的方法，其中形成微电子装置结构包括形成所述微电子装置结构以进一步包括：所述数字线结构上的绝缘线结构；延伸穿过所述绝缘线结构的部分且接触所述数字线结构的数字线接触结构；以及所述数字线接触结构上的导电衬垫结构。
实施例9：根据实施例8所述的方法，其中形成额外微电子装置结构包括形成所述微电子装置结构以在所述控制逻辑装置上方进一步包括额外导电衬垫结构。
实施例10：根据实施例9所述的方法，其中将所述微电子装置结构附接到所述额外微电子装置结构包括：竖直地反转所述微电子装置结构和所述额外微电子装置结构中的一个；以及将所述微电子装置结构的所述导电衬垫结构接合到所述额外微电子装置结构的所述额外导电衬垫结构。
实施例11：根据实施例1到10中任一项所述的方法，其进一步包括：在所述至少一个源极结构上方形成与所述至少一个源极结构成电连通的导电布线结构；以及在所述导电布线结构上方形成与所述导电布线结构成电连通的导电衬垫结构。
实施例12：根据实施例11所述的方法，其进一步包括在所述至少一个所述源极结构上方竖直地以及在所述导电布线结构下方竖直地形成至少一个金属-绝缘体-金属(MIM)电容器和至少一个金属-绝缘体-半导体(MIS)电容器中的一或多个。
实施例13：一种微电子装置，其包括：存储器阵列区，所述存储器阵列区包括：堆叠结构，其包括导电结构和绝缘结构的竖直交替序列；源极结构，其竖直上覆于所述堆叠结构且包括经掺杂半导电材料；半导电结构，其竖直地延伸穿过所述源极结构并进入所述堆叠结构的上部部分；单元柱结构，其竖直下伏于所述半导电结构且与所述半导电结构水平对准，所述单元柱结构竖直地延伸穿过所述堆叠结构的下部部分；以及数字线结构，其竖直下伏于所述堆叠结构且与所述单元柱结构成电连通；控制逻辑区，所述控制逻辑区包括控制逻辑装置；第一互连区，所述第一互连区竖直***于所述存储器阵列区和所述控制逻辑区之间且包括将所述存储器阵列区的所述数字线结构耦合到所述控制逻辑区的所述控制逻辑装置的额外导电结构；以及第二互连区，所述第二互连区竖直上覆于所述存储器阵列区且包括与所述源极结构成电连通的另外的导电结构。
实施例14：根据实施例13所述的微电子装置，其进一步包括在所述堆叠结构的所述上部部分内的金属-氧化物-半导体(MOS)选择装置。
实施例15：根据实施例13和14中任一实施例所述的微电子装置，其中所述半导电结构包括外延半导电材料。
实施例16：根据实施例13到15中任一实施例所述的微电子装置，其进一步包括：竖直地***于所述半导电结构和所述单元柱结构之间的额外经掺杂半导电材料；以及水平地***于半导电结构和所述导电结构中的一或多个之间的栅极介电材料。
实施例17：根据实施例13到16中任一实施例所述的微电子装置，其中所述另外的导电结构包括：导电布线结构，其在所述源极结构上方；导电接触件，其在所述导电布线结构和所述源极结构之间延伸且耦合所述导电布线结构和所述源极结构；导电衬垫结构，其在所述导电布线结构上方；以及额外导电接触件，其在所述导电布线结构和所述导电衬垫结构之间延伸且耦合所述导电布线结构和所述导电衬垫结构。
实施例18：根据实施例13到17中任一实施例所述的微电子装置，其进一步包括至少部分竖直地定位在所述源极结构和所述另外的导电结构之间的金属-绝缘体-金属(MIM)电容器。
实施例19：根据实施例13到18中任一实施例所述的微电子装置，其进一步包括至少部分竖直地定位在所述源极结构和所述另外的导电结构之间的金属-绝缘体-半导体(MIS)电容器。
实施例20：一种电子***，其包括：输入装置；输出装置；可操作地耦合到所述输入装置和所述输出装置的处理器装置；以及可操作地耦合到所述处理器装置的存储器装置，所述存储器装置包括：堆叠结构，其包括层次，每一层次包括导电结构和与所述导电结构竖直相邻的绝缘结构；源极结构，其上覆于所述堆叠结构；数字线结构，其下伏于所述堆叠结构；半导电结构，其竖直地延伸穿过所述源极结构和所述堆叠结构的所述层次中的至少最上层次；单元柱结构，其耦合到所述半导电结构和所述数字线结构且竖直地延伸穿过所述堆叠结构的所述层次中的竖直下伏于所述最上层次的至少一个额外层次；导电布线结构，其竖直下伏于且耦合到所述数字线结构；控制逻辑装置，其耦合到且至少部分竖直下伏于所述导电布线结构；以及额外导电布线结构，其耦合到且竖直上覆于所述源极结构。
虽然本公开容许各种修改和替代形式，但特定实施例已在图式中通过举例方式展示且在本文中详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开将涵盖属于所附权利要求书和其合法等效物的范围内的所有修改、等效物和替代方案。举例来说，关于一个实施例所公开的元件和特征可与关于本公开的其它实施例所公开的元件和特征组合。

Claims (18)

1.一种形成微电子装置的方法，其包括：
形成微电子装置结构，所述微电子装置结构包括：
基底结构；
经掺杂半导电材料，其上覆于所述基底结构；
堆叠结构，其上覆于所述经掺杂半导电材料且包括导电结构和绝缘结构的竖直交替序列；
半导电结构，其从所述基底结构内的位置竖直延伸穿过所述经掺杂半导电材料并进入所述堆叠结构的下部部分；
单元柱结构，其竖直上覆于所述半导电结构且与所述半导电结构水平对准，所述单元柱结构竖直地延伸穿过所述堆叠结构的上部部分；
导电接触结构，其竖直延伸穿过所述堆叠结构并进入所述经掺杂半导电材料；以及
数字线结构，其竖直上覆于所述堆叠结构；
形成包括控制逻辑装置的额外微电子装置结构；
将所述微电子装置结构附接到所述额外微电子装置结构以形成微电子装置结构组合件，所述数字线结构竖直***于所述微电子装置结构组合件内的所述堆叠结构和所述控制逻辑装置之间；
完全移除所述基底结构和所述半导电结构的部分以暴露所述经掺杂半导电材料和所述半导电结构的额外部分；以及
在完全移除所述基底结构和所述半导电结构的所述部分之后图案化所述经掺杂半导电材料以在所述堆叠结构上方形成至少一个源极结构和至少一个导电衬垫，
所述至少一个源极结构耦合到所述单元柱结构并具有完全地竖直延伸穿过其中的所述半导电结构，
所述至少一个导电衬垫与所述至少一个源极结构电隔离且具有部分地竖直延伸穿过其中的所述导电接触结构中的至少一者。
2.根据权利要求1所述的方法，其中形成微电子装置结构包括：
在所述经掺杂半导电材料上方形成初步堆叠结构，所述初步堆叠结构包括第一绝缘结构和第二绝缘结构的竖直交替序列；
形成竖直地延伸穿过所述初步堆叠结构和所述经掺杂半导电材料并进入所述基底结构的开口；
用外延半导电材料填充定位在所述基底结构内的所述开口的下部部分、所述经掺杂半导电材料和所述堆叠结构的所述下部部分；
在所述外延半导电材料上方及所述开口的剩余上部部分内形成所述单元柱结构；
形成延伸穿过所述初步堆叠结构的槽；
使用所述槽用所述导电结构至少部分替换所述第二绝缘结构以形成所述堆叠结构，所述堆叠结构的所述绝缘结构包括所述第一绝缘结构的剩余部分；以及
在所述单元柱结构上方形成与所述单元柱结构成电连通的所述数字线结构。
3.根据权利要求2所述的方法，其进一步包括在所述开口内在所述外延半导电材料和所述单元柱结构之间形成额外经掺杂半导电材料。
4.根据权利要求2所述的方法，其进一步包括在所述导电结构周围形成栅极介电材料，所述栅极介电材料***于所述导电结构的第一导电结构和所述堆叠结构的所述下部部分内的所述外延半导电材料之间。
5.根据权利要求4所述的方法，其进一步包括选择所述栅极介电材料以包括介电氧化物材料。
6.根据权利要求1所述的方法，其中形成微电子装置结构包括形成所述微电子装置结构以在所述堆叠结构的所述下部部分内进一步包括金属-氧化物-半导体MOS选择装置。
7.根据权利要求1所述的方法，其中形成微电子装置结构包括形成所述微电子装置结构以进一步包括：
所述数字线结构上的绝缘线结构；
数字线接触结构，其延伸穿过所述绝缘线结构的部分且接触所述数字线结构；以及
所述数字线接触结构上的导电衬垫结构。
8.根据权利要求7所述的方法，其中形成额外微电子装置结构包括形成所述微电子装置结构以在所述控制逻辑装置上方进一步包括额外导电衬垫结构。
9.根据权利要求8所述的方法，其中将所述微电子装置结构附接到所述额外微电子装置结构包括：
竖直地反转所述微电子装置结构和所述额外微电子装置结构中的一个；以及
将所述微电子装置结构的所述导电衬垫结构接合到所述额外微电子装置结构的所述额外导电衬垫结构。
10.根据权利要求1所述的方法，其进一步包括：
在所述至少一个源极结构上方形成与所述至少一个源极结构成电连通的导电布线结构；以及
在所述导电布线结构上方形成与所述导电布线结构成电连通的导电衬垫结构。
11.根据权利要求10所述的方法，其进一步包括在所述至少一个所述源极结构上方竖直地以及在所述导电布线结构下方竖直地形成至少一个金属-绝缘体-金属MIM电容器和至少一个金属-绝缘体_半导体MIS电容器中的一或多个。
12.一种微电子装置，其包括：
存储器阵列区，其包括：
堆叠结构，其包括导电结构和绝缘结构的竖直交替序列；
源极结构，其竖直上覆于所述堆叠结构且包括经掺杂半导电材料；
导电衬垫，其在所述源极结构的竖直高度处并且包括所述经掺杂半导电材料，所述导电衬垫与所述源极结构电隔离；
半导电结构，其包括外延半导电材料，所述外延半导电材料竖直地延伸穿过所述源极结构并进入所述堆叠结构的上部部分；
单元柱结构，其竖直下伏于所述半导电结构且与所述半导电结构水平对准，所述单元柱结构竖直地延伸穿过所述堆叠结构的下部部分；
导电接触结构，其竖直延伸穿过所述堆叠结构并进入所述导电衬垫；以及
数字线结构，其竖直地下伏于所述堆叠结构且与所述单元柱结构成电连通；
控制逻辑区，其包括控制逻辑装置；
第一互连区，其竖直***于所述存储器阵列区和所述控制逻辑区之间，且包括将所述存储器阵列区的所述数字线结构耦合到所述控制逻辑区的所述控制逻辑装置的额外导电结构；以及
第二互连区，其竖直上覆于所述存储器阵列区，且包括与所述源极结构成电连通的另外的导电结构。
13.根据权利要求12所述的微电子装置，其进一步包括在所述堆叠结构的所述上部部分内的金属-氧化物-半导体MOS选择装置。
14.一种微电子装置，其包括：
存储器阵列区，其包括：
堆叠结构，其包括导电结构和绝缘结构的竖直交替序列；
源极结构，其竖直上覆于所述堆叠结构且包括经掺杂半导电材料；
导电衬垫，其在所述源极结构的竖直高度处并且包括所述经掺杂半导电材料，所述导电衬垫与所述源极结构电隔离；
半导电结构，其从所述导电衬垫水平地偏移并且竖直地延伸穿过所述源极结构并进入所述堆叠结构的上部部分；
单元柱结构，其竖直下伏于所述半导电结构且与所述半导电结构水平对准，所述单元柱结构竖直地延伸穿过所述堆叠结构的下部部分；
额外经掺杂半导电材料，其竖直***于所述半导电结构和所述单元柱结构之间；
栅极介电材料，其水平地***于半导电结构和所述导电结构中的一或多个之间；
导电接触结构，其完全地竖直地延伸穿过所述堆叠结构并耦合到所述导电衬垫；以及
数字线结构，其竖直地下伏于所述堆叠结构且与所述单元柱结构成电连通；
控制逻辑区，其包括控制逻辑装置；
第一互连区，其竖直***于所述存储器阵列区和所述控制逻辑区之间，且包括将所述存储器阵列区的所述数字线结构耦合到所述控制逻辑区的所述控制逻辑装置的额外导电结构；以及
第二互连区，其竖直上覆于所述存储器阵列区，且包括与所述源极结构成电连通的另外的导电结构。
15.一种微电子装置，其包括：
存储器阵列区，其包括：
堆叠结构，其包括导电结构和绝缘结构的竖直交替序列；
源极结构，其竖直上覆于所述堆叠结构且包括经掺杂半导电材料；
导电衬垫，其在所述源极结构的竖直高度处并且包括所述经掺杂半导电材料，所述导电衬垫与所述源极结构电隔离；
金属捆扎材料，其在所述源极结构和所述导电衬垫的上表面上；
半导电结构，其从所述金属捆扎材料竖直地延伸穿过所述源极结构并进入所述堆叠结构的上部部分；
单元柱结构，其竖直下伏于所述半导电结构且与所述半导电结构水平对准，所述单元柱结构竖直地延伸穿过所述堆叠结构的下部部分；
导电接触结构，其完全地竖直地延伸穿过所述堆叠结构并进入所述导电衬垫；以及
数字线结构，其竖直地下伏于所述堆叠结构且与所述单元柱结构成电连通；
控制逻辑区，其包括控制逻辑装置；
第一互连区，其竖直***于所述存储器阵列区和所述控制逻辑区之间，且包括将所述存储器阵列区的所述数字线结构耦合到所述控制逻辑区的所述控制逻辑装置的额外导电结构；以及
第二互连区，其竖直上覆于所述存储器阵列区，且包括与所述源极结构成电连通的另外的导电结构，所述另外的导电结构包括：
所述源极结构上方的导电布线结构；
导电接触件，其在所述导电布线结构和所述源极结构之间延伸且耦合所述导电布线结构和所述源极结构；
所述导电布线结构上方的导电衬垫结构；以及
额外导电接触件，其在所述导电布线结构和所述导电衬垫结构之间延伸且耦合所述导电布线结构和所述导电衬垫结构。
16.根据权利要求12所述的微电子装置，其进一步包括至少部分竖直地定位在所述源极结构和所述另外的导电结构之间的金属_绝缘体_金属MIM电容器。
17.根据权利要求12所述的微电子装置，其进一步包括至少部分竖直地定位在所述源极结构和所述另外的导电结构之间的金属-绝缘体-半导体MIS电容器。
18.一种电子***，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置和所述输出装置；以及
存储器装置，其可操作地耦合到所述处理器装置且包括：
堆叠结构，其包括层次，每一层次包括导电结构和竖直相邻于所述导电结构的绝缘结构；
源极结构，其上覆于所述堆叠结构且包括经掺杂半导电材料；
导电衬垫，其在所述源极结构的竖直高度处并且包括所述经掺杂半导电材料，
所述导电衬垫与所述源极结构电隔离；
数字线结构，其下伏于所述堆叠结构；
半导电结构，其从所述导电衬垫水平地偏移且包括外延半导电材料，所述外延半导电材料竖直地延伸穿过所述源极结构和所述堆叠结构的所述层次中的至少最上层次；
单元柱结构，其耦合到所述半导电结构和所述数字线结构，且竖直地延伸穿过所述堆叠结构的所述层次中的竖直下伏于所述最上层次的至少一个额外层次；
深接触结构，其垂直延伸穿过所述堆叠结构并进入所述导电衬垫；
导电布线结构，其竖直下伏于且耦合到所述数字线结构；
控制逻辑装置，其耦合到且至少部分竖直下伏于所述导电布线结构；以及
额外导电布线结构，其耦合到且竖直上覆于所述源极结构。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404390B2 (en) * 2020-06-30 2022-08-02 Micron Technology, Inc. Semiconductor device assembly with sacrificial pillars and methods of manufacturing sacrificial pillars
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887395A (zh) * 2017-11-30 2018-04-06 长江存储科技有限责任公司 Nand存储器及其制备方法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4925809A (en) 1987-05-23 1990-05-15 Osaka Titanium Co., Ltd. Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor
US6316100B1 (en) 1997-02-24 2001-11-13 Superior Micropowders Llc Nickel powders, methods for producing powders and devices fabricated from same
JP2002103299A (ja) 2000-09-22 2002-04-09 Aisin Seiki Co Ltd マイクロマシンの製造方法
US20030113669A1 (en) 2001-12-19 2003-06-19 Jao-Chin Cheng Method of fabricating passive device on printed circuit board
JP4012411B2 (ja) 2002-02-14 2007-11-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US8324725B2 (en) 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
US7586784B2 (en) 2006-06-09 2009-09-08 Micron Technology, Inc. Apparatus and methods for programming multilevel-cell NAND memory devices
US8384155B2 (en) * 2006-07-18 2013-02-26 Ememory Technology Inc. Semiconductor capacitor
EP2054803A4 (en) 2006-07-31 2009-10-21 Metaram Inc MEMORY SWITCHING SYSTEM AND METHOD
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
KR101448150B1 (ko) 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
KR20090072399A (ko) 2007-12-28 2009-07-02 삼성전자주식회사 3차원 메모리 장치
US7622365B2 (en) 2008-02-04 2009-11-24 Micron Technology, Inc. Wafer processing including dicing
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US9390974B2 (en) 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
US8765581B2 (en) 2009-11-30 2014-07-01 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
US20130126622A1 (en) 2011-08-08 2013-05-23 David Finn Offsetting shielding and enhancing coupling in metallized smart cards
US8625322B2 (en) 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof
US9196753B2 (en) 2011-04-19 2015-11-24 Micron Technology, Inc. Select devices including a semiconductive stack having a semiconductive material
US9489613B2 (en) 2011-08-08 2016-11-08 Féinics Amatech Teoranta RFID transponder chip modules with a band of the antenna extending inward
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US20140001583A1 (en) 2012-06-30 2014-01-02 Intel Corporation Method to inhibit metal-to-metal stiction issues in mems fabrication
KR101994449B1 (ko) 2012-11-08 2019-06-28 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9159714B2 (en) 2013-09-28 2015-10-13 Intel Corporation Package on wide I/O silicon
KR20150085155A (ko) 2014-01-13 2015-07-23 에스케이하이닉스 주식회사 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9324423B2 (en) 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
US9768378B2 (en) 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR102249172B1 (ko) 2014-09-19 2021-05-11 삼성전자주식회사 불 휘발성 메모리 장치
JP6430302B2 (ja) 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9397145B1 (en) 2015-05-14 2016-07-19 Micron Technology, Inc. Memory structures and related cross-point memory arrays, electronic systems, and methods of forming memory structures
KR102358302B1 (ko) 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
US9653617B2 (en) 2015-05-27 2017-05-16 Sandisk Technologies Llc Multiple junction thin film transistor
US9741732B2 (en) 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
JP2017069420A (ja) 2015-09-30 2017-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9553263B1 (en) 2015-11-06 2017-01-24 Micron Technology, Inc. Resistive memory elements including buffer materials, and related memory cells, memory devices, electronic systems
US9530790B1 (en) 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9922716B2 (en) 2016-04-23 2018-03-20 Sandisk Technologies Llc Architecture for CMOS under array
GB201620680D0 (en) 2016-12-05 2017-01-18 Spts Technologies Ltd Method of smoothing a surface
KR20180076298A (ko) 2016-12-27 2018-07-05 아이엠이씨 브이제트더블유 대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법
US10141330B1 (en) 2017-05-26 2018-11-27 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures, semiconductor devices, and electronic systems
CN107658317B (zh) 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US10446566B2 (en) 2017-12-15 2019-10-15 Micron Technology, Inc. Integrated assemblies having anchoring structures proximate stacked memory cells
EP4181196A3 (en) 2017-12-29 2023-09-13 INTEL Corporation Microelectronic assemblies with communication networks
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
EP3732717A4 (en) 2017-12-29 2021-09-01 Intel Corporation MICROELECTRONIC ARRANGEMENTS WITH COMMUNICATION NETWORKS
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10475771B2 (en) 2018-01-24 2019-11-12 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
EP3669398A4 (en) 2018-03-22 2021-09-01 SanDisk Technologies LLC THREE-DIMENSIONAL MEMORY DEVICE CONTAINING A CHIP ASSEMBLY LINKED WITH INTERCONNECTION HOLE STRUCTURES THROUGH A SUBSTRATE AND ITS MANUFACTURING PROCESS
US10586795B1 (en) 2018-04-30 2020-03-10 Micron Technology, Inc. Semiconductor devices, and related memory devices and electronic systems
US10381362B1 (en) 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
JP7105612B2 (ja) 2018-05-21 2022-07-25 シャープ株式会社 画像表示素子およびその形成方法
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
US10446577B1 (en) 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
US10707228B2 (en) 2018-08-21 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same
US10553474B1 (en) 2018-08-29 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor-on-insulator (SOI) substrate
US10923493B2 (en) * 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
CN109449158A (zh) 2018-10-26 2019-03-08 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US11527548B2 (en) * 2018-12-11 2022-12-13 Micron Technology, Inc. Semiconductor devices and electronic systems including an etch stop material, and related methods
US10665580B1 (en) 2019-01-08 2020-05-26 Sandisk Technologies Llc Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same
US10957680B2 (en) * 2019-01-16 2021-03-23 Sandisk Technologies Llc Semiconductor die stacking using vertical interconnection by through-dielectric via structures and methods for making the same
US11201107B2 (en) 2019-02-13 2021-12-14 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
JP2021044397A (ja) 2019-09-11 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021044446A (ja) 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置及びその製造方法
US11393807B2 (en) 2020-03-11 2022-07-19 Peter C. Salmon Densely packed electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11239207B1 (en) 2020-07-24 2022-02-01 Micron Technology, Inc. Semiconductor die stacks and associated systems and methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887395A (zh) * 2017-11-30 2018-04-06 长江存储科技有限责任公司 Nand存储器及其制备方法

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CN113823631A (zh) 2021-12-21
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