CN113809066A - 晶圆、晶圆结构以及晶圆的制造方法 - Google Patents
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Abstract
本申请涉及一种晶圆、晶圆结构以及晶圆的制造方法。其中，该晶圆包括：衬底；堆叠结构，设置在衬底上，并且包括依次叠置的介质层和绝缘层，在介质层中设置有阻挡层；以及键合层，设置在堆叠结构的远离衬底的表面上，其中，在表面设置有至少一个对准标记结构；其中，阻挡层在衬底上的投影覆盖对准标记结构在衬底上的投影。
Description
技术领域
本申请涉及半导体制造领域，更具体地，涉及一种晶圆、晶圆结构以及晶圆的制造方法。
背景技术
在半导体领域，晶圆(wafer)是最重要的一种初级产品。半导体厂商基本都要基于晶圆来制造各种类型的半导体器件。特别地，现有的三维闪存(3demension NAND flashmemory，简称3D NAND)的X堆叠(X-stacking)构架中，晶圆及晶圆键合(Bonding)的对准精度对生产良率影响巨大。
晶圆键合技术是指将两块经过抛光的晶圆紧密粘接在一起的技术。上下晶圆键合时，首先需要进行上下晶圆的对准。在现有技术中，通常利用金属对准标记结构对光的反射来进行晶圆对准。
但是由于3D NAND的堆叠构架中堆叠层数越来越多，晶圆前层对反射信号的影响越来越大，这降低了晶圆的对准精度，严重影响了上下晶圆的电连接性能，也降低了产品良率。
因此，需要一种晶圆以至少部分地解决现有技术中的上述问题。
应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景。然而，该背景技术部分也可以包括在本文中所公开的主题的相应有效申请日之前不属于相关领域的技术人员已知或理解的内容的一部分的观点、构思或认识。
发明内容
为了解决或部分解决现有技术中存在的上述问题中的至少一个，本申请提供了一种晶圆、晶圆结构以及晶圆的制造方法。
根据本申请的一个方面，提供了一种晶圆，该晶圆包括：衬底；堆叠结构，设置在衬底上，并且包括依次叠置的介质层和绝缘层，其中，在堆叠结构中还设置有阻挡层；以及键合层，设置在堆叠结构的远离衬底的表面上，其中，在表面设置有至少一个对准标记结构。
在本申请的一个实施方式中，阻挡层在衬底上的投影覆盖对准标记结构在衬底上的投影。
在本申请的一个实施方式中，堆叠结构包括多个介质层，阻挡层位于多个介质层中最远离衬底的介质层中。
在本申请的一个实施方式中，阻挡层包括金属层。
在本申请的一个实施方式中，晶圆为阵列晶圆。
在本申请的一个实施方式中，绝缘层包括氮化硅或掺杂碳化硅。
在本申请的一个实施方式中，键合层包括正硅酸乙酯。
根据本申请的一个方面，提供了一种晶圆组件，包括：第一晶圆，包括根据上述权利要求中任一项的晶圆；第二晶圆，包括键合层，并具有至少一个第二对准标记结构，其中，通过第一晶圆和第二晶圆的键合层，第一晶圆和第二晶圆相结合，并且第一晶圆的第一对准标记结构与第二晶圆的第二对准标记结构相互匹配。
在本申请的一个实施方式中，第二晶圆包括：第二衬底；第二堆叠结构，设置在第二衬底上，并且包括依次叠置的第二介质层和第二绝缘层；第二键合层，设置在第二堆叠结构的远离衬底的表面上，其中，在第二键合层的远离第二堆叠结构的表面上设置有至少一个第二对准标记结构。
在本申请的一个实施方式中，第二堆叠结构还包括设置在第二介质层中的第二阻挡层，其中，第二阻挡层在第二衬底上的投影覆盖第二对准标记结构在第二衬底上的投影。
在本申请的一个实施方式中，第二堆叠结构包括多个第二介质层，第二阻挡层位于多个第二介质层中最远离第二衬底的第二介质层中。
在本申请的一个实施方式中，第二阻挡层包括金属层。
在本申请的一个实施方式中，第一晶圆为阵列晶圆。
在本申请的一个实施方式中，第二晶圆为互补式金属氧化物半导体晶圆。
在本申请的一个实施方式中，第二绝缘层包括氮化硅或掺杂碳化硅。
在本申请的一个实施方式中，第二键合层包括正硅酸乙酯。
根据本申请的一个方面，提供了一种制造晶圆的方法，包括：在衬底上形成堆叠结构的至少部分介质层；以及在所形成的至少部分介质层的远离衬底的一侧上形成阻挡层。
在本申请的一个实施方式中，在所形成的至少部分介质层的远离衬底的一侧上形成阻挡层的步骤包括：在所形成的至少部分介质层的远离衬底的一侧上形成凹槽；在凹槽中设置阻挡层。
在本申请的一个实施方式中，在凹槽中设置阻挡层之后，方法还包括：通过化学机械研磨使得阻挡层和所形成的至少部分介质层的远离衬底的表面位于相同的水平面。
在本申请的一个实施方式中，在所形成的至少部分介质层的远离衬底的一侧上形成阻挡层之后，方法还包括：在阻挡层和所形成的至少部分介质层的远离衬底的表面上形成堆叠结构的剩余部分；在堆叠结构的远离衬底的表面上形成键合层；以及在键合层的远离堆叠结构的表面上形成至少一个对准标记结构。
在本申请的一个实施方式中，阻挡层在衬底上的投影覆盖对准标记结构在衬底上的投影。
在本申请的一个实施方式中，阻挡层包括金属层。
在本申请的一个实施方式中，堆叠结构的剩余部分包括部分介质层和绝缘层。
在本申请的一个实施方式中，堆叠结构的剩余部分包括绝缘层。
根据本申请的一个方面，提供了一种三维存储器，其包括上述任一种晶圆，其中，所述三维存储器为3D NAND存储器。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1示出了根据本申请的实施方式的晶圆的示例性结构剖视图。
图2示出了根据本申请的实施方式的堆叠结构的示意性结构剖视图。
图3示出了根据本申请的另一实施方式的堆叠结构的示意性结构剖视图。
图4示出了根据本申请的实施方式的键合层的示意性结构剖视图。
图5示出了根据本申请的实施方式的制造晶圆的方法的流程图。
图6A至图6E示出了根据本申请的实施方式的、用于制造晶圆的工艺步骤示意图。
图7示出了根据本申请的实施方式的晶圆组件的示例性结构剖视图。
图8示出了根据本神奇的实施方式的晶圆组件的示例性俯视图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本申请的教导的情况下，下文中讨论的第一晶圆也可被称作第二晶圆。反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，键合层的厚度和介质层等的厚度并非按照实际生产中的比例。
通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。
可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。
如在本文使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面与底表面之间或在连续结构的顶表面与底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。
还应理解的是，用语“包括”、“具有”和/或“包含”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。
图1示出了根据本申请的实施方式的晶圆100的示例性结构剖视图。该晶圆100包括衬底110、堆叠结构120、键合层130以及对准标记结构140。
衬底110可以是具有绝缘性的无机衬底或者有机衬底，例如，衬底110可以是硅基、陶瓷、玻璃或者塑封体材料，具体地，硅基材料可以是硅、锗硅、多孔硅、微晶硅以及以硅为衬底异质外延其他化合物半导体材料等，但不限于此；塑封体材料包括树脂类和聚酰亚胺类在内的聚合物，可以是环氧树脂模塑料(EMC)，但不限于此，更具体地，塑封体材料可以是环氧树脂、酚醛环氧树脂、邻甲酚甲醛环氧树脂等中的一种或其组合，但不限于此。此外，衬底110中可形成有各种装置(不限于半导体装置)构件(图中未示出)。衬底110还可以已经形成有其他层或构件。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。
如图1所示，堆叠结构120设置在衬底110的一个表面上。堆叠结构120包括叠置的至少一个介质层121和一个绝缘层122，以及设置在介质层121中的阻挡层150。示例性地，在图1中将堆叠结构120示出为包括一个介质层121和一个绝缘层122，但介质层121的数量不限于此。
键合层130设置在堆叠结构120的远离衬底110的一个表面上，并且键合层130的远离堆叠结构120的一个表面上设置有至少一个对准标记结构140。具体地，所有对准标记结构140在衬底110上的投影均落入阻挡层150在衬底110上的投影范围内。
该种晶圆能够有效改善由于晶圆前层过厚以及前层均匀性上的变化等原因而导致的较低的对准精度，并进而提高产品良率。
下面将结合图2和图3详细说明上述图1所示的晶圆的堆叠结构的具体结构。
图2示出了根据本申请的实施方式的堆叠结构的示意性结构剖视图。该堆叠结构120包括：叠置的一个介质层121和一个绝缘层122，以及设置在介质层121中的阻挡层150。具体地，阻挡层150可设置在介质层121之间，但不限于此，例如，阻挡层150也可设置在介质层121的表面凹槽中。
介质层121的材料为绝缘材料，包括由环氧树脂、硅胶、聚酰亚胺(PI)、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃组成的群组中的一种或两种以上组合，但不限于此。示例性地，介质层121为聚酰亚胺(PI)层。因此，介质层121能够有效阻滞电子迁移、防止腐蚀，同时也能够有效地遮挡潮气，增加元器件的抗潮湿能力，此外，介质层121还能够吸收衬底与框架之间热膨胀系数不同而产生的内应力，从而有效地降低由于内应力而引起的断路。
绝缘层122设置在介质层121的远离衬底的一侧上。绝缘层122的材料为掺杂碳化硅薄膜(NDC)或者SiN，但不限于此。绝缘层122可通过物理气相沉积法(PVD)、化学气相沉积法(CVD)或原子层沉积法(ALD)来形成，其厚度可在1nm至5nm左右，用于隔离介质层121，具有介电常数低，传输延迟小的优点。
阻挡层150设置在介质121中，其材料为不透光且能够对光进行反射的材料。阻挡层150用于阻挡入射光继续延入射方向的传播，以将入射光反射至键合机台的光接收装置，从而降低了由于晶圆前层过厚或者前层厚度的不均匀性而对光路的影响，进而改善了晶圆键合前进行对准的精度。根据本公开的实施方式，阻挡层150可以是金属层，示例性地，阻挡层的材料可以是钨，但不限于此。
图3示出了根据本申请的另一实施方式的堆叠结构的示意性结构剖视图。
如图3所示，堆叠结构120包括：依次堆叠的两个介质层121和一个绝缘层122，以及设置在其中的阻挡层150。具体地，阻挡层150可设置在堆叠结构120中的最远离衬底110的介质层121中。更具体地，阻挡层150可设置在该介质层121之间，但不限于此，例如，阻挡层150也可设置在该介质层121的表面凹槽中。
图3所示的堆叠结构与图2所示的堆叠结构的不同之处仅在于堆叠结构所包括的介质层与绝缘层的数量不同。图3中的各个组件与图2中的组件相同，因此，将省略对其的冗余详细描述。
图4示出了根据本申请的实施方式的键合层的示意性结构剖视图。
键合层130设置在堆叠结构的远离衬底的一个表面上，并且在键合层130的远离堆叠结构的一个表面设置有至少一个对准标记结构140。具体地，键合层130以正硅酸乙脂(TEOS)为原料形成，其致密性好、能够对层间绝缘层起到保护作用。键合层130的厚度不易过小，因为过小的厚度会影响键合效果，但过大的厚度会造成材料的浪费。
对准标记结构140设置在键合层130的远离堆叠结构的一个表面沟槽中，其材料包括金属材料，诸如铝、铜和钨，但不限于此。由于对准标记结构与周围的材料不同，因此具有不同的折射率或透射率。键合机可通过对准标记结构及其周围的材料的反射的检测光获取对准标记结构所在范围内的图像；或者还可通过透过对准标记结构及其周围的材料的检测光获取对准标记结构所在范围内的图像。根据获取的两片晶圆上对准标记结构的图像可获取对准标记结构的位置信息以调整晶圆的位置，从而实现后续的上下晶圆高度键合。
图5示出了根据本申请的实施方式的制造晶圆的方法的流程图。
如图5所示，方法500可包括：
步骤S501：在衬底上形成包括依次堆叠的至少一个介质层和绝缘层的堆叠结构中的至少部分介质层；
步骤S502：在所形成的至少部分介质层的远离衬底的一侧上形成阻挡层；
步骤S503，在阻挡层和所形成的至少部分介质层的远离衬底的表面上形成堆叠结构的剩余部分；
步骤S504，在堆叠结构的远离衬底的表面上形成键合层；以及
步骤S505，在键合层的远离堆叠结构的表面形成至少一个对准标记结构。
下面将结合图6A至图6E详细说明上述制造晶圆的方法的具体工艺步骤S501-S505。
图6A所示为根据本申请一个实施方式的用于实现步骤S501的一个具体工艺示例。如图6A所示，在衬底110的一个表面上形成堆叠结构的一部分，具体地，在衬底110的一个表面上设置至少部分介质层121。根据本申请的一个实施方式，可通过热氧化法或沉积法来形成介质层121。例如，热氧化法的氧化气氛可以是干氧氧化、水汽氧化行湿氧氧化，但不限于此；沉积法可以是物理气相沉积、化学气相沉积及溅射等方式，但不限于此。
图6B所示为根据本申请一个实施方式的用于实现步骤S502的一个具体工艺示例。如图6B所示，在所形成的至少部分介质层121的远离衬底110的一侧形成阻挡层150。具体地，首先在所形成的至少部分介质层121的远离衬底110的一侧上形成凹槽，例如，可通过刻蚀工艺来形成凹槽。在所形成的凹槽中设置阻挡层150，并使得阻挡层150和所形成的至少部分介质层121的远离衬底110的表面位于相同的水平面。根据本申请的一个实施方式，可采用化学机械研磨方法(CMP)对所形成的阻挡层150和所形成的部分介质层121的远离衬底110的表面进行平坦化，使得所形成的阻挡层150和所形成的部分介质层121的远离衬底110的表面位于相同的水平面。该步骤的目的是为了便于后续在其上形成键合层。
当堆叠结构120具有多个介质层121时，可在任一介质层121中形成阻挡层150。根据本申请的一个实施方式，可通过诸如沉积方法在堆叠结构120中的最远离衬底110的介质层121中形成阻挡层150，但不限于此。根据本申请的一个实施方式，当阻挡层150为金属层时，可采用常见的金属沉积方法来形成阻挡层150，但不限于此。
图6C所示为根据本申请一个实施方式的用于实现步骤S503的一个具体工艺示例。如图6C所示，在阻挡层150和所形成的至少部分介质层121的远离衬底110的表面上形成堆叠部分120的剩余部分，该剩余部分可包括部分介质层121以及绝缘层122，或者可仅包括绝缘层122。也就是说，堆叠结构120可包括至少一个介质层121和一个绝缘层122。图6C示例性的示出了堆叠结构120仅包括一个介质层121和一个绝缘层122，但不限于此。
可采用包括诸如原子层沉积(Atomic Layer Deposition，ALD)、物理气相沉积(Physical Vapor Deposition，PVD)或化学气相沉积(Chemical Vapor Deposition，CVD)等的沉积工艺，在衬底110上依次堆叠至少一个介质层121以及绝缘层122以形成堆叠结构120，但不限于此。
图6D所示为根据本申请一个实施方式的用于实现步骤S504的一个具体工艺示例。如图6D所示，在堆叠结构120的远离衬底110的表面上形成键合层130。可包括采用诸如原子层沉积(Atomic Layer Deposition，ALD)、物理气相沉积(Physical Vapor Deposition，PVD)或化学气相沉积(Chemical Vapor Deposition，CVD)等的沉积工艺形成键合层130，以为后续晶圆键合做准备。键合层130的厚度不易过小或过大，因为过小的厚度会影响键合效果，而过大的厚度会造成材料的浪费。
图6E所示为根据本申请一个实施方式的用于实现步骤S505的一个具体工艺示例。如图6E所示，在键合层130的远离堆叠结构120的表面形成至少一个对准标记结构140。具体地，首先对键合层130的远离堆叠结构120的一个表面图案化，随后在所形成的图案沟槽中形成至少一个对准标记结构140。根据本申请的一个实施方式，可通常采用诸如光刻的刻蚀工艺等来在键合层130的远离堆叠结构120的一侧表面上进行图案化，并且然后在所形成的图案沟槽中填充金属，以形成对准标记结构140。用于形成对准标记结构140的材料可以是诸如铝、铜和钨的金属材料，但不限于此。
图7示出了根据本申请的实施方式的晶圆组件的示例性结构剖视图。
如图7所示，晶圆组件700包括第一晶圆710和第二晶圆720。具体地，第一晶圆710为阵列晶圆，以及第二晶圆720为互补式金属氧化物半导体(COMS)晶圆，例如，含有金属氧化层半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)或是图像传感器的集成电路器件，但不限于此。
根据本申请的一个实施方式，晶圆组件700可通过例如熔融键合的方式将第一晶圆710和第二晶圆720进行键合来形成。可以理解的是，还可以使用静电键合、直接键合、以及焊烧键合等方式来键合第一晶圆710和第二晶圆720。
第一晶圆710包括第一衬底711、第一介质层712、第一绝缘层713、第一键合层714、第一阻挡层716以及至少一个第一对准标记结构715。
衬底711可以是具有绝缘性的无机衬底或者有机衬底，例如，衬底711可以是硅基、陶瓷、玻璃或者塑封体材料，但不限于此。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。此外，衬底711中可以形成有各种装置(不限于半导体装置)构件(图中未示出)。衬底711还可以已经形成有其他层或构件。
第一介质层712、第一绝缘层713、以及位于第一介质层712中的第一阻挡层716组成第一堆叠结构。示例性地，第一堆叠结构仅包括一个第一介质层712，但不限于此。例如，第一堆叠结构可包括多个第一介质层712。当第一堆叠结构可包括多个第一介质层712时，第一阻挡层716可位于任一第一介质层712中，优选地，第一阻挡层716位于第一堆叠结构中的最远离衬底711的第一介质层712中。第一阻挡层716在第一衬底711上的投影可覆盖下文将描述的第一对准标记结构715在第一衬底711上的投影。
第一介质层712的材料为绝缘材料，包括由环氧树脂、硅胶、聚酰亚胺(PI)、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃组成的群组中的一种或两种以上组合，但不限于此。第一绝缘层713的材料可以是氮化硅(SiN)或者掺杂碳化硅薄膜(NDC)，但不限于此，其厚度可在1nm至5nm左右，用于隔离介质层121，具有介电常数低，传输延迟小的优点。第一阻挡层716的材料为不透光且能够对光进行反射的材料，用于阻挡入射光继续延入射方向的传播，以将入射光反射至键合机台的光接收装置，从而提高晶圆的对准精度。根据本申请的一个实施方式，第一阻挡层716可以是金属层，诸如钨，但不限于此。
第一键合层714设置在第一绝缘层713的远离第一介质层712的一侧上，其材料以正硅酸乙脂(TEOS)为原料形成，但不限于此，其键合层致密性好、能够对层间绝缘层起到保护作用。键合层130的厚度不易过小或过大，因为过小的厚度会影响键合效果，而过大的厚度会造成材料的浪费。
第一对准标记结构715设置在第一键合层714的远离第一绝缘层713的一侧，其材料可以是金属材料，诸如铝、铜和钨等，但不限于此。由于第一对准标记结构715与周围的材料不同，因此具有不同的折射率或透射率。键合机可通过第一对准标记结构715及其周围的材料的反射的检测光获取对准标记结构所在范围内的图像；或者还可通过透过对准标记结构及其周围的材料的检测光获取对准标记结构所在范围内的图像。根据获取的两片晶圆上对准标记结构的图像可获取对准标记结构的位置信息以调整晶圆的位置，从而实现后续的上下晶圆高度键合。
第二晶圆720包括第二衬底721、第二介质层722、第二绝缘层723、第二键合层724以及至少一个第二对准标记结构725。
根据本申请的一个实施方式，第二晶圆720可不包括第二阻挡层726。
根据本申请的一个实施方式，第二晶圆720还可包括第二阻挡层726，其中，第二阻挡层726可以是金属层，诸如钨，但不限于此。并且，第二阻挡层726在第二衬底721上的投影覆盖第二对准标记结构725在第二衬底721上的投影。并且，第一对准标记结构715与第二对准标记结构725的形状相匹配。
第二晶圆720中的各个组件与第一晶圆710中相对应的各个组件相同或相似。因此，将省略对其的冗余详细描述。
通过上述晶圆组件中所设置的阻挡层，能够阻挡入射光继续延入射方向的传播，将入射光反射至键合机台的光接收装置，从而降低了由于第一晶圆710前层过厚或者前层厚度的不均匀性而对光路的影响，进而改善了上下晶圆键合前进行对准的精度。
图8示出了根据本申请的实施方式的晶圆组件的对准标记结构的示例性俯视图。
如图8所示，第一晶圆的第一对准标记结构715包括阵列分布的多个纵向标记结构和横向标记结构，在此需要说明，文中的上下左右需要理解为平面中的位置关系，这是因为显然的对准标记结构是设置在同一层面上。第一对准标记结构715与第二对准标记结构725相互匹配，并且第一对准标记结构715在第一衬底710的投影在阻挡层716在第一衬底710的投影的范围内。根据本申请的另一个实施方式，当第二晶圆也具有第二阻挡层时，第二对准标记结构725在第二晶圆的第二衬底上的投影也需要在第二阻挡层在该第二衬底的投影的范围内。根据本申请的一个实施方式，第一对准标记结构715与第二对准标记结构725均为矩形形状，但不限于此。
根据本申请的一个实施方式，如图8所示，矩形形状的第二对准标记结构725与第一对准标记结构715绕中心点顺时针或逆时针旋转90°、180°、270°构成类似风车形状的阵列，但不限于此。例如，第二对准标记结构725与第一对准标记结构715可以呈网格状、十字形实体或三角形实体阵列排列，并且第二对准标记结构725的几何中心与第一对准标记结构715的几何中心重合。
第一对准标记结构715与第二对准标记结构725的形状可以是任何形状，尺寸大小可以相同或不相同，只要两者相匹配即可。
应当指出，可以在制造方法之前、期间和之后提供额外步骤，并且对于制造方法的额外实施方式而言，可以对本文描述的步骤中的一些步骤予以替换、删除，以不同顺序执行或者并行执行。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (25)
1.一种晶圆，其特征在于，包括：
衬底；
堆叠结构，设置在所述衬底上，并且包括依次叠置的介质层和绝缘层，其中，在所述堆叠结构中还设置有阻挡层；以及
键合层，设置在所述堆叠结构的远离所述衬底的表面上，其中，在所述表面设置有至少一个对准标记结构。
2.根据权利要求1所述的晶圆，其中，所述阻挡层在所述衬底上的投影覆盖所述对准标记结构在所述衬底上的投影。
3.根据权利要求1所述的晶圆，其中，所述堆叠结构包括多个所述介质层，所述阻挡层位于多个所述介质层中最远离所述衬底的介质层中。
4.根据权利要求1-3中任一项所述的晶圆，其中，所述阻挡层包括金属层。
5.根据权利要求1所述的晶圆，其中，所述晶圆为阵列晶圆。
6.根据权利要求1所述的晶圆，其中，所述绝缘层包括氮化硅或掺杂碳化硅。
7.根据权利要求1所述的晶圆，其中，所述键合层包括正硅酸乙酯。
8.一种晶圆组件，其特征在于，包括：
第一晶圆，包括根据如权利要求1-7中任一项所述的晶圆；
第二晶圆，包括键合层，并具有至少一个第二对准标记结构，
其中，通过所述第一晶圆和所述第二晶圆的键合层，所述第一晶圆和所述第二晶圆相结合，并且所述第一晶圆的第一对准标记结构与所述第二晶圆的第二对准标记结构相互匹配。
9.根据权利要求8所述的晶圆组件，其中，所述第二晶圆包括：
第二衬底；
第二堆叠结构，设置在所述第二衬底上，并且包括依次叠置的第二介质层和第二绝缘层；
第二键合层，设置在所述第二堆叠结构的远离所述衬底的表面上，其中，在所述第二键合层的远离所述第二堆叠结构的表面设置有至少一个所述第二对准标记结构。
10.根据权利要求9所述的晶圆组件，其中，所述第二堆叠结构还包括设置在所述第二介质层中的第二阻挡层，其中，所述第二阻挡层在所述第二衬底上的投影覆盖所述第二对准标记结构在所述第二衬底上的投影。
11.根据权利要求10所述的晶圆组件，其中，所述第二堆叠结构包括多个所述第二介质层，所述第二阻挡层位于多个所述第二介质层中最远离所述第二衬底的第二介质层中。
12.根据权利要求10-11中任一项所述的晶圆组件，其中，所述第二阻挡层包括金属层。
13.根据权利要求9所述的晶圆组件，其中，所述第一晶圆为阵列晶圆。
14.根据权利要求9所述的晶圆组件，其中，所述第二晶圆为互补式金属氧化物半导体晶圆。
15.根据权利要求9所述的晶圆组件，其中，所述第二绝缘层包括氮化硅或掺杂碳化硅。
16.根据权利要求9所述的晶圆组件，其中，所述第二键合层包括正硅酸乙酯。
17.一种制造晶圆的方法，其特征在于，包括：
在衬底上形成堆叠结构的至少部分介质层；以及
在所形成的至少部分介质层的远离所述衬底的一侧上形成阻挡层。
18.根据权利要求17所述的方法，其中，在所形成的至少部分介质层的远离所述衬底的一侧上形成阻挡层的步骤包括：
在所形成的至少部分介质层的远离所述衬底的一侧上形成凹槽；
在所述凹槽中设置所述阻挡层。
19.根据权利要求18所述的方法，其中，在所述凹槽中设置所述阻挡层之后，所述方法还包括：
通过化学机械研磨使得所述阻挡层和所形成的至少部分介质层的远离所述衬底的表面位于相同的水平面。
20.根据权利要求17所述的方法，其中，在所形成的至少部分介质层的远离所述衬底的一侧上形成所述阻挡层之后，所述方法还包括：
在所述阻挡层和所形成的至少部分介质层的远离所述衬底的表面上形成所述堆叠结构的剩余部分；
在所述堆叠结构的远离所述衬底的表面上形成键合层；以及
在所述键合层的远离所述堆叠结构的表面上形成至少一个对准标记结构。
21.根据权利要求20所述的方法，其中，所述阻挡层在所述衬底上的投影覆盖所述对准标记结构在所述衬底上的投影。
22.根据权利要求17-21中任一项所述的方法，其中，所述阻挡层包括金属层。
23.根据权利要求20所述的方法，其中，所述堆叠结构的剩余部分包括部分介质层和绝缘层。
24.根据权利要求20所述的方法，其中，所述堆叠结构的剩余部分包括绝缘层。
25.一种三维存储器，包括如权利要求1至7中任一项所述的晶圆，其中，所述三维存储器为3D NAND存储器。
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Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492269B1 (en) * | 2001-01-08 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Methods for edge alignment mark protection during damascene electrochemical plating of copper |
| CN101409268A (zh) * | 2007-10-08 | 2009-04-15 | 台湾积体电路制造股份有限公司 | 用于微线距焊线连接的焊垫设计 |
| US20110312157A1 (en) * | 2010-06-22 | 2011-12-22 | Wei-Sheng Lei | Wafer dicing using femtosecond-based laser and plasma etch |
| US20120292757A1 (en) * | 2011-05-17 | 2012-11-22 | Infineon Technologies Ag | Semiconductor component and method of manufacturing a semiconductor component |
| CN108206142A (zh) * | 2016-12-20 | 2018-06-26 | 中芯国际集成电路制造(上海)有限公司 | 一种键合对准精度的检测方法和半导体器件 |
| CN109545811A (zh) * | 2018-11-26 | 2019-03-29 | 豪威科技(上海)有限公司 | 堆叠式cmos图像传感器及其制作方法 |
| CN109643700A (zh) * | 2018-11-21 | 2019-04-16 | 长江存储科技有限责任公司 | 接合界面处的接合对准标记 |
| CN110620104A (zh) * | 2019-09-20 | 2019-12-27 | 武汉新芯集成电路制造有限公司 | 测试片及其制造方法和晶圆键合缺陷的检测方法 |
| US10529667B1 (en) * | 2018-07-05 | 2020-01-07 | United Microelectronics Corp. | Method of forming overlay mark structure |
| US20200381396A1 (en) * | 2019-05-31 | 2020-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated Circuit Package and Method |
| CN112201572A (zh) * | 2020-09-18 | 2021-01-08 | 武汉新芯集成电路制造有限公司 | 多层晶圆的堆叠方法及用于多层晶圆堆叠的*** |
| CN112397377A (zh) * | 2020-11-16 | 2021-02-23 | 武汉新芯集成电路制造有限公司 | 第一芯片与晶圆键合方法、芯片堆叠结构 |
| CN112509915A (zh) * | 2020-11-30 | 2021-03-16 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法、芯片键合结构 |
| CN112510017A (zh) * | 2020-12-15 | 2021-03-16 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
| US20210082874A1 (en) * | 2019-09-17 | 2021-03-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package and manufacturing method of reconstructed wafer |
| CN113078090A (zh) * | 2021-03-23 | 2021-07-06 | 长江存储科技有限责任公司 | 晶圆制备方法、键合方法、键合装置、键合设备 |
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2021
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Patent Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492269B1 (en) * | 2001-01-08 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Methods for edge alignment mark protection during damascene electrochemical plating of copper |
| CN101409268A (zh) * | 2007-10-08 | 2009-04-15 | 台湾积体电路制造股份有限公司 | 用于微线距焊线连接的焊垫设计 |
| US20110312157A1 (en) * | 2010-06-22 | 2011-12-22 | Wei-Sheng Lei | Wafer dicing using femtosecond-based laser and plasma etch |
| US20120292757A1 (en) * | 2011-05-17 | 2012-11-22 | Infineon Technologies Ag | Semiconductor component and method of manufacturing a semiconductor component |
| CN108206142A (zh) * | 2016-12-20 | 2018-06-26 | 中芯国际集成电路制造(上海)有限公司 | 一种键合对准精度的检测方法和半导体器件 |
| US10529667B1 (en) * | 2018-07-05 | 2020-01-07 | United Microelectronics Corp. | Method of forming overlay mark structure |
| CN109643700A (zh) * | 2018-11-21 | 2019-04-16 | 长江存储科技有限责任公司 | 接合界面处的接合对准标记 |
| US20200159133A1 (en) * | 2018-11-21 | 2020-05-21 | Yangtze Memory Technologies Co., Ltd. | Bonding alignment marks at bonding interface |
| CN109545811A (zh) * | 2018-11-26 | 2019-03-29 | 豪威科技(上海)有限公司 | 堆叠式cmos图像传感器及其制作方法 |
| US20200381396A1 (en) * | 2019-05-31 | 2020-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated Circuit Package and Method |
| US20210082874A1 (en) * | 2019-09-17 | 2021-03-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package and manufacturing method of reconstructed wafer |
| CN110620104A (zh) * | 2019-09-20 | 2019-12-27 | 武汉新芯集成电路制造有限公司 | 测试片及其制造方法和晶圆键合缺陷的检测方法 |
| CN112201572A (zh) * | 2020-09-18 | 2021-01-08 | 武汉新芯集成电路制造有限公司 | 多层晶圆的堆叠方法及用于多层晶圆堆叠的*** |
| CN112397377A (zh) * | 2020-11-16 | 2021-02-23 | 武汉新芯集成电路制造有限公司 | 第一芯片与晶圆键合方法、芯片堆叠结构 |
| CN112509915A (zh) * | 2020-11-30 | 2021-03-16 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法、芯片键合结构 |
| CN112510017A (zh) * | 2020-12-15 | 2021-03-16 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
| CN113078090A (zh) * | 2021-03-23 | 2021-07-06 | 长江存储科技有限责任公司 | 晶圆制备方法、键合方法、键合装置、键合设备 |
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