CN113745228B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN113745228B CN113745228B CN202010472422.4A CN202010472422A CN113745228B CN 113745228 B CN113745228 B CN 113745228B CN 202010472422 A CN202010472422 A CN 202010472422A CN 113745228 B CN113745228 B CN 113745228B
- Authority
- CN
- China
- Prior art keywords
- mask
- layer
- stack
- mask stack
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 239000000463 material Substances 0.000 claims abstract description 248
- 238000005530 etching Methods 0.000 claims abstract description 108
- 230000002093 peripheral effect Effects 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims description 57
- 239000007789 gas Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 23
- 230000015572 biosynthetic process Effects 0.000 description 16
- 239000011810 insulating material Substances 0.000 description 12
- 230000009286 beneficial effect Effects 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000006117 anti-reflective coating Substances 0.000 description 4
- 239000012861 aquazol Substances 0.000 description 4
- 229920006187 aquazol Polymers 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 102100022717 Atypical chemokine receptor 1 Human genes 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 101000678879 Homo sapiens Atypical chemokine receptor 1 Proteins 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种半导体结构及其形成方法，形成方法包括：第一掩膜叠层中第二掩膜层的厚度小于第二掩膜叠层中第二掩膜层的厚度，且以垂直于掩膜叠层侧壁的方向为横向，第二掩膜叠层的横向尺寸大于第一掩膜叠层的横向尺寸；在掩膜叠层的侧壁上形成侧墙层；本发明实施例，去除所述第一掩膜叠层，以侧墙层和第二掩膜叠层为掩膜刻蚀控制栅材料层，形成位于第一控制栅极和第二控制栅极，在***区中形成第二掩膜叠层和位于第二掩膜叠层侧壁上的侧墙层，以侧墙层和第二掩膜叠层为掩膜刻蚀控制栅材料层同时形成第一控制栅极和第二控制栅极，避免了先后形成单元区和***区中的控制栅极的掩膜过程中，存在的套刻误差的情况，有利于提高半导体结构的电学性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器(Non-volatileMemory，NVM)的主流。根据结构不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NANDFlash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
由于NAND闪存器具有较高的单元密度、较高的存储密度、较快的写入和擦除速度等优势，逐渐成为了快闪存储器中较为普遍使用的一种结构，目前主要用于数码相机等的闪存卡和MP3播放机中。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括单元区和***区，所述基底包括衬底、位于所述衬底上的控制栅材料层、位于所述控制栅材料层上的第一掩膜材料层以及位于所述第一掩膜材料层上的第二掩膜材料层；刻蚀所述第一掩膜材料层和第二掩膜材料层，形成掩膜叠层，所述掩膜叠层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，位于单元区中的所述掩膜叠层为第一掩膜叠层，位于***区的所述掩膜叠层为第二掩膜叠层，所述第一掩膜叠层中所述第二掩膜层的厚度小于所述第二掩膜叠层中所述第二掩膜层的厚度，且以垂直于所述掩膜叠层侧壁的方向为横向，所述第二掩膜叠层的横向尺寸大于所述第一掩膜叠层的横向尺寸；在所述掩膜叠层的侧壁上形成侧墙层；形成所述侧墙层后，去除所述第一掩膜叠层，且保留第二掩膜叠层；以所述侧墙层和所述第二掩膜叠层为掩膜刻蚀所述控制栅材料层，形成位于所述单元区的第一控制栅极和位于所述***区的第二控制栅极。
可选的，提供基底的步骤中，所述第二掩膜材料层的厚度为至/>
可选的，刻蚀所述第二掩膜材料层，形成第二掩膜层的过程中，刻蚀气体的流量为100sccm至200sccm。
可选的，采用含C和含F的气体刻蚀所述第二掩膜材料层，形成第二掩膜层。
可选的，形成所述掩膜叠层的步骤中，所述第二掩膜叠层中的所述第二掩膜层与所述第一掩膜叠层中的所述第二掩膜层的厚度差大于
可选的，去除所述第一掩膜叠层，且保留第二掩膜叠层的步骤包括：去除所述第一掩膜叠层中的所述第二掩膜层，且保留所述第二掩膜叠层中部分厚度的第二掩膜层；去除第一掩膜叠层的第二掩膜层后，去除所述单元区中的所述第一掩膜层。
可选的，采用含C和含F的气体去除所述第一掩膜叠层中的所述第二掩膜层。
可选的，采用氧气去除所述单元区中的所述第一掩膜层。
可选的，去除所述单元区中的第一掩膜层的步骤中，所述第二掩膜层的刻蚀难度大于所述第一掩膜层的刻蚀难度。
可选的，所述第二掩膜层的材料包括氮化硅、DRAC材料、BARC材料、ODL材料、DUO材料和APF材料中的一种或多种。
可选的，所述第一掩膜层的材料包括氮化硅、DRAC材料、BARC材料、ODL材料、DUO材料和APF材料中的一种或多种。
可选的，所述侧墙层的形成步骤包括：在所述掩膜叠层以及所述掩膜叠层露出的所述控制栅材料层上形成侧墙材料层；去除所述掩膜叠层顶部的所述侧墙材料层，剩余的位于所述掩膜叠层侧壁上的所述侧墙材料层作为侧墙层。
可选的，采用原子层沉积工艺或化学气相沉积工艺形成所述侧墙材料层。
可选的，采用各向异性刻蚀工艺去除所述掩膜叠层顶部的所述侧墙材料层。
可选的，提供基底的步骤中，在所述控制栅材料层以及所述第一掩膜材料层之间形成有刻蚀停止结构，所述刻蚀停止结构包括依次位于衬底上的多个刻蚀停止分层，相邻所述刻蚀停止分层之间具有刻蚀选择比。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括单元区和***区；控制栅材料层，位于所述衬底上；掩膜叠层，位于所述控制栅材料层上，所述掩膜叠层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，位于所述单元区中的所述掩膜叠层为第一掩膜叠层，位于所述***区的所述掩膜叠层为第二掩膜叠层，所述第一掩膜叠层中所述第二掩膜层的厚度小于所述第二掩膜叠层中所述第二掩膜层的厚度，且以垂直于所述掩膜叠层侧壁的方向为横向，所述第二掩膜叠层的横向尺寸大于所述第一掩膜叠层的横向尺寸。
可选的，所述第二掩膜叠层中的所述第二掩膜层与所述第一掩膜叠层中的所述第二掩膜层的厚度差大于
可选的，所述第一掩膜层和第二掩膜的材料不同。
可选的，所述第二掩膜层的材料包括氮化硅、DRAC材料、BARC材料、ODL材料、DUO材料和APF材料中的一种或多种。
可选的，所述第一掩膜层的材料包括氮化硅、DRAC材料、BARC材料、ODL材料、DUO材料和APF材料中的一种或多种。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法，在形成所述掩膜叠层的步骤中，所述掩膜叠层顶部夹角处暴露270度，所述掩膜叠层顶面暴露180度，从而掩膜叠层顶部夹角处的第二掩膜层的损伤速率较大，掩膜叠层顶面的第二掩膜层的损伤速率较慢，位于单元区中的掩膜叠层为第一掩膜叠层，位于***区的掩膜叠层为第二掩膜叠层，因为所述第二掩膜叠层的横向尺寸大于所述第一掩膜叠层的横向尺寸，与所述第一掩膜叠层相比，所述第二掩膜叠层中暴露270度的区域的占比较小，从而所述单元区中的所述第二掩膜层厚度小于所述***区中的所述第二掩膜层的厚度；在去除所述第一掩膜叠层的步骤中，所述第二掩膜叠层被保留，从而能够以所述侧墙层和所述第二掩膜叠层为掩膜刻蚀控制栅材料层形成第一控制栅极和第二控制栅极。综上，本发明实施例，同一步骤中，在所述单元区上形成侧墙层，在***区中形成第二掩膜叠层和位于第二掩膜叠层侧壁上的侧墙层，以所述侧墙层和第二掩膜叠层为掩膜刻蚀所述控制栅材料层，同时形成第一控制栅极和第二控制栅极，不易存在的套刻误差的情况，有利于提高半导体结构的电学性能。
附图说明
图1至图6是一种半导体结构的形成过程的结构示意图；
图7至图13是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
具体实施方式
目前NAND闪存器的性能仍有待提高。现结合一种半导体结构的形成过程分析器件性能不佳的原因。
图1至图6，示出了一种半导体结构的形成过程的结构示意图。
如图1所示，提供基底，所述基底包括单元区I和***区II，所述基底包括衬底1、位于所述衬底1上的控制栅材料层2、位于所述控制栅材料层2上的第一掩膜材料层3以及位于所述第一掩膜材料层3上的第二掩膜材料层4；在所述单元区I的所述第二掩膜材料层4上形成光刻胶层5。
如图2所述，以所述光刻胶层5为掩膜刻蚀所述第一掩膜材料层3和第二掩膜材料层4，形成第一掩膜层6和位于所述第一掩膜层6上的第二掩膜层7。
如图3所示，采用自对准双重成像技术(Self-aligned Double Patterning，SADP)在所述第一掩膜层6和第二掩膜层7的侧壁上形成侧墙层8。
如图4所示，去除所述第一掩膜层6和第二掩膜层7。
如图5所示，在所述***区II中形成第三掩膜层9。
如图6所示，以所述侧墙层8和第三掩膜层9为掩膜刻蚀所述控制栅材料层2，形成位于单元区I的第一控制栅极10和位于***区II的第二控制栅极11。
先通过自对准双重成像技术在所述单元区I上形成侧墙层8，形成侧墙层8后，在所述***区II上形成第三掩膜层9，所述侧墙层8为第一控制栅极10的刻蚀掩膜，所述第三掩膜层9为第二控制栅极11的刻蚀掩膜，随着半导体结构的尺寸越来越小，所述侧墙层8和第三掩膜层9之间的间隔越来越小，所述侧墙层8和第三掩膜层9之间的套刻误差不能忽略不计，当套刻不精准时，依据侧墙层8和第三掩膜层9形成的第一控制栅极和第二控制栅极易发生桥接，导致半导体结构的电学性能较差，且所述侧墙层8和第三掩膜层9先后形成的工艺过程较为复杂。
为了解决技术问题，提供基底，所述基底包括单元区和***区，所述基底包括衬底、位于所述衬底上的控制栅材料层、位于所述控制栅材料层上的第一掩膜材料层以及位于所述第一掩膜材料层上的第二掩膜材料层；刻蚀所述第一掩膜材料层和第二掩膜材料层，形成掩膜叠层，所述掩膜叠层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，位于单元区中的掩膜叠层为第一掩膜叠层，位于***区的掩膜叠层为第二掩膜叠层，所述第一掩膜叠层中第二掩膜层的厚度小于所述第二掩膜叠层中第二掩膜层的厚度，且以垂直于所述掩膜叠层侧壁的方向为横向，所述第二掩膜叠层的横向尺寸大于所述第一掩膜叠层的横向尺寸；在所述掩膜叠层的侧壁上形成侧墙层；形成所述侧墙层后，去除所述第一掩膜叠层中的所述第二掩膜层，且保留所述第二掩膜叠层中部分厚度的第二掩膜层；去除第一掩膜叠层的第二掩膜层后，去除所述单元区中的第一掩膜层；以所述侧墙层和所述第二掩膜叠层为掩膜刻蚀所述控制栅材料层，形成位于单元区的第一控制栅极和位于***区的第二控制栅极。
本发明实施例所提供的半导体结构的形成方法，在形成所述掩膜叠层的步骤中，所述掩膜叠层顶部夹角处暴露270度，所述掩膜叠层顶面暴露180度，从而掩膜叠层顶部夹角处的第二掩膜层的损伤速率较大，掩膜叠层顶面的第二掩膜层的损伤速率较慢，位于单元区中的掩膜叠层为第一掩膜叠层，位于***区的掩膜叠层为第二掩膜叠层，因为所述第二掩膜叠层的横向尺寸大于所述第一掩膜叠层的横向尺寸，与所述第一掩膜叠层相比，所述第二掩膜叠层中暴露270度的区域的占比较小，从而所述单元区中的所述第二掩膜层厚度小于所述***区中的所述第二掩膜层的厚度；在去除所述第一掩膜叠层的步骤中，所述第二掩膜叠层被保留，从而能够以所述侧墙层和所述第二掩膜叠层为掩膜刻蚀控制栅材料层形成第一控制栅极和第二控制栅极。综上，本发明实施例，同一步骤中，在所述单元区上形成侧墙层，在***区中形成第二掩膜叠层和位于第二掩膜叠层侧壁上的侧墙层，以所述侧墙层和第二掩膜叠层为掩膜刻蚀所述控制栅材料层同时形成第一控制栅极和第二控制栅极，避免了先后形成单元区和***区中的控制栅极的掩膜过程中，存在的套刻误差的情况，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图7至图13是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图7，提供基底，所述基底包括单元区I和***区II，所述基底包括衬底100、位于所述衬底100上的控制栅材料层101、位于所述控制栅材料层101上的第一掩膜材料层102以及位于所述第一掩膜材料层102上的第二掩膜材料层103。
衬底100为后续形成快闪存储器提供工艺平台。具体地，衬底100用于形成NAND闪存器。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述第一掩膜材料层102和第二掩膜材料层103为后续形成掩膜叠层做准备。
提供基底的步骤中，所述第一掩膜材料层102和第二掩膜材料层103具有刻蚀选择比。相应的，所述第一掩膜材料层102和第二掩膜材料层103的材料不同。
具体的，所述第二掩膜材料层103的材料包括氮化硅、DRAC(dielectric anti-reflective coating，介电抗反射涂层)材料、BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。本实施例中，所述第二掩膜材料层103的材料包括DRAC材料。
具体的，所述第一掩膜材料层102的材料包括氮化硅、DRAC材料、BARC材料、ODL材料、DUO材料和APF材料中的一种或多种。本实施例中，所述第一掩膜材料层102的材料包括APF材料。
需要说明的是，提供基底的步骤中，第二掩膜材料层103不易过厚也不宜过薄。若所述第二掩膜材料层103过厚，会花费过多的工艺时间形成所述第二掩膜材料层103，不利于提高半导体结构的形成效率。后续刻蚀所述第二掩膜材料层103和第一掩膜材料层102，分别形成第二掩膜层和第一掩膜层，去除所述单元区I中的所述第一掩膜层和第二掩膜层，若所述第二掩膜材料层103过薄，形成第二掩膜层的厚度较薄，相应的所述单元区I中的所述第二掩膜层和***区II中的所述第二掩膜层的厚度相差较小，在后续去除所述单元区I中的所述第二掩膜层的步骤中，所述***区II中的第二掩膜层也会被去除，在去除所述单元区I中的所述第一掩膜层的步骤中，所述***区II中的所述第一掩膜层会受到损伤，也就是说，***区II中用于刻蚀所述控制栅材料层101的掩膜形成质量较差，导致后续形成在***区II中的控制栅极不符合工艺需求。本实施例中，提供基底的步骤中，所述第二掩膜材料层103的厚度为至/>
所述控制栅材料层101为后续形成控制栅极(Control Gate，CG)做准备。
本实施例中，所述控制栅材料层101的材料包括多晶硅。
需要说明的是，所述半导体结构的形成方法还包括：在所述基底上形成光刻胶层106。
所述光刻胶层106作为后续刻蚀所述第一掩膜材料层102和第二掩膜材料层103的刻蚀掩膜。
所述基底包括单元区I和***区II，所述单元区I用于形成多个分立的存储单元，所述***区II用于形成***电路，以垂直于所述光刻胶层106的侧壁的延伸方向为横向，通常所述***区II中的光刻胶层106的横向尺寸大于所述单元区I中光刻胶层106的横向尺寸。
提供基底的步骤中，在所述衬底100和控制栅材料层101之间形成有浮置栅材料层104以及位于浮置栅材料层104上的绝缘材料层105。
所述浮置栅材料层104为后续形成浮置栅级做准备。浮置栅材料层104的材料包括多晶硅。
绝缘材料层105为后续形成绝缘层做准备。绝缘材料层105的材料包括氧化硅。
需要说明的是，提供基底的步骤中，在所述控制栅材料层101以及所述第一掩膜材料层102之间形成有刻蚀停止结构117，所述刻蚀停止结构117包括依次位于衬底上的多个刻蚀停止分层，相邻所述刻蚀停止分层之间具有刻蚀选择比。
刻蚀停止结构117形成在所述控制栅材料层101上，因此在后续形成控制栅材料层101的掩膜的过程中，刻蚀停止结构117能够保护所述控制栅材料层101、绝缘材料层105以及浮置栅材料层104免受损伤。
本实施例中，所述刻蚀停止结构117包括三个刻蚀停止分层，分别为第一刻蚀停止分层1171、第二刻蚀停止分层1172以及第三刻蚀停止分层1173。
具体的，所述第一刻蚀停止分层1171的材料包括等离子增强氧化硅(plasmaenhance oxide，PEOX)；所述第二刻蚀停止分层1172的材料包括APF(Advanced PatterningFilm，先进图膜)；所述第三刻蚀停止分层1173的材料包括等离子增强氧化硅(plasmaenhance oxide，PEOX)。
参考图8，刻蚀所述第一掩膜材料层102和第二掩膜材料层103，形成掩膜叠层，所述掩膜叠层包括第一掩膜层107和位于所述第一掩膜层107上的第二掩膜层108，位于单元区I中的所述掩膜叠层为第一掩膜叠层109，位于***区II的所述掩膜叠层为第二掩膜叠层110，所述第一掩膜叠层109中第二掩膜层108的厚度小于所述第二掩膜叠层110中第二掩膜层108的厚度，且以垂直于所述掩膜叠层侧壁的方向为横向，所述第二掩膜叠层110的横向尺寸大于所述第一掩膜叠层109的横向尺寸。
在形成所述掩膜叠层的步骤中，所述掩膜叠层的顶壁和侧壁呈90度，相应的，所述掩膜叠层顶部夹角处暴露270度，所述掩膜叠层顶面为平面，相应的所述掩膜叠层顶面暴露180度，从而掩膜叠层顶部夹角处的第二掩膜层108的损伤速率较大，掩膜叠层顶面的第二掩膜层108的损伤速率较慢，位于单元区I中的掩膜叠层为第一掩膜叠层109，位于***区II的掩膜叠层为第二掩膜叠层110，因为所述第二掩膜叠层110的横向尺寸大于所述第一掩膜叠层109的横向尺寸，与所述第一掩膜叠层109相比，所述第二掩膜叠层110中暴露270度的区域的占比较小，从而所述单元区I中的所述第二掩膜层108厚度小于所述***区II中的所述第二掩膜层108的厚度。后续在所述掩膜叠层的侧壁上形成侧墙层，去除所述第一掩膜叠层的步骤中，所述第二掩膜叠层被保留，以所述侧墙层和所述第二掩膜叠层110为掩膜刻蚀控制栅材料层101形成第一控制栅极和第二控制栅极。综上，本发明实施例，同一步骤中，在所述单元区I上形成侧墙层，在***区II中形成第二掩膜叠层110和位于第二掩膜叠层110侧壁上的侧墙层，以所述侧墙层和第二掩膜叠层110为掩膜刻蚀所述控制栅材料层101同时形成第一控制栅极和第二控制栅极，避免了先后形成单元区I和***区II中的控制栅极的掩膜过程中，存在的套刻误差的情况，有利于提高半导体结构的电学性能。
本实施例中，采用干法刻蚀工艺刻蚀所述第一掩膜材料层102和第二掩膜材料层103，形成掩膜叠层。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述掩膜叠层的形貌满足工艺需求。且采用干法刻蚀工艺能够以刻蚀停止结构117的顶部为刻蚀停止位置，降低对其他膜层结构的损伤。而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀第一掩膜材料层102和第二掩膜材料层103，简化了工艺步骤。
需要说明的是，刻蚀所述第二掩膜材料层103，形成第二掩膜层108的过程中，刻蚀气体的流量不宜过大，也不宜过小。若所述刻蚀气体的流量过大，相应的形成第二掩膜层108速率过快，刻蚀过程的工艺控制性和反应速率均匀性差，易去除所述第二掩膜叠层110中的第二掩膜层108，相应的在去除所述单元区I中的所述第一掩膜层107的步骤中，所述***区II中的所述第一掩膜层107会受到损伤，也就是说，***区II中用于刻蚀所述控制栅材料层101的掩膜形成质量较差，导致后续形成在***区II中的控制栅极不符合工艺需求，且若刻蚀气体的流量过大，形成所述第二掩膜层108的过程中，产生的聚合物杂质(polymer)的含量过多，聚合物杂质堆积在所述第一掩膜叠层109中的所述第二掩膜层108上，导致形成掩膜叠层后，第一掩膜叠层109中的第二掩膜层108和第二掩膜叠层110中第二掩膜层108的厚度差过小。若所述刻蚀气体的流量过小，形成所述第二掩膜层108花费的工艺时间过长，不利于提高半导体结构的形成速率。本实施例中，刻蚀所述第二掩膜材料层103，形成第二掩膜层108的过程中，刻蚀气体的流量为100sccm至200sccm。
本实施例中，所述第二掩膜材料层103的材料包括DARC材料，相应的，采用含C和含F的气体刻蚀所述第二掩膜材料层103，形成第二掩膜层108。
需要说明的是，形成所述掩膜叠层的步骤中，所述第一掩膜叠层109中的所述第二掩膜层108的厚度小于所述第二掩膜叠层110中的所述第二掩膜层108的厚度，所述第二掩膜叠层110中的所述第二掩膜层108与所述第一掩膜叠层109中的所述第二掩膜层108的厚度差不宜过小。若所述厚度差过小，在后续去除所述第一掩膜叠层109中的所述第二掩膜层108的步骤中，所述第二掩膜叠层110中的第二掩膜层108也会被去除，在去除所述单元区I中的所述第一掩膜层107的步骤中，所述第二掩膜叠层110中的所述第一掩膜层107会受到损伤，也就是说，***区II中用于刻蚀所述控制栅材料层101的掩膜形成质量较差，导致后续形成在***区II中的控制栅极不符合工艺需求。本实施例中，所述第二掩膜叠层110中的所述第二掩膜层108与所述第二掩膜叠层109中的所述第二掩膜层108的厚度差大于
参考图9和图10，在所述掩膜叠层的侧壁上形成侧墙层112。
所述侧墙层112作为单元区I中刻蚀控制栅材料层101的刻蚀掩膜。
本实施例中，所述侧墙层112的材料包括：氧化硅和氮化硅中的一种或两种。
所述侧墙层112的形成步骤包括：在所述掩膜叠层以及所述掩膜叠层露出的所述控制栅材料层101上形成侧墙材料层111；去除所述掩膜叠层顶部的所述侧墙材料层111，剩余的位于所述掩膜叠层侧壁上的所述侧墙材料层111作为侧墙层112。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述侧墙材料层111。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高侧墙材料层111的厚度均一性，使侧墙材料层111的厚度能够保形覆盖在所述掩膜叠层以及掩膜叠层露出的所述刻蚀停止结构117；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述侧墙材料层111的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述侧墙材料层。
本实施例中，采用各向异性刻蚀工艺去除所述掩膜叠层顶部的所述侧墙材料层111。各向异性刻蚀工艺具有较好的刻蚀剖面控制性，有利于使所述侧墙层112的形貌满足工艺需求。
参考图11和图12，形成所述侧墙层112后，去除所述第一掩膜叠层109，且保留第二掩膜叠层110。
去除所述第一掩膜叠层109，保留第二掩膜叠层110，也就是说，同一步骤中，在所述单元区I上形成侧墙层112，在***区II中形成第二掩膜叠层110和位于第二掩膜叠层110侧壁上的侧墙层112，后续以所述侧墙层112和第二掩膜叠层110为掩膜刻蚀所述控制栅材料层101同时形成第一控制栅极和第二控制栅极，避免了先后形成单元区I和***区II中的控制栅极的掩膜过程中，存在的套刻误差的情况，有利于提高半导体结构的电学性能。
具体的，去除所述第一掩膜叠层109，且保留第二掩膜叠层110的步骤包括：如图11所示，去除第一掩膜叠层109中的第二掩膜层108，且保留所述第二掩膜叠层110中部分厚度的第二掩膜层108；如图12所示，去除第一掩膜叠层109的第二掩膜层108后，去除单元区I中的第一掩膜层107。
去除第一掩膜叠层109中的第二掩膜层108，为后续去除所述单元区I中的第一掩膜层107做准备。
本实施例中，采用干法刻蚀工艺去除所述第一掩膜叠层109中的第二掩膜层108。具体的，所述第二掩膜层108的材料包括DARC材料，相应的采用含C和含F的气体去除所述第一掩膜叠层109中的所述第二掩膜层108。
需要说明的是，在去除第一掩膜叠层109中的第二掩膜层108的过程中，所述第二掩膜叠层110中的第二掩膜层108也被刻蚀部分厚度。
保留所述第二掩膜叠层110中部分厚度的第二掩膜层108，为后续去除所述单元区I中的第一掩膜层107做准备。
本实施例中，去除所述单元区I中的第一掩膜层107的步骤中，所述第二掩膜层108的刻蚀难度大于所述第一掩膜层107的刻蚀难度。
后续去除所述单元区I中的第一掩膜层107的过程中，第二掩膜层108的被刻蚀难度大于所述第一掩膜层107的被刻蚀难度，使得第二掩膜叠层110能够被保留。
去除单元区I中的第一掩膜层107，为后续以侧墙层112和所述第二掩膜叠层110为掩膜刻蚀所述控制栅材料层101做准备。
本实施例中，所述第一掩膜层107的材料包括APF材料，相应的采用氧气去除单元区中的所述第一掩膜层107，有利于降低对其他膜层的损伤。
参考图13，以所述侧墙层112和所述第二掩膜叠层110为掩膜刻蚀所述控制栅材料层101，形成位于单元区I的第一控制栅极113和位于***区II的第二控制栅极114。
在以所述侧墙层112和所述第二掩膜叠层110为掩膜刻蚀所述控制栅材料层101的过程中还刻蚀浮置栅材料层104和绝缘材料层105，分别形成浮置栅极115和绝缘层116。
在NAND闪存器的工作过程中，浮置栅极(Floating Gate，FG)115用于起到存储电子的作用，从而使NAND闪存器起到数据存储的功能。
绝缘层116用于电隔离浮置栅极115和第一控制栅极113，以及浮置栅极115和第二控制栅极114。
第一控制栅极113和第二控制栅极114用于在NAND闪存器进行数据写入或抹除的过程中，使得电子注入到浮置栅极115中或使得电子从浮置栅极115中拉出，在读取NAND闪存器的数据时，通过在第一控制栅极113和第二控制栅极114施加工作电压，利用浮置栅极115的带电状态控制浮置栅极115底部的沟道区的开或关。
其中，第二控制栅极114、绝缘层116以及浮置栅极115作为选择栅极(selectgate)，选择栅极在NAND闪存器的擦除操作过程中，能够有效避免NAND闪存器出现过擦除(Over-Erase)的问题，从而避免数据的误判。
本实施例中，以所述侧墙层112和所述第二掩膜叠层110为掩膜采用干法刻蚀工艺刻蚀所述控制栅材料层101，形成所述第一控制栅极113和第二控制栅极114。
本实施例中，以所述侧墙层112和所述第二掩膜叠层110为掩膜采用干法刻蚀工艺刻蚀所述控制栅材料层101、浮置栅材料层104和绝缘材料层105。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一控制栅极113、第二控制栅极114、绝缘层116以及浮置栅极115的形貌满足工艺需求。干法刻蚀工艺的过程中，能够以衬底100的顶部为刻蚀停止位置，降低对其他膜层结构的损伤。而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀控制栅材料层101、浮置栅材料层104和绝缘材料层105，简化了工艺步骤。
所述半导体结构的形成方法还包括：刻蚀所述控制栅材料层101前，刻蚀所述刻蚀停止结构117，形成刻蚀停止叠层(图中未示出)
所述刻蚀停止结构117包括依次位于衬底100上的多个刻蚀停止分层，相邻所述刻蚀停止分层之间具有刻蚀选择比，因此刻蚀所述第一刻蚀停止层1171的过程中，第一刻蚀停止分层1171的被刻蚀速率大于所述第二刻蚀停止分层1172的被刻蚀速率，从而具有良好的刻蚀停止作用，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
刻蚀所述第二刻蚀停止分层1172的过程中，第二刻蚀停止分层1172的被刻蚀速率大于所述第三刻蚀停止分层1173的被刻蚀速率，从而具有良好的刻蚀停止作用，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
具体的，在以所述侧墙层112和所述第二掩膜叠层110为掩膜刻蚀所述控制栅材料层101的过程中，以所述刻蚀停止叠层、侧墙层112和所述第二掩膜叠层110为掩膜。
所述半导体结构的形成方法还包括：形成所述浮置栅极115后，去除所述刻蚀停止叠层。
相应的，本发明实施例还提供一种半导体结构。参考图8，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：衬底100，所述衬底100包括单元区I和***区II；控制栅材料层101，位于所述衬底100上；掩膜叠层，位于所述控制栅材料层101上，所述掩膜叠层包括第一掩膜层107和位于所述第一掩膜层107上的第二掩膜层108，位于单元区I中的掩膜叠层为第一掩膜叠层109，位于***区II的掩膜叠层为第二掩膜叠层110，所述第一掩膜叠层109中第二掩膜层108的厚度小于所述第二掩膜叠层110中第二掩膜层108的厚度，且以垂直于所述掩膜叠层侧壁的方向为横向，所述第二掩膜叠层108的横向尺寸大于所述第一掩膜叠层109的横向尺寸。
所述半导体结构中，所述掩膜叠层一般通过刻蚀工艺形成，在形成所述掩膜叠层的步骤中，所述掩膜叠层的顶壁和侧壁呈90度，相应的，所述掩膜叠层顶部夹角处暴露270度，所述掩膜叠层顶面为平面，相应的所述掩膜叠层顶面暴露180度，从而掩膜叠层顶部夹角处的第二掩膜层108的损伤速率较大，掩膜叠层顶面的第二掩膜层108的损伤速率较慢，位于单元区I中的掩膜叠层为第一掩膜叠层109，位于***区II的掩膜叠层为第二掩膜叠层110，因为所述第二掩膜叠层110的横向尺寸大于所述第一掩膜叠层109的横向尺寸，与所述第一掩膜叠层109相比，所述第二掩膜叠层110中暴露270度的区域的占比较小，从而所述单元区I中的所述第二掩膜层108厚度小于所述***区II中的所述第二掩膜层108的厚度。后续在所述掩膜叠层的侧壁上形成侧墙层，去除所述第一掩膜叠层109，所述第二掩膜叠层110被保留。从而能够以所述侧墙层和所述第二掩膜叠层110为掩膜刻蚀控制栅材料层101形成第一控制栅极和第二控制栅极。综上，本发明实施例，同一步骤中，在所述单元区I上形成侧墙层，在***区II中形成第二掩膜叠层110和位于第二掩膜叠层110侧壁上的侧墙层，以所述侧墙层和第二掩膜叠层110为掩膜刻蚀所述控制栅材料层101同时形成第一控制栅极和第二控制栅极，避免了先后形成单元区I和***区II中的控制栅极的掩膜过程中，存在的套刻误差的情况，有利于提高半导体结构的电学性能。
所述衬底100包括单元区I和***区II，所述单元区I用于形成多个分立的存储单元，所述***区用于形成***电路。
衬底100为后续形成快闪存储器提供工艺平台。具体地，衬底100用于形成NAND闪存器。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述控制栅材料层101为后续形成控制栅极(Control Gate，CG)做准备。
本实施例中，所述控制栅材料层101的材料包括多晶硅。
所述掩膜叠层为后续形成刻蚀控制栅材料层101的掩膜做准备。
本实施例中，所述第一掩膜层107和第二掩膜层108的材料不同。后续去除第一掩膜叠层109中的所述第二掩膜层108后，所述第二掩膜叠层110中的第二掩膜层108仍有部分厚度，后续去除所述第一掩膜叠层109中的第二掩膜层108的过程中，第二掩膜层108的被刻蚀难度大于所述第一掩膜层107的被刻蚀难度，使得第二掩膜叠层110能够被保留。
具体的，所述第二掩膜层108的材料包括氮化硅、DRAC(dielectric anti-reflective coating，介电抗反射涂层)材料、BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。本实施例中，所述第二掩膜层108的材料包括DRAC材料。
具体的，所述第一掩膜层107的材料包括氮化硅、DRAC材料、BARC材料、ODL材料、DUO材料和APF材料中的一种或多种。本实施例中，所述第一掩膜层107的材料包括APF材料。
需要说明的是，所述第一掩膜叠层109中的所述第二掩膜层108的厚度小于所述第二掩膜叠层110中的所述第二掩膜层108的厚度，所述第二掩膜叠层110中的所述第二掩膜层108与所述第一掩膜叠层109中的所述第二掩膜层108的厚度差不宜过小。若所述厚度差过小，在后续去除所述第一掩膜叠层109中的所述第二掩膜层108的步骤中，所述第二掩膜叠层110中的第二掩膜层108也会被去除，在去除所述单元区I中的所述第一掩膜层107的步骤中，所述第二掩膜叠层110中的所述第一掩膜层107会受到损伤，也就是说，***区II中用于刻蚀所述控制栅材料层101的掩膜形成质量较差，导致后续形成在***区II中的控制栅极不符合工艺需求。本实施例中，所述第二掩膜叠层110中的所述第二掩膜层108与所述第二掩膜叠层109中的所述第二掩膜层108的厚度差大于
所述半导体结构还包括：浮置栅材料层104和绝缘材料层105，位于所述衬底100和控制栅材料层101之间，且绝缘材料层105位于浮置栅材料层104上。
所述浮置栅材料层104为后续形成浮置栅级做准备。浮置栅材料层104的材料包括多晶硅。
绝缘材料层105为后续形成绝缘层做准备。绝缘材料层105的材料包括氧化硅。
所述半导体结构还包括：刻蚀停止结构117，位于所述掩膜叠层与所述控制栅材料层101之间，所述刻蚀停止结构117包括依次位于所述衬底100上的多个刻蚀停止分层，相邻所述刻蚀停止分层之间具有刻蚀选择比。
刻蚀停止结构117形成在所述控制栅材料层101上，因此在后续形成控制栅材料层101的掩膜的过程中，刻蚀停止结构117能够保护所述控制栅材料层101、绝缘材料层105以及浮置栅材料层104免受损伤。
本实施例中，所述刻蚀停止结构117包括三个刻蚀停止分层，分别为第一刻蚀停止分层1171、第二刻蚀停止分层1172以及第三刻蚀停止分层1173。
具体的，所述第一刻蚀停止分层1171的材料包括等离子增强氧化硅(plasmaenhance oxide，PEOX)；所述第二刻蚀停止分层1172的材料包括APF(Advanced PatterningFilm，先进图膜)；所述第三刻蚀停止分层1173的材料包括等离子增强氧化硅(plasmaenhance oxide，PEOX)。
所述半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括单元区和***区，所述基底包括衬底、位于所述衬底上的控制栅材料层、位于所述控制栅材料层上的第一掩膜材料层以及位于所述第一掩膜材料层上的第二掩膜材料层；
刻蚀所述第一掩膜材料层和第二掩膜材料层，形成掩膜叠层，所述掩膜叠层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，位于单元区中的所述掩膜叠层为第一掩膜叠层，位于***区的所述掩膜叠层为第二掩膜叠层，所述第一掩膜叠层中所述第二掩膜层的厚度小于所述第二掩膜叠层中所述第二掩膜层的厚度，且以垂直于所述掩膜叠层侧壁的方向为横向，所述第二掩膜叠层的横向尺寸大于所述第一掩膜叠层的横向尺寸；
在所述掩膜叠层的侧壁上形成侧墙层，形成侧墙层的步骤中，所述侧墙层的顶部高于所述第一掩膜叠层中第一掩膜层的顶部；侧墙层顶部夹角处暴露270度，侧墙层顶面暴露180度；
形成所述侧墙层后，去除所述第一掩膜叠层，且保留第二掩膜叠层，去除所述第一掩膜叠层，且保留第二掩膜叠层的步骤包括：去除所述第一掩膜叠层中的所述第二掩膜层，且保留所述第二掩膜叠层中部分厚度的第二掩膜层；去除所述第一掩膜叠层中的所述第二掩膜层的步骤中，所述侧墙层的顶部高于所述第一掩膜层；
以所述侧墙层和所述第二掩膜叠层为掩膜刻蚀所述控制栅材料层，形成位于所述单元区的第一控制栅极和位于所述***区的第二控制栅极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述第二掩膜材料层的厚度为至/>
3.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第二掩膜材料层，形成第二掩膜层的过程中，刻蚀气体的流量为100sccm至200sccm。
4.如权利要求1或3所述的半导体结构的形成方法，其特征在于，采用含C和含F的气体刻蚀所述第二掩膜材料层，形成第二掩膜层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掩膜叠层的步骤中，所述第二掩膜叠层中的所述第二掩膜层与所述第一掩膜叠层中的所述第二掩膜层的厚度差大于
6.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第一掩膜叠层，且保留第二掩膜叠层的步骤还包括：
去除第一掩膜叠层的第二掩膜层后，去除所述单元区中的所述第一掩膜层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，采用含C和含F的气体去除所述第一掩膜叠层中的所述第二掩膜层。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，采用氧气去除所述单元区中的所述第一掩膜层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述单元区中的第一掩膜层的步骤中，所述第二掩膜层的刻蚀难度大于所述第一掩膜层的刻蚀难度。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料包括氮化硅、DRAC材料、BARC材料、ODL材料、DUO材料和APF材料中的一种或多种。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料包括氮化硅、DRAC材料、BARC材料、ODL材料、DUO材料和APF材料中的一种或多种。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙层的形成步骤包括：在所述掩膜叠层以及所述掩膜叠层露出的所述控制栅材料层上形成侧墙材料层；
去除所述掩膜叠层顶部的所述侧墙材料层，剩余的位于所述掩膜叠层侧壁上的所述侧墙材料层作为侧墙层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述侧墙材料层。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，采用各向异性刻蚀工艺去除所述掩膜叠层顶部的所述侧墙材料层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，在所述控制栅材料层以及所述第一掩膜材料层之间形成有刻蚀停止结构，所述刻蚀停止结构包括依次位于衬底上的多个刻蚀停止分层，相邻所述刻蚀停止分层之间具有刻蚀选择比。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010472422.4A CN113745228B (zh) | 2020-05-29 | 2020-05-29 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010472422.4A CN113745228B (zh) | 2020-05-29 | 2020-05-29 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113745228A CN113745228A (zh) | 2021-12-03 |
| CN113745228B true CN113745228B (zh) | 2024-03-29 |
Family
ID=78724396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010472422.4A Active CN113745228B (zh) | 2020-05-29 | 2020-05-29 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113745228B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116994951A (zh) * | 2022-04-24 | 2023-11-03 | 长鑫存储技术有限公司 | 半导体结构的制作方法及其结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101211865A (zh) * | 2006-12-27 | 2008-07-02 | 海力士半导体有限公司 | 制造半导体器件的方法 |
| CN104752359A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 存储器件及其形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10128933A1 (de) * | 2001-06-18 | 2003-01-02 | Infineon Technologies Ag | Verfahren zum Herstellen eines Speicherbauelements |
| KR20110087976A (ko) * | 2010-01-28 | 2011-08-03 | 삼성전자주식회사 | 반도체 소자용 배선 구조물의 형성방법 및 이를 이용하는 비휘발성 메모리 소자의 제조방법 |
-
2020
- 2020-05-29 CN CN202010472422.4A patent/CN113745228B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101211865A (zh) * | 2006-12-27 | 2008-07-02 | 海力士半导体有限公司 | 制造半导体器件的方法 |
| CN104752359A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 存储器件及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113745228A (zh) | 2021-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110211959B (zh) | 半导体结构及其形成方法 | |
| US9111871B2 (en) | Semiconductor structure and method for forming the same | |
| KR20090065611A (ko) | 유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법. | |
| CN105448841A (zh) | 半导体结构的形成方法 | |
| US20100308393A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN113745228B (zh) | 半导体结构及其形成方法 | |
| US7514368B2 (en) | Flash memory device | |
| CN105762114B (zh) | 半导体结构的形成方法 | |
| KR100806785B1 (ko) | 3차원 플래시 메모리 셀 형성 방법 | |
| US11943918B2 (en) | Memory structure and fabrication method thereof | |
| CN111415937A (zh) | 存储器及其形成方法 | |
| CN108493190B (zh) | 存储器及其形成方法 | |
| CN108807391B (zh) | 快闪存储器及其形成方法 | |
| US20140217555A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR100800379B1 (ko) | 비휘발성 메모리 소자의 게이트 제조방법 | |
| CN116113239A (zh) | 半导体结构及其形成方法 | |
| CN109962073B (zh) | 半导体结构及其形成方法 | |
| CN108281426B (zh) | 存储器及其形成方法 | |
| CN112447742B (zh) | 半导体结构及其形成方法 | |
| CN111755449B (zh) | 半导体结构及其形成方法 | |
| CN112018119B (zh) | 半导体结构及其形成方法 | |
| CN109786383B (zh) | 半导体器件及其形成方法和半导体结构 | |
| TWI478293B (zh) | 非揮發性記憶元件的製造方法 | |
| KR100859485B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20010002009A (ko) | 비휘발성 메모리 장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |