CN109962073B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN109962073B
CN109962073B CN201711424067.8A CN201711424067A CN109962073B CN 109962073 B CN109962073 B CN 109962073B CN 201711424067 A CN201711424067 A CN 201711424067A CN 109962073 B CN109962073 B CN 109962073B
Authority
CN
China
Prior art keywords
layer
control gate
forming
thickness
precursor control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711424067.8A
Other languages
English (en)
Other versions
CN109962073A (zh
Inventor
赵江
曹恒
罗文军
周朝锋
仇圣棻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201711424067.8A priority Critical patent/CN109962073B/zh
Publication of CN109962073A publication Critical patent/CN109962073A/zh
Application granted granted Critical
Publication of CN109962073B publication Critical patent/CN109962073B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底、以及分立设置于衬底上的多个栅极叠层结构，栅极叠层结构包括前驱控制栅层；在栅极叠层结构露出的衬底上形成介质层，介质层露出前驱控制栅层顶部；去除部分厚度的前驱控制栅层，在介质层内形成凹槽；通过沉积工艺在凹槽内形成导电层，导电层与剩余前驱控制栅层构成控制栅层。本发明采用导电层代替金属硅化物层，导电层通过沉积工艺形成，从而能够减小栅极叠层结构的厚度，相应改善栅极叠层结构的倾斜问题、提高导电层的边界可控性和形貌质量，且防止导电层的材料扩散至NAND闪存器件中的浮置栅层中；综上，通过沉积工艺以形成导电层，使NAND闪存器件的性能得以提高。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器(Non-volatileMemory，NVM)的主流。根据结构不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NANDFlash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
由于NAND闪存器件具有较高的单元密度、较高的存储密度、较快的写入和擦除速度等优势，逐渐成为了快闪存储器中较为普遍使用的一种结构，目前主要用于数码相机等的闪存卡和MP3播放机中。
随着集成电路工艺节点的不断缩小、器件尺寸的减小，为了降低NAND闪存器件的薄层电阻(Sheet Resistance)和接触电阻(Contact Resistance)，通常采用金属硅化物层(Salicide Layer)作为所述快闪存储器的导线材料。
但是，引入金属硅化物工艺后，容易导致NAND闪存器件的性能下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高NAND闪存器件的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、以及位于所述衬底上的多个栅极叠层结构，所述多个栅极叠层结构在所述衬底上分立设置，所述栅极叠层结构包括前驱控制栅层；在所述栅极叠层结构露出的衬底上形成介质层，所述介质层露出所述前驱控制栅层的顶部；去除部分厚度的所述前驱控制栅层，在所述介质层内形成凹槽；通过沉积工艺，在所述凹槽内形成导电层，所述导电层与剩余前驱控制栅层构成控制栅层。
可选的，所述导电层的材料为钨或铜。
可选的，所述沉积工艺为化学气相沉积工艺或电镀工艺。
可选的，在所述凹槽内形成导电层的步骤包括：向所述凹槽内填充导电材料，所述导电材料还覆盖所述介质层顶部；对所述导电材料进行平坦化处理，去除高于所述介质层顶部的导电材料，保留所述凹槽内的导电材料作为所述导电层。
可选的，在所述介质层内形成凹槽后，向所述凹槽内填充导电材料之前，所述形成方法还包括：在所述凹槽的底部和侧壁形成阻挡层，所述阻挡层还覆盖所述介质层顶部；对所述导电材料进行平坦化处理的步骤中，还去除位于所述介质层顶部的所述阻挡。
可选的，所述阻挡层包括钛层以及位于所述钛层上的氮化钛层；或者，所述阻挡层包括钽层以及与所述钽层上的氮化钽层。
可选的，提供基底的步骤中，所述栅极叠层结构的厚度为
Figure BDA0001523630530000021
至
Figure BDA0001523630530000022
可选的，提供基底的步骤中，所述前驱控制栅层的厚度为
Figure BDA0001523630530000023
至
Figure BDA0001523630530000024
去除部分厚度的所述前驱控制栅层的步骤中，去除所述前驱控制栅层的厚度值为
Figure BDA0001523630530000025
至
Figure BDA0001523630530000026
可选的，所述前驱控制栅层包括：第一多晶硅层；刻蚀停止层，位于所述第一多晶硅层上；第二多晶硅层，位于所述刻蚀停止层上。
可选的，所述刻蚀停止层的材料为氧化硅、氮化硅、氮氧化硅和非晶碳中的一种或多种。
可选的，去除部分厚度的所述前驱控制栅层的步骤包括：以所述刻蚀停止层表面为停止位置，去除所述第二多晶硅层；去除所述第二多晶硅层后，去除所述刻蚀停止层，在所述介质层内形成露出所述第一多晶硅层的凹槽。
可选的，所述第一多晶硅层的厚度为
Figure BDA0001523630530000027
至
Figure BDA0001523630530000028
所述刻蚀停止层的厚度为
Figure BDA0001523630530000029
至
Figure BDA00015236305300000210
所述第二多晶硅层的厚度为270至
Figure BDA00015236305300000211
可选的，提供基底的步骤中，所述栅极叠层结构还包括：栅绝缘层，位于所述衬底和所述前驱控制栅层之间；浮置栅层，位于所述栅绝缘层和所述前驱控制栅层之间；栅介质层，位于所述浮置栅层和所述前驱控制栅层之间。
相应的，本发明还提供一种半导体结构，包括：衬底；分立的多个栅极叠层结构，位于所述衬底上，所述栅极叠层结构包括控制栅层，其中，所述控制栅层包括前驱控制栅层、以及位于所述前驱控制栅层上的导电层，且所述导电层通过沉积工艺所形成；介质层，位于所述栅极叠层结构露出的衬底上，所述介质层露出所述导电层的顶部。
可选的，所述导电层的材料为钨或铜。
可选的，所述半导体结构还包括：阻挡层，位于所述导电层和所述前驱控制栅层之间、以及所述导电层和所述介质层之间。
可选的，所述阻挡层包括钛层以及位于所述钛层上的氮化钛层；或者，所述阻挡层包括钽层以及与所述钽层上的氮化钽层。
可选的，所述栅极叠层结构的厚度为
Figure BDA0001523630530000031
至
Figure BDA0001523630530000032
可选的，所述前驱控制栅层的厚度为
Figure BDA0001523630530000033
至
Figure BDA0001523630530000034
所述导电层的厚度为
Figure BDA0001523630530000036
至
Figure BDA0001523630530000035
可选的，所述栅极叠层结构还包括：栅绝缘层，位于所述衬底和所述前驱控制栅层之间；浮置栅层，位于所述栅绝缘层和所述前驱控制栅层之间；栅介质层，位于所述浮置栅层和所述前驱控制栅层之间。
与现有技术相比，本发明的技术方案具有以下优点：
本发明去除部分厚度的前驱控制栅层，在介质层内形成凹槽，并通过沉积工艺，在所述凹槽内形成导电层以代替金属硅化物层，所述导电层与剩余前驱控制栅层构成控制栅层(Control Gate)；与形成金属硅化物层(Salicide Layer)的方案相比，所述导电层的形成无需消耗所述前驱控制栅层，因此可以适当减小所述前驱控制栅层的厚度，相应减小了所述栅极叠层结构的厚度，从而在形成所述栅极叠层结构的工艺过程中，有利于降低刻蚀工艺的难度，避免出现深宽比(Aspect Ration)过大的问题，进而改善所述栅极叠层结构的倾斜问题；而且，形成金属硅化物层的工艺通常包括退火工艺，与退火工艺相比，采用沉积工艺的方式可以避免对所述栅极叠层结构各区域产生不同压力的问题，从而有利于进一步改善所述栅极叠层结构的倾斜问题；此外，与形成金属硅化物层的方案相比，通过沉积工艺的方式，所述导电层的边界可控性更好，从而可以降低所述导电层与所形成NAND闪存器件中的栅介质层相接触的概率，相应可以防止所述导电层的材料扩散至所形成NAND闪存器件中的浮置栅层中；综上，通过沉积工艺以形成所述导电层，使所形成NAND闪存器件的性能得以提高。
可选方案中，所述前驱控制栅层包括第一多晶硅层、位于所述第一多晶硅层上的刻蚀停止层、以及位于所述刻蚀停止层上的第二多晶硅层；在去除部分厚度的所述前驱控制栅层的步骤中，以所述刻蚀停止层表面为停止位置，去除所述第二多晶硅层，在去除所述第二多晶硅层之后去除所述刻蚀停止层，从而能够提高所述前驱控制栅层的刻蚀量的均一性，避免对所述前驱控制栅层造成刻蚀不足或刻蚀量过大的问题，进而有利于进一步改善所述NAND闪存器件的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4是采用图1至图3所述形成方法所形成的半导体结构的电镜图；
图5至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图11是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，金属硅化物工艺容易导致NAND闪存器件的性能下降。现结合一种半导体结构的形成方法，分析NAND闪存器件的性能下降的原因。
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。所述形成方法包括：
参考图1，提供基底(未标示)，所述基底包括衬底10、以及位于所述衬底10上的多个栅极叠层结构(未标示)，所述多个栅极叠层结构在所述衬底10上分立设置。
具体地，所述栅极叠层结构包括：位于所述衬底10上的栅绝缘层11、位于所述栅绝缘层11上的浮置栅层(Floating Gate)12、位于所述浮置栅层12上的栅介质层13、以及位于所述栅介质层13上的前驱控制栅层(Control Gate)14。
本实施例中，所述前驱控制栅层14的材料为多晶硅，所述前驱控制栅层14可用于作为所形成NAND闪存器件的字线(WL)、漏选择线(DSL)或源选择线(SSL)。
本实施例中，所述衬底10上形成有多个分立的栅极叠层结构，相应的，相邻所述栅极叠层结构之间具有露出所述衬底10的沟槽15。
参考图2，在所述栅极叠层结构(未标示)露出的衬底10上形成介质层16，所述介质层16露出所述前驱控制栅层14的部分侧壁。
参考图3，在所述介质层16上形成金属层(图未示)，所述金属层还覆盖露出于所述介质层16的前驱控制栅层14表面；形成所述金属层后，通过第一退火工艺使所述金属层和所述前驱控制栅层14相互反应，将部分厚度的所述前驱控制栅层14材料转变为金属硅化物，在所述剩余前驱控制栅层14上自对准地形成初始金属硅化物层；去除未反应的剩余金属层；去除未反应的剩余金属层后，通过第二退火工艺，将所述初始金属硅化物层转化为金属硅化物层17，所述金属硅化物层17的阻值小于所述初始金属硅化物层的阻值。
其中，所述金属硅化物层17和所述剩余前驱控制栅层14的叠层结构构成所述NAND闪存器件的控制栅层，以作为所述NAND闪存的字线、漏选择线或源选择线。
需要说明的是，由于所述金属硅化物层17的形成需消耗所述前驱控制栅层14，因此当所述前驱控制栅层14的厚度较小时，容易出现所述前驱控制栅层14完全被消耗的问题，从而容易导致所述金属硅化物层17与所述栅介质层13相接触，所述金属硅化物层17的材料扩散至所述浮置栅层12中的可能性也相应增加，进而对所述NAND闪存器件的编程(Program)能力和效率产生不良影响。
所以，为了解决上述问题，目前所述前驱控制栅层14的厚度较大，通常为
Figure BDA0001523630530000051
至
Figure BDA0001523630530000052
且基于所述栅绝缘层11、浮置栅层12和栅介质层13的实际厚度需求，所述栅极叠层结构的厚度通常为
Figure BDA0001523630530000053
至
Figure BDA0001523630530000054
即所述沟槽15的深度为
Figure BDA0001523630530000055
至
Figure BDA0001523630530000056
结合参考图4，示出了采用上述形成方法所形成的半导体结构的电镜图。所述栅极叠层结构的厚度较大，所述沟槽15的深宽比相应较大，因此形成所述栅极叠层结构的刻蚀工艺的难度也随之增大，所述栅极叠层结构容易出现倾斜的问题；其中，所述栅极叠层结构的倾斜，还会导致相邻栅极叠层结构的间距减小，从而在编程过程中出现串扰问题。尤其是对于器件尺寸较小的NAND闪存器件，所述栅极叠层结构的宽度和所述沟槽15的宽度更小，所述栅极叠层结构发生倾斜的概率更高，倾斜程度也更大。
而且，形成所述金属硅化物层17的步骤包括退火工艺，在所述退火工艺的高温条件下，沿所述前驱控制栅层14顶部指向底部的方向上，所述金属硅化物层17的形成速率逐渐减小，因此所述退火工艺会对所述栅极叠层结构各区域产生不同压力，且所述栅极叠层结构顶部受到的压力尤为明显，从而导致所述栅极叠层结构发生变形，进而恶化了所述栅极叠层结构的倾斜问题。
此外，在形成所述金属硅化物层17的过程中，所述金属层与露出于所述介质层16的前驱控制栅层14的反应速率较快，所述金属层与位于所述介质层16内的前驱控制栅层14的反应速率较慢，因此在所述介质层16的阻挡作用下，在所述介质层16的顶面位置处(如图4中点划线24所示位置处)的金属硅化物层17容易形成肩部(如图4中虚线圈31所示)，从而容易产生尖端电流，进而降低所述NAND闪存器件的性能。
再有，如图4中虚线圈32所示，目前即使采用较大厚度的前驱控制栅层14，所述前驱控制栅层14完全被消耗的问题仍有可能出现，从而导致所述金属硅化物层17与所述栅介质层13相接触，且基于上述分析，难以通过增加所述前驱控制栅层14厚度的方式以改善所述前驱控制栅层14被完全消耗的问题。
所以，金属硅化物工艺容易导致NAND闪存器件的性能下降。
为了解决所述技术问题，本发明通过沉积工艺形成导电层，以代替金属硅化物层；所述导电层的形成无需消耗所述前驱控制栅层，因此可以适当减小所述前驱控制栅层的厚度，从而改善所述栅极叠层结构的倾斜问题；而且与退火工艺相比，采用沉积工艺的方式可以避免对所述栅极叠层结构各区域产生不同压力的问题，从而有利于进一步改善所述栅极叠层结构的倾斜问题；此外，通过沉积工艺的方式，所述导电层的边界可控性更好，从而可以降低所述导电层与NAND闪存器件中的栅介质层相接触的概率，相应可以防止所述导电层的材料扩散至NAND闪存器件中的浮置栅层中；综上，通过沉积工艺以形成所述导电层，使所形成NAND闪存器件的性能得以提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图10是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图5，提供基底(未标示)，所述基底包括衬底100、以及位于所述衬底100上的多个栅极叠层结构，所述多个栅极叠层结构在所述衬底100上分立设置，所述栅极叠层结构包括前驱控制栅层200。
所述衬底100为后续形成快闪存储器提供工艺平台。具体地，所述衬底100用于形成与非闪存(NAND Flash)器件。
相应的，所述栅极叠层结构还包括：栅绝缘层110，位于所述衬底100和所述前驱控制栅层200之间；浮置栅层120，位于所述栅绝缘层110和所述前驱控制栅层200之间；栅介质层130，位于所述浮置栅层120和所述前驱控制栅层200之间。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述栅绝缘层110为所述NAND闪存器件的隧穿氧化层(Tunnel Oxide)，用于作为所述浮置栅层120与所述衬底100之间的隔绝层，从而在数据存储过程中防止存储于所述浮置栅层120内的载流子进入所述衬底100，进而减少载流子的流失，即所述栅绝缘层110适于防止存储于所述快闪存储中的数据发生丢失。本实施例中，所述栅绝缘层110的材料为氧化硅。
所述浮置栅层120用于在所形成NAND闪存器件中起到存储载流子的作用，从而使所述NAND闪存器件起到数据存储的功能。本实施例中，所述浮置栅层120的材料为多晶硅。
所述栅介质层130用于作为所述浮置栅层120和后续所形成控制栅层之间的绝缘层。本实施例中，所述栅介质层130为ONO(Oxide-Nitride-Oxide)结构，即所述栅介质层130包括第一氧化硅层、位于所述第一氧化硅层上的第一氮化硅层、以及位于所述第一氮化硅层上的第二氧化硅层。
本实施例中，所述前驱控制栅层200的材料包括多晶硅，所述前驱控制栅层200用于为后续形成所述NAND闪存器件的控制栅层提供工艺基础。
需要说明的是，后续步骤包括去除部分厚度的所述前驱控制栅层200，通过沉积工艺，在剩余前驱控制栅层200上形成导电层，所述导电层与所述剩余前驱控制栅层200构成所述NAND闪存器件的控制栅层，相应的，后续所述前驱控制栅层200的去除厚度即为所述导电层的厚度。
与形成金属硅化物层的方案相比，后续所述导电层的形成无需消耗所述前驱控制栅层200，因此可以适当减小所述前驱控制栅层200的厚度D2，相应减小了所述栅极叠层结构的厚度D1，从而在形成所述栅极叠层结构的工艺过程中，有利于降低刻蚀工艺的难度，避免出现深宽比过大的问题，进而能够改善所述栅极叠层结构的倾斜问题。
但是，所述前驱控制栅层200的厚度D2也不宜过小。如果所述前驱控制栅层200的厚度D2过小，则容易导致后续所形成的导电层厚度过小，从而容易导致所述NAND闪存器件的薄层电阻和接触电阻过大，进而致所述NAND闪存器件的性能下降。为此，本实施例中，提供所述基底的步骤中，所述前驱控制栅层200的厚度D2为
Figure BDA0001523630530000081
至
Figure BDA0001523630530000082
为此，本实施例中，基于所述前驱控制栅层200的厚度D2，以及所述栅绝缘层110、浮置栅层120和栅介质层130的实际厚度需求，所述栅极叠层结构的厚度D1为
Figure BDA0001523630530000083
至
Figure BDA0001523630530000084
本实施例中，为了较好地控制后续对所述前驱控制栅层200的去除量，所述前驱控制栅层200包括：第一多晶硅层140；刻蚀停止层150，位于所述第一多晶硅层140上；第二多晶硅层160，位于所述刻蚀停止层150上。
其中，所述第一多晶硅层140用于对所述栅介质层130起到保护作用，增大形成所述导电层的工艺窗口，从而避免所述导电层的材料经所述栅介质层130扩散至所述浮置栅层120中；在后续去除部分厚度的所述前驱控制栅层200的步骤中，所述刻蚀停止层150表面用于定义刻蚀工艺的停止位置，从而能够提高所述前驱控制栅层200的刻蚀量的均一性，避免对所述前驱控制栅层200造成刻蚀不足或刻蚀量过大的问题，进而有利于进一步改善所述NAND闪存器件的性能。
相应的，后续刻蚀所述前驱控制栅层200的刻蚀工艺对所述前驱控制栅层200具有较高的刻蚀选择比，即所述刻蚀工艺对所述前驱控制栅层200的刻蚀速率大于对所述刻蚀停止层150的刻蚀速率，从而使所述刻蚀停止层150较好地起到刻蚀停止的作用；而且，后续还需去除所述刻蚀停止层150，从而为后续形成导电层提供工艺基础，所以所述刻蚀停止层150的材料还为易于被去除的材料。
所以，本实施例中，选取工艺兼容性较高、工艺常用、易于被去除且成本较低的材料作为所述刻蚀停止层150的材料。具体地，所述刻蚀停止层150的材料可以为氧化硅、氮化硅、氮氧化硅和非晶碳中的一种或多种。
本实施例中，所述刻蚀停止层150的材料为氧化硅。氧化硅材料与多晶硅材料的工艺兼容性较好，能够避免出现应力问题，从而有利于提高所述前驱控制栅层200的质量和性能。
在其他实施例中，所述刻蚀停止层还可以为ONO(Oxide-Nitride-Oxide)结构，即所述刻蚀停止层包括第三氧化硅层、位于所述第三氧化硅层上的第二氮化硅层、以及位于所述第二氮化硅层上的第四氧化硅层。
需要说明的是，所述刻蚀停止层150的厚度D4不宜过小，也不宜过大。在后续去除部分厚度的所述前驱控制栅层200的步骤中，难以保证所述前驱控制栅层200在各区域的去除速率相同，因此如果所述刻蚀停止层150的厚度D4过小，所述刻蚀停止层150难以起到刻蚀停止的作用，从而容易对所述第一多晶硅层140造成刻蚀损伤或损耗，进而对所述前驱控制栅层200造成刻蚀过量的问题；由于后续还需去除所述刻蚀停止层150，如果所述刻蚀停止层150的厚度D4过大，相应会增加去除所述刻蚀停止层150的工艺难度，在去除所述刻蚀停止层150的过程中，也容易对所述第一多晶硅层140造成刻蚀损伤或损耗，从而对所述前驱控制栅层200造成刻蚀过量的问题。为此，本实施例中，所述刻蚀停止层150的厚度D4为
Figure BDA0001523630530000091
至
Figure BDA0001523630530000092
还需要说明的是，所述第二多晶硅层160的厚度D3不宜过小，也不宜过大。后续去除所述刻蚀停止层150和第二多晶硅层160，从而在所述刻蚀停止层150和第二多晶硅层160的位置处形成所述导电层，即所述导电层的厚度还受到所述第二多晶硅层160厚度的影响，因此如果所述第二多晶硅层160的厚度D3过小，则容易导致所述导电层厚度过小，从而容易导致所述NAND闪存器件的薄层电阻和接触电阻过大，进而导致所述NAND闪存器件的性能下降；如果所述第二多晶硅层160的厚度D3过大，相应会导致所述第一多晶硅层140的厚度D5过小，即后续所形成导电层与所述栅介质层130的间距过小，则容易增加工艺风险，所述导电层的材料容易扩散至所述浮置栅层120中。为此，本实施例中，所述第二多晶硅层160的厚度D3为270至
Figure BDA0001523630530000101
相应的，本实施例中，所述第一多晶硅层140的厚度D5为
Figure BDA0001523630530000102
至
Figure BDA0001523630530000103
结合参考图6和图7，在所述栅极叠层结构(未标示)露出的衬底100上形成介质层170(如图7所示)，所述介质层170露出所述前驱控制栅层200的顶部。
所述介质层170形成于相邻所述栅极叠层结构之间，用于对相邻所述栅极叠层结构起到绝缘作用。
因此，所述介质层170的材料为绝缘材料。所述介质层170的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述介质层170的材料为氧化硅。
本实施例中，所述介质层170顶部与所述前驱控制栅层200顶部齐平，从而为后续去除部分厚度的所述前驱控制栅层200提供良好的工艺基础。
具体地，形成所述介质层170的步骤包括：在所述栅极叠层结构露出的衬底100上形成介质膜175(如图6所示)，所述介质膜175还覆盖所述前驱控制栅层200顶部；采用平坦化工艺，去除高于所述前驱控制栅层200顶部的介质膜175，所述平坦化工艺后的剩余介质膜175作为所述介质层170。
本实施例中，所述介质层170为等离子体增强氧化层(Plasma Enhance Oxide，PEOX)，即形成所述介质膜175的工艺为等离子体增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)工艺。等离子体增强化学气相沉积工艺的沉积速率较快且成膜质量较好，从而有利于提高所述介质层170在相邻所述栅极叠层结构之间的填充效果，降低所述介质层170内形成孔隙(Void)的概率。
在其他实施例中，形成所述介质膜的工艺还可以为低压化学气相沉积(LowPressure Chemical Vapor Deposition，LPCVD)工艺或高密度等离子体化学气相沉积(High Density Plasma Chemical Vapor Deposition，HDPCVD)工艺。
参考图8，去除部分厚度的所述前驱控制栅层200(如图7所述)，在所述介质层170内形成凹槽180。
所述凹槽180用于为后续形成导电层提供空间位置。
需要说明的是，去除部分厚度的所述前驱控制栅层200的步骤中，去除所述前驱控制栅层200的厚度值不宜过小，也不宜过大。由于去除所述前驱控制栅层200的厚度即为所述导电层的厚度，如果去除所述前驱控制栅层200的厚度值过小，则所述导电层的厚度相应过小，从而容易导致所述NAND闪存器件的薄层电阻和接触电阻过大，进而导致所述NAND闪存器件的性能下降；如果去除所述前驱控制栅层200的厚度值过大，则剩余前驱控制栅层200的厚度相应过小，所述剩余前驱控制栅层200难以对所述栅介质层130和浮置栅层120起到保护作用，所述导电层的材料容易经所述栅介质层130扩散至所述浮置栅层120中。为此，本实施例中，去除所述前驱控制栅层200的厚度值为
Figure BDA0001523630530000111
至
Figure BDA0001523630530000112
即所述凹槽180的深度为
Figure BDA0001523630530000113
至
Figure BDA0001523630530000114
具体地，所述前驱控制栅层200包括第一多晶硅层140、位于所述第一多晶硅层140上的刻蚀停止层150(如图7所述)、以及位于所述刻蚀停止层150上的第二多晶硅层160(如图7所述)，因此去除部分厚度的所述前驱控制栅层200的步骤包括：以所述刻蚀停止层150表面为停止位置，去除所述第二多晶硅层160；去除所述第二多晶硅层160后，去除所述刻蚀停止层150，在所述介质层170内形成露出所述第一多晶硅层140的凹槽180。
本实施例中，为了提高工艺效率，且为了降低所述第一多晶硅层140受到等离子体损伤的概率，采用干法刻蚀工艺去除所述第二多晶硅层160；去除所述第二多晶硅层160后，采用湿法刻蚀工艺去除所述刻蚀停止层150。具体地，去除所述第二多晶硅层的步骤中，所述干法刻蚀工艺所采用的刻蚀气体包括HBr；去除所述刻蚀停止层的步骤中，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液
在其他实施例中，还可以采用湿法刻蚀工艺去除所述第二多晶硅层和刻蚀停止层。具体地，去除所述第二多晶硅层的步骤中，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨(TMAH)溶液。
结合参考图9和图10，通过沉积工艺，在所述凹槽180(如图8所示)内形成导电层230(如图10所示)，所述导电层230与剩余前驱控制栅层200(如图7所示)构成控制栅层300(如图10所示)。
所述导电层230与剩余前驱控制栅层200构成控制栅层300，所述控制栅层300用于作为所形成NAND闪存器件的字线(WL)、漏选择线(DSL)或源选择线(SSL)。其中，通过在剩余前驱控制栅层200上形成所述导电层230，从而降低所述NAND闪存器件的薄层电阻和接触电阻。
本实施例中，所述导电层230的材料为钨。在其他实施例中，所述导电层的材料还可以为铜。
本实施例中，通过沉积工艺在所述凹槽180内形成所述导电层230。由于形成金属硅化物层的工艺通常包括退火工艺，与退火工艺相比，采用沉积工艺的方式可以避免对所述栅极叠层结构各区域产生不同压力的问题，从而防止所述栅极叠层结构发生变形，进而有利于进一步改善所述栅极叠层结构的倾斜问题。
而且，与形成金属硅化物层的方案相比，通过沉积工艺的方式，所述导电层230的形貌根据所述凹槽180的形貌而定，因此所述导电层230的边界可控性更好，从而可以降低所述导电层230与所述栅介质层130相接触的概率，相应可以防止所述导电层230的材料扩散至所述浮置栅层120中。
所以，通过沉积工艺以形成所述导电层230，使所形成NAND闪存器件的性能得以提高。
具体地，在所述凹槽180内形成导电层230的步骤包括：向所述凹槽180内填充导电材料220(如图9所示)，所述导电材料220还覆盖所述介质层170顶部；对所述导电材料220进行平坦化处理，去除高于所述介质层170顶部的导电材料220，保留所述凹槽180内的导电材料220作为所述导电层230。
本实施例中，所述导电层230的材料为钨，相应的，采用化学气相沉积(ChemicalVapor Deposition，CVD)工艺形成所述导电材料220。其中，化学气相沉积工艺的填孔能力较好，从而能够有效提高所述导电层230在所述凹槽180的填充质量，进而有利于降低所述NAND闪存器件的薄层电阻和接触电阻。
在其他实施例中，例如当所述导电材料为铜时，所述沉积工艺相应为电镀工艺。
需要说明的是，向所述凹槽180内填充所述导电材料220之前，所述形成方法还包括：在所述凹槽180的底部和侧壁形成阻挡层210(如图9所示)，所述阻挡层210还覆盖所述介质层170顶部，则所述导电材料220覆盖所述阻挡层210。相应的，对所述导电材料220进行平坦化处理的步骤中，还去除位于所述介质层170顶部的所述阻挡层210。
所述阻挡层210用于防止形成所述导电材料220时所采用的反应物与所述第一多晶硅层140发生反应，也可以防止所述导电层230的材料向所述介质层170内扩散，以免影响所述介质层170的绝缘性能，从而提高所述NAND闪存器件的性能。
本实施例中，所述导电层230的材料为钨，相应的，所述阻挡层210包括钛层以及位于所述钛层上的氮化钛层。在其他实施例中，当所述导电层的材料为铜时，所述阻挡层相应包括钽层以及与所述钽层上的氮化钽层。
相应的，本发明还提供一种半导体结构。
参考图11，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底400；分立的多个栅极叠层结构(未标示)，位于所述衬底400上，所述栅极叠层结构包括控制栅层600，其中，所述控制栅层600包括前驱控制栅层440、以及位于所述前驱控制栅层440上的导电层530，且所述导电层530通过沉积工艺所形成；介质层470，位于所述栅极叠层结构露出的衬底400上，所述介质层470露出所述导电层530的顶部。
所述衬底400为快闪存储器的形成提供工艺平台。本实施例中，所述快闪存储器为与非闪存(NAND Flash)器件。
相应的，所述栅极叠层结构还包括：栅绝缘层410，位于所述衬底400和所述前驱控制栅层440之间；浮置栅层420，位于所述栅绝缘层410和所述前驱控制栅层440之间；栅介质层430，位于所述浮置栅层420和所述前驱控制栅层440之间。
本实施例中，所述衬底400为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述栅绝缘层410为所述NAND闪存器件的隧穿氧化层，用于作为所述浮置栅层420与所述衬底400之间的隔绝层，从而在数据存储过程中防止存储于所述浮置栅层420内的载流子进入所述衬底400，进而减少载流子的流失，即所述栅绝缘层410适于防止存储于所述快闪存储中的数据发生丢失。本实施例中，所述栅绝缘层410的材料为氧化硅。
所述浮置栅层420用于在所述NAND闪存器件中起到存储载流子的作用，从而使所述NAND闪存器件起到数据存储的功能。本实施例中，所述浮置栅层420的材料为多晶硅。
所述栅介质层430用于作为所述浮置栅层420和控制栅层600之间的绝缘层。本实施例中，所述栅介质层430的材料为ONO(Oxide-Nitride-Oxide)结构，即所述栅介质层430包括第一氧化硅层、位于所述第一氧化硅层上的第一氮化硅层、以及位于所述第一氮化硅层上的第二氧化硅层。
所述控制栅层600用于作为所述NAND闪存器件的字线、漏选择线或源选择线。
其中，所述前驱控制栅层440用于对所述栅介质层430起到保护作用，增大形成所述导电层530的工艺窗口，从而避免所述导电层530的材料经所述栅介质层430扩散至所述浮置栅层420中；通过在所述前驱控制栅层440上设置所述导电层230，从而降低所述NAND闪存器件的薄层电阻和接触电阻。
本实施例中，所述前驱控制栅层440的材料为多晶硅，所述导电层530的材料为钨。在其他实施例中，根据实际工艺需求，所述导电层的材料还可以为铜。
本实施例中，采用所述导电层350代替金属硅化物层(Salicide Layer)，且所述导电层530通过沉积工艺所形成。与引入金属硅化物层的方案相比，所述导电层530的形成无需消耗所述前驱控制栅层440，因此可以适当减小所述前驱控制栅层440的厚度D7，相应减小了所述栅极叠层结构的厚度D9，从而在形成所述栅极叠层结构的工艺过程中，有利于降低刻蚀工艺的难度，避免出现深宽比过大的问题，进而改善所述栅极叠层结构的倾斜问题。
而且，形成金属硅化物层的工艺通常包括退火工艺，与退火工艺相比，采用沉积工艺的方式可以避免对所述栅极叠层结构各区域产生不同压力的问题，从而防止所述栅极叠层结构发生变形，进而有利于进一步改善所述栅极叠层结构的倾斜问题。
此外，与引入金属硅化物层的方案相比，通过沉积工艺的方式，所述导电层530的边界可控性更好，从而可以降低所述导电层530与所述栅介质层430相接触的概率，相应可以防止所述导电层530的材料扩散至所述浮置栅层420中。
所以，通过所述导电层530，相应提高了所述NAND闪存器件的性能。
需要说明的是，所述导电层530的厚度D6不宜过小，也不宜过大。如果所述导电层530的厚度D6过小，则容易导致所述NAND闪存器件的薄层电阻和接触电阻过大，进而导致所述NAND闪存器件的性能下降；如果所述导电层530的厚度D6过大，则容易导致所述栅极叠层结构的厚度D9过大，在形成所述栅极叠层结构的刻蚀工艺过程中，相应会增加所述刻蚀工艺的工艺难度，且容易导致所述栅极叠层结构发生倾斜，从而降低所述NAND闪存器件的性能，或者，在所述控制栅层600的厚度D8一定的情况下，相应会导致所述前驱控制栅层440的厚度D7过小，从而降低所述前驱控制栅层440对所述栅介质层430的保护作用。为此，本实施例中，所述导电层的厚度D6为
Figure BDA0001523630530000151
至
Figure BDA0001523630530000152
相应的，为了保证所述前驱控制栅层440对所述栅介质层430的保护作用的同时，避免出现所述栅极叠层结构厚度D9过大的问题，本实施例中，所述前驱控制栅层440的厚度D7为
Figure BDA0001523630530000153
至
Figure BDA0001523630530000154
为此，本实施例中，基于所述导电层的厚度D6、所述前驱控制栅层440的厚度D7，以及所述栅绝缘层410、浮置栅层420和栅介质层430的实际厚度需求，所述栅极叠层结构的厚度D9为
Figure BDA0001523630530000155
至
Figure BDA0001523630530000156
需要说明的是，所述半导体结构还包括：阻挡层510，位于所述导电层530和所述前驱控制栅层440之间、以及所述导电层530和所述介质层470之间。
所述阻挡层510用于防止形成所述导电材料530时所采用的反应物与所述前驱控制栅层440发生反应，也可以防止所述导电层530的材料向所述介质层470内扩散，以免影响所述介质层470的绝缘性能，从而提高所述NAND闪存器件的性能。
本实施例中，所述导电层530的材料为钨，相应的，所述阻挡层510包括钛层以及位于所述钛层上的氮化钛层。在其他实施例中，当所述导电层的材料为铜时，所述阻挡层相应包括钽层以及与所述钽层上的氮化钽层。
所述半导体结构可以采用前述实施例所述形成方法所形成，也可以采用其他形成方法所形成。本实施例中，对所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、以及位于所述衬底上的多个栅极叠层结构，所述多个栅极叠层结构在所述衬底上分立设置，所述栅极叠层结构包括前驱控制栅层，所述前驱控制栅层包括：第一多晶硅层；刻蚀停止层，位于所述第一多晶硅层上；第二多晶硅层，位于所述刻蚀停止层上；
在所述栅极叠层结构露出的衬底上形成介质层，所述介质层露出所述前驱控制栅层的顶部；
去除部分厚度的所述前驱控制栅层，在所述介质层内形成凹槽；
通过沉积工艺，在所述凹槽内形成导电层，所述导电层与剩余前驱控制栅层构成控制栅层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电层的材料为钨或铜。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沉积工艺为化学气相沉积工艺或电镀工艺。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述凹槽内形成导电层的步骤包括：
向所述凹槽内填充导电材料，所述导电材料还覆盖所述介质层顶部；
对所述导电材料进行平坦化处理，去除高于所述介质层顶部的导电材料，保留所述凹槽内的导电材料作为所述导电层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，在所述介质层内形成凹槽后，向所述凹槽内填充导电材料之前，所述形成方法还包括：
在所述凹槽的底部和侧壁形成阻挡层，所述阻挡层还覆盖所述介质层顶部；
对所述导电材料进行平坦化处理的步骤中，还去除位于所述介质层顶部的所述阻挡层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述阻挡层包括钛层以及位于所述钛层上的氮化钛层；
或者，所述阻挡层包括钽层以及与所述钽层上的氮化钽层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述栅极叠层结构的厚度为
Figure FDA0002949582140000021
至
Figure FDA0002949582140000022
8.如权利要求1或7所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述前驱控制栅层的厚度为
Figure FDA0002949582140000023
至
Figure FDA0002949582140000024
去除部分厚度的所述前驱控制栅层的步骤中，去除所述前驱控制栅层的厚度值为
Figure FDA0002949582140000026
至
Figure FDA0002949582140000025
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述刻蚀停止层的材料为氧化硅、氮化硅、氮氧化硅和非晶碳中的一种或多种。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，去除部分厚度的所述前驱控制栅层的步骤包括：以所述刻蚀停止层表面为停止位置，去除所述第二多晶硅层；
去除所述第二多晶硅层后，去除所述刻蚀停止层，在所述介质层内形成露出所述第一多晶硅层的凹槽。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一多晶硅层的厚度为
Figure FDA0002949582140000027
至
Figure FDA0002949582140000028
所述刻蚀停止层的厚度为
Figure FDA00029495821400000211
至
Figure FDA00029495821400000210
所述第二多晶硅层的厚度为270至
Figure FDA0002949582140000029
12.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述栅极叠层结构还包括：
栅绝缘层，位于所述衬底和所述前驱控制栅层之间；
浮置栅层，位于所述栅绝缘层和所述前驱控制栅层之间；
栅介质层，位于所述浮置栅层和所述前驱控制栅层之间。
CN201711424067.8A 2017-12-25 2017-12-25 半导体结构及其形成方法 Active CN109962073B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711424067.8A CN109962073B (zh) 2017-12-25 2017-12-25 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711424067.8A CN109962073B (zh) 2017-12-25 2017-12-25 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN109962073A CN109962073A (zh) 2019-07-02
CN109962073B true CN109962073B (zh) 2021-07-09

Family

ID=67021302

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711424067.8A Active CN109962073B (zh) 2017-12-25 2017-12-25 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN109962073B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563143B (zh) * 2019-09-25 2022-03-22 长鑫存储技术有限公司 半导体结构制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194299B1 (en) * 1999-06-03 2001-02-27 Advanced Micro Devices, Inc. Method for fabrication of a low resistivity MOSFET gate with thick metal on polysilicon
US6570214B1 (en) * 2002-03-01 2003-05-27 Ching-Yuan Wu Scalable stack-gate flash memory cell and its contactless memory array
KR100739989B1 (ko) * 2006-06-29 2007-07-16 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자의 제조 방법
CN101207158A (zh) * 2006-12-18 2008-06-25 株式会社东芝 非易失性半导体存储装置及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110967A (ja) * 2000-09-26 2002-04-12 Seiko Epson Corp 半導体装置の製造方法および半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194299B1 (en) * 1999-06-03 2001-02-27 Advanced Micro Devices, Inc. Method for fabrication of a low resistivity MOSFET gate with thick metal on polysilicon
US6570214B1 (en) * 2002-03-01 2003-05-27 Ching-Yuan Wu Scalable stack-gate flash memory cell and its contactless memory array
KR100739989B1 (ko) * 2006-06-29 2007-07-16 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자의 제조 방법
CN101207158A (zh) * 2006-12-18 2008-06-25 株式会社东芝 非易失性半导体存储装置及其制造方法

Also Published As

Publication number Publication date
CN109962073A (zh) 2019-07-02

Similar Documents

Publication Publication Date Title
CN110061007B (zh) 半导体结构及其形成方法
CN110211959B (zh) 半导体结构及其形成方法
JP4746835B2 (ja) 不揮発性半導体記憶装置
US10515810B2 (en) Self-aligned di-silicon silicide bit line and source line landing pads in 3D vertical channel memory
US11004863B2 (en) Non-volatile memory with gate all around thin film transistor and method of manufacturing the same
TWI420673B (zh) 採用富含矽之層的積體電路記憶體系統
US20100308393A1 (en) Semiconductor device and method of manufacturing the same
US7648882B2 (en) SONOS flash memory and method for fabricating the same
US7351630B2 (en) Method of manufacturing flash memory device
US7642156B2 (en) Three-dimensional flash memory cell
JP2008227403A (ja) 半導体装置およびその製造方法
US11417727B2 (en) Semiconductor device with air gap and method of fabricating the same
CN109962073B (zh) 半导体结构及其形成方法
US8334182B2 (en) Method for manufacturing non-volatile memory
US7781275B2 (en) Method of manufacturing a flash memory device
US20070166917A1 (en) Non-volatile memory device and fabricating method therefor
US20080149990A1 (en) Memory system with poly metal gate
CN109786383B (zh) 半导体器件及其形成方法和半导体结构
US11069694B2 (en) Semiconductor structure and method for forming same
US20230276626A1 (en) Semiconductor storage device and manufacturing method thereof
KR20060084105A (ko) 낸드 플래쉬 메모리 소자의 제조방법
KR100771553B1 (ko) 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법
JP2010003951A (ja) 不揮発性半導体記憶装置及びその製造方法
US9431406B1 (en) Semiconductor device and method of forming the same
KR100978179B1 (ko) 비휘발성 메모리 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant