CN112018119B - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底和位于所述衬底上的分立的堆栈栅极结构以及选择栅极，所述堆栈栅极结构和选择栅极的侧壁上形成有侧墙层；形成覆盖所述堆栈栅极结构和选择栅极的层间介质层；刻蚀所述堆栈栅极结构和选择栅极之间的所述层间介质层，或者刻蚀所述层间介质层和侧墙层，形成开口；在所述开口中形成低K介电层。与所述层间介质层和侧墙层相比，所述低K介电层的介电常数较低，根据电容的计算公式C＝εS/d可知，当所述介电常数降低时，堆栈栅极结构和选择栅极之间的电容耦合效应降低，有利于降低编程电压和抹除电压，提高编程效率和抹除效率，降低器件的功耗。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体存储装置中，闪存存储器是一种非挥发性存储器，且具有可多次进行数据的存入、读取、抹除等动作，存入的数据在断电后也不会消失的优点。因此，近年来，闪存存储器已被广泛地运用于电子消费性产品中，例如：数码相机、数字摄影机、移动电话、手提电脑、随身听等。

传统的闪存存储器具有以掺杂的多晶硅制作的浮置栅极和控制栅极，浮置栅极(floating gate，FG)和控制栅极(control gate，CG)之间以介电层相隔，而浮置栅极和基底间以隧穿氧化层相隔。当上述闪存存储器在进行数据的抹除时，由于从浮置栅极排出的电子数量不容易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度抹除。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的通道在控制栅极未加工作电压时，即持续呈导通状态，而导致数据的误判。为了避免闪存存储器在抹除时因过度抹除现象太严重，而导致数据的误判的问题，可以在控制栅极和浮置栅极侧壁、基底上方另设一个选择栅极，而形成分离栅极结构(select gate，SG)。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和位于所述衬底上的分立的堆栈栅极结构以及选择栅极，所述堆栈栅极结构和选择栅极的侧壁上形成有侧墙层；形成覆盖所述堆栈栅极结构和选择栅极的层间介质层；刻蚀所述堆栈栅极结构和选择栅极之间的所述层间介质层，或者刻蚀所述层间介质层和侧墙层，形成开口；在所述开口中形成低K介电层。

可选的，形成层间介质层的步骤包括：形成覆盖所述堆栈栅极结构和选择栅极的层间介质材料层；平坦化所述层间介质材料层，形成所述层间介质层。

可选的，形成所述开口的步骤包括：在所述层间介质层上形成遮挡层，所述遮挡层露出所述堆栈栅极结构和选择栅极之间的层间介质层和侧墙层；以所述遮挡层为掩膜刻蚀所述堆栈栅极结构和选择栅极之间的所述层间介质层，或者侧墙层，或者层间介质层和侧墙层，形成所述开口。

可选的，在垂直于所述堆栈栅极结构的延伸方向上，所述开口的尺寸为50纳米至200纳米。

可选的，采用干法刻蚀工艺刻蚀形成所述开口。

可选的，低K介电层的材料包括：掺杂C、B或P的氧化硅，或者SiOCH。

可选的，在所述开口中形成低K介电层的步骤包括：形成覆盖所述开口的低K介电材料层；去除露出所述开口的低K介电材料层，位于所述开口中剩余的所述低K介电材料层作为低K介电层。

可选的，采用化学机械平坦化工艺去除露出所述开口的低K介电材料层。

可选的，采用化学气相沉积工艺在所述开口中形成所述低K介电材料层。

可选的，所述堆栈栅极结构包括：隧穿氧化层、位于所述隧穿氧化层上的浮置栅极、位于所述浮置栅极上栅间介电层以及位于所述栅间介电层上的控制栅极；所述浮置栅极掺杂有N型离子，选择栅极中掺杂有P型离子。

可选的，所述衬底为具有鳍部的衬底；所述堆栈栅极结构和选择栅极均横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。

相应的，本发明实施例还提供一种半导体结构，包括：衬底；堆栈栅极结构，位于所述衬底上；选择栅极，位于所述衬底上，且位于所述堆栈栅极结构的侧边；侧墙层，位于所述堆栈栅极结构和选择栅极的侧壁上；层间介质层，位于所述堆栈栅极结构、选择栅极以及所述堆栈栅极结构和选择栅极露出的所述衬底上；低K介电层，位于所述堆栈栅极结构和选择栅极之间。

可选的，所述低K介电层与所述堆栈栅极结构接触，或者与选择栅极接触，或者同时与堆栈栅极结构以及选择栅极接触。

可选的，所述低K介电层位于所述堆栈栅极结构和选择栅极之间的层间介质层中。

可选的，所述低K介电层位于所述堆栈栅极结构和选择栅极之间的所述侧墙层之间以及所述层间介质层之间。

可选的，在垂直于所述堆栈栅极结构的延伸方向上，所述低K介电层的尺寸为50纳米至200纳米。

可选的，低K介电层的材料包括：SiOCH，或者掺杂C、B或P的氧化硅。

可选的，所述堆栈栅极结构包括：隧穿氧化层、位于所述隧穿氧化层上的浮置栅极、位于所述浮置栅极上栅间介电层以及位于所述栅间介电层上的控制栅极；所述浮置栅极掺杂有N型离子，选择栅极中掺杂有P型离子。

可选的，所述衬底为具有鳍部的衬底；所述堆栈栅极结构和选择栅极均横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例刻蚀所述堆栈栅极结构和选择栅极之间的层间介质层，或者层间介质层和侧墙层，在所述堆栈栅极结构和选择栅极之间，形成开口，在所述开口中形成低K介电层。与所述层间介质层和侧墙层相比，所述低K介电层的介电常数较低，根据电容的计算公式C＝εS/d可知，当所述介电常数降低时，堆栈栅极结构和选择栅极之间的电容耦合效应降低，有利于降低编程电压和抹除电压，提高编程效率和抹除效率，降低器件的功耗。

附图说明

图1是一种半导体结构的结构示意图；

图2至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的结构示意图分析器件性能不佳的原因。

参考图1，示出了一种半导体结构的结构示意图。

如图1所示，提供基底，所述基底包括衬底1和位于所述衬底1上的堆栈栅极结构2以及位于所述堆栈栅极结构2侧边的选择栅极3；其中，所述堆栈栅极结构2包括：隧穿氧化层21、位于所述隧穿氧化层21上的浮置栅极22、位于所述浮置栅极22上的栅间介电层23以及位于所述栅间介电层23上的控制栅极24。

随着器件尺寸的缩小，浮置栅极22和选择栅极3的间距越来越小，相比于控制栅极24、栅间介电层23和浮置栅极22之间的电容，以及浮置栅极22、隧穿氧化层21和衬底1之间的电容，浮置栅极22和选择栅极3之间的电容耦合效应已经不能忽略，所述浮置栅极22和选择栅极3之间的电容耦合效应过大，易导致编程电压和抹除电压的增大，降低编程和抹除效率，导致器件的功耗增加，降低闪存存储器的读取速度。

为了解决技术问题，本发明实施例提供基底，所述基底包括衬底和位于所述衬底上的分立的堆栈栅极结构以及选择栅极，所述堆栈栅极结构和选择栅极的侧壁上形成有侧墙层；形成覆盖所述堆栈栅极结构和选择栅极的层间介质层；刻蚀所述堆栈栅极结构和选择栅极之间的所述层间介质层，或者刻蚀所述层间介质层和侧墙层，形成开口；在所述开口中形成低K介电层。

本发明实施例刻蚀所述堆栈栅极结构和选择栅极之间的层间介质层，或者层间介质层和侧墙层，在所述堆栈栅极结构和选择栅极之间，形成开口，在所述开口中形成低K介电层。与所述层间介质层和侧墙层相比，所述低K介电层的介电常数较低，根据电容的计算公式C＝εS/d可知，当所述介电常数降低时，堆栈栅极结构和选择栅极之间的电容耦合效应降低，有利于降低编程电压和抹除电压，提高编程效率和抹除效率，降低器件的功耗。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。

图2至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图2至图6，提供基底，所述基底包括衬底100和位于所述衬底100上分立的堆栈栅极结构106(如图6所示)以及选择栅极107(如图6所示)，所述堆栈栅极结构106和选择栅极107的侧壁上形成有侧墙层111(如图6所示)。

基底为后续形成半导体结构提供工艺基础。

具体的，形成所述基底的步骤包括：

如图2所示，提供衬底100、位于所述衬底100上的隧穿氧化层101、位于所述隧穿氧化层101上的第一多晶硅层102以及位于所述第一多晶硅层102上的栅间介电层103。

本实施例中，以形成的半导体结构为金氧半场效晶体管(MOSFET)为例，相应的，所述衬底100为平面衬底。其他实施例中，还可以以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，所述衬底为具有鳍部的衬底。

本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

所述隧穿氧化层101用于将衬底100与后续形成的浮置栅极以及选择栅极电隔离。

所述隧穿氧化层101的材料为介电材料。

具体的，所述隧穿氧化层101的材料包括氧化硅和氮化硅中的一种或两种。本实施例中，所述隧穿氧化层101的材料为氧化硅。

所述第一多晶硅层102为后续形成浮置栅极和选择栅极做准备。

本实施例中，第一多晶硅层102的材料为多晶硅。

需要说明的是，在形成所述第一多晶硅层102后，对所述第一多晶硅层102掺杂N型离子，为后续形成浮置栅极做准备。所述N型离子使得浮置栅极的写入阈值电压和抹除阈值电压相差较大，闪存存储器在使用过程中，浮置栅极两端加载电压的波动不会影响浮置栅极正常的存储或排除电子操作。

本实施例中，N型离子包括磷、砷和锑中的一种或多种。

其他实施例中，还可以在第一多晶硅层中，预设形成选择栅极的位置处形成遮挡掩膜层，使得N型离子不易形成在预设的选择栅极的位置处，在半导体结构工作时，使得所述选择栅极内不易形成多晶硅耗尽区，从而能提高存储器的读写效率，以及闪存存储器的稳定性。

所述栅间介电层103用于将后续形成的浮置栅极和控制栅极电隔离。

本实施例中，所述栅间介电层103的材料为介电材料。

具体的，栅间介电层103的材料包括氧化硅和氮化硅中的一种或两种。本实施例中，栅间介电层103的材料为氧化硅、氮化硅和氧化硅(ONO)组成的三明治结构。

如图3所示，在预设的选择栅极对应的位置处，刻蚀所述栅间介电层103和部分厚度的所述第一多晶硅层102，形成凹槽(图中未示出)；形成覆盖所述凹槽以及栅间介电层103的第二多晶硅层104。

所述凹槽贯穿所述栅间介电层103，相应的，所述预设的选择栅极对应的位置处的所述第二多晶硅层104与第一多晶硅层102接触，使得后续在第二多晶硅层104中掺杂P型离子的过程中，使得第二多晶硅层104中的P型离子易扩散进入所述凹槽下方的所述第一多晶硅层102中，为后续形成选择栅极做准备。

本实施例中，所述的第二多晶硅层104的材料为多晶硅。

具体的，形成第二多晶硅层104的步骤包括：在所述栅间介电层103上形成掩膜层(图中未示出)，所述掩膜层露出预设的选择栅极对应的位置处的栅间介电层103；以所述掩膜层为掩膜刻蚀所述栅间介电层103和部分厚度的所述第一多晶硅层102，形成凹槽；形成覆盖所述凹槽以及栅间介电层103的第二多晶硅材料层；对所述第二多晶硅材料层进行平坦化处理，剩余的所述第二多晶硅材料层，作为第二多晶硅层104。

本实施例中，采用低压化学气相沉积法(low pressure chemical vapordeposition，LPCVD)，以硅甲烷为气体源，形成第二多晶硅材料层。

本实施例中，采用化学机械平坦化工艺(Chemical Mechanical Polishing，CMP)对第二多晶硅层进行平坦化处理。

本实施例中，因为所述凹槽位于预设的选择栅极对应的位置，因此形成的第二多晶硅层104在预设的选择栅极对应的位置处也为凹陷状态。

需要说明的是，所述半导体结构的形成方法还包括，在形成第二多晶硅层104后，去除掩膜层。

如图4所示，在所述第二多晶硅层104中掺杂P型离子。P型离子使得后续形成的选择栅极以及控制栅极不易处于耗尽状态，从而使得所述选择栅极处于导电状态。

本实施例中，所述P型离子包括硼、镓和铟中的一种或多种。

具体的，采用离子注入工艺对第二多晶硅层104掺杂P型离子。

需要说明的是，在对所述第二多晶硅层104掺杂离子的过程中，所述栅间介质层103阻挡P型离子进入下方的第一多晶硅层102中，使得P型离子只扩散入所述栅间介质层103露出的所述第一多晶硅层102中，也就是预设的选择栅极对应的位置处的所述第一多晶硅层102中。且该P型离子掺杂剂量大于对第一多晶硅层102的N型掺杂的剂量，确保预设的选择栅极对应位置的第一多晶硅层102呈现P型离子掺杂状态。

如图5所示，掺杂P型离子后，对所述隧穿氧化层101、第一多晶硅层102(如图4所示)、栅间介电层103以及第二多晶硅层104(如图4所示)进行刻蚀，形成堆栈栅极结构106和选择栅极107。

其中，堆栈栅极结构106包括隧穿氧化层101、刻蚀所述第一多晶硅层102形成的浮置栅极108、位于所述浮置栅极108上栅间介电层103以及刻蚀所述第二多晶硅层104形成的控制栅极109。

其中，选择栅极107包括：隧穿氧化层101以及刻蚀所述第一多晶硅层102和第二多晶硅层104形成的选择栅极层110。

本实施例中，采用干法刻蚀工艺形成堆栈栅极结构106和选择栅极107。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述堆栈栅极结构106和选择栅极107的形貌满足工艺需求，而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀各膜层，简化了工艺步骤，还有利于提高堆栈栅极结构106和选择栅极107的形成效率，降低对其他膜层结构的损伤。

需要说明的是，在刻蚀形成所述堆栈栅极结构106和选择栅极107的过程中，所述栅间介电层103的被刻蚀速率小于第二多晶硅层104的被刻蚀速率，从而所述栅间介电层103起到刻蚀停顿的作用，可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题，使得刻蚀过程更为均匀，进而使得形成堆栈栅极结构106和选择栅极107后，所述衬底100表面更为平整。为使栅间介电层103，能够在刻蚀过程中起到使刻蚀过程更为均匀的作用，因此，预设的选择栅极的位置包含凹槽所对应的位置，相应的，本实施例中，所述选择栅极107中含有部分宽度的所述栅间介电层103。

还需要说明的是，在其他实施例中，半导体结构为鳍式场效应晶体管(FinFET)为例，所述衬底为具有鳍部的衬底，相应的，所述堆栈栅极结构和选择栅极均横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。

如图6所示，在所述堆栈栅极结构106和选择栅极107的侧壁上形成侧墙层111。

所述侧墙层111用于定义后续源漏掺杂区的形成区域，使得后续掺杂形成源漏掺杂区的过程中，离子不易掺杂到堆栈栅极结构106和选择栅极107中，不会影响堆栈栅极结构106和选择栅极107的电学性能。

具体的，所述侧墙层111的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述侧墙层111的材料为氮化硅。

所述基底的形成方法还包括：在形成所述侧墙层111后，在所述堆栈栅极结构106和选择栅极107露出的所述衬底100上形成源漏掺杂区，所述源漏掺杂区包括：形成在所述堆栈栅极结构106和选择栅极107之间所述衬底100中的共用源漏区112，形成在所述堆栈栅极结构106另一侧的衬底100中的源区120以及形成在所述选择栅极107另一侧所述衬底100中的漏区121。

所述半导体结构的形成方法还包括：在形成所述源漏掺杂区后，在所述堆栈栅极结构106、选择栅极107、源区120以及漏区121上形成金属硅化物层113。

所述金属硅化物层113用于减小后续形成的接触孔插塞与堆栈栅极结构106、选择栅极107、源区120以及漏区121的接触电阻，改善器件的电学性能。

本实施例中，采用自对准硅化物工艺形成所述金属硅化物层113。自对准硅化物工艺所采用的金属材料仅与硅发生反应，但不会与氧化物材料或氮化物材料发生反应，因此所述金属材料与堆栈栅极结构106、选择栅极107、源区120以及漏区121发生反应，从而使所形成的金属硅化物层113与堆栈栅极结构106、选择栅极107、源区120以及漏区121实现对准。

本实施例中，所述金属材料为镍，所述金属硅化物层113的材料相应为镍硅化合物。在其他实施例中，所述金属硅化物层的材料还可以为钴硅化合物或钛硅化合物。

参考图7和图8，形成覆盖所述堆栈栅极结构106和选择栅极107的层间介质层114(如图8所示)。

层间介质层114用于实现相邻半导体结构之间的电隔离。

层间介质层114的材料为介电材料。

本实施例中，层间介质层114的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述层间介质层114的工艺难度和工艺成本，且氧化硅的去除工艺简单。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

形成层间介质层114的步骤包括：形成覆盖所述堆栈栅极结构106和选择栅极107的层间介质材料层115(如图7所示)；平坦化所述层间介质材料层115，形成所述层间介质层114。

本实施例中，采用流动式化学气相沉积(flowable chemical vapor deposition，FCVD)工艺形成所述层间介质材料层115。流动式化学气相沉积工艺具有良好的填充能力，有利于降低所述层间介质材料层115内形成空洞等缺陷的概率，相应有利于提高层间介质层114的成膜质量。

参考图9至图11，刻蚀所述堆栈栅极结106和选择栅极107之间的所述层间介质层114，或者刻蚀所述层间介质层114和侧墙层111，形成开口116(如图10所示)。

刻蚀所述堆栈栅极结构106和选择栅极107之间的层间介质层114，或者层间介质层114和侧墙层111，在所述堆栈栅极结构106和选择栅极107之间形成开口116，后续在所述开口116中形成低K介电层。与所述层间介质层和侧墙层相比，所述低K介电层的介电常数较低，根据电容的计算公式C＝εS/d可知，当所述介电常数降低时，堆栈栅极结构106和选择栅极107之间的电容耦合效应降低，有利于降低编程电压和抹除电压，提高编程效率和抹除效率，降低器件的功耗。

形成所述开口116的步骤包括：在所述层间介质层114上形成遮挡层117，所述遮挡层117露出所述堆栈栅极结构106和选择栅极107之间的所述层间介质层114和侧墙层111；以所述遮挡层117为掩膜刻蚀所述层间介质层114和侧墙层111，形成所述开口116。

所述遮挡层117作为去除堆栈栅极结构106和选择栅极107之间的所述层间介质层114和侧墙层111的刻蚀掩膜，在去除所述层间介质层114和侧墙层111的过程中，降低所述堆栈栅极结构106和选择栅极107被刻蚀的概率。

具体的，遮挡层117的材料为有机材料，例如：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、旋涂碳(spin on carbon，SOC)、ODL(organic dielectriclayer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。本实施例中，所述遮挡层117的包括为旋涂碳(spin on carbon，SOC)。

其他实施例中，所述遮挡层还可以为其他能够起到掩膜作用且易于去除的材料，使得在后续去除遮挡层时减少对保护层的损伤。

形成遮挡层117的步骤包括：形成覆盖所述层间介质层114的遮挡材料层(图中未示出)；图形化所述遮挡材料层，形成遮挡层117。

本实施例中，采用旋涂工艺形成所述遮挡材料层，所述遮挡材料层的表面平坦度较高。

本实施例中，采用干法刻蚀工艺刻蚀所述遮挡层117露出的所述层间介质层114和侧墙层111，形成所述开口116。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述开口116的形貌满足工艺需求，降低对其他膜层结构的损伤，且还有利于提高所述层间介质层114和侧墙层111的去除效率。

需要说明的是，在垂直于所述堆栈栅极结构106的延伸方向上，所述开口116的尺寸不宜过大也不宜过小。若所述开口116的尺寸过大，在形成开口116的过程中易导致堆栈栅极结构106和选择栅极107被误刻蚀，在半导体结构工作的写入过程中，在强电场的作用下产生的量子隧道效应较弱，电子不易冲破隧穿氧化层101进入浮置栅极108中，导致写入过程不易控制。若所述开口116的尺寸过小，易导致堆栈栅极结构106和选择栅极107之间的电容耦合效应减小的不明显，编程电压和抹除电压的较大，降低编程和抹除效率，导致半导体结构的性能不佳。本实施例中，在垂直于所述堆栈栅极结构106的延伸方向上，所述开口116的尺寸为50纳米至200纳米。

其他实施例中，垂直于所述堆栈栅极结构的延伸方向上，所述堆栈栅极结构和选择栅极之间的层间介质层的宽度远大于所述侧墙层的宽度，还可以只刻蚀所述堆栈栅极结构和选择栅极之间的所述层间介质层，形成开口。

需要说明的是，在形成所述开口116的过程中，会产生聚合物杂质，所述聚合物杂质易堆积在所述开口116的底部，易导致后续形成在所述开口116中的低K介电层的底端高于所述堆栈栅极结构106和选择栅极107的底端，导致所述堆栈栅极结构106的底端与所述选择栅极107底端的电容耦合效应较严重。

因此，所述半导体结构的形成方法还包括：在形成所述开口116后，在所述开口116中形成低K介电层前，对所述开口116进行清洗处理。

本实施例中，采用氧气与所述聚合物杂质发生氧化反应，形成一氧化碳或者二氧化碳等气体排除。其他实施例中，还可以通过氢气与所述聚合物杂质发生还原反应，氢气与所述聚合物杂质反应形成水和二氧化碳等去除聚合物杂质。

参考图12和图13，在所述开口116(如图10所示)中形成低K介电层118(如图13所示)。

所述低K介电层118的材料为低K介电材料。本实施例中，所述低K介电材料指相对介电常数小于等于3.9的介电材料。所述低K介电层118的材料为低k介电材料，从而降低堆栈栅极结构106和选择栅极107的电容耦合效应，有利于降低编程电压和抹除电压，提高编程效率和抹除效率，降低器件的功耗。

具体的，低K介电层118的材料包括：SiOCH，或者掺杂C、B或P的氧化硅。本实施例中，所述低K介电层118的材料包括：掺杂C、B或P的氧化硅。

在所述开口116中形成低K介电层118的步骤包括：形成覆盖所述开口116的低K介电材料层119；去除露出所述开口116的低K介电材料层119，位于所述开口116中剩余的所述低K介电材料层119作为低K介电层118。

本实施例中，采用化学气相沉积工艺(chemical vapor deposition，CVD)在所述开口116中形成所述低K介电材料层119。所述化学气相沉积工艺的工艺成本低，操作简单。

本实施例中，采用化学机械平坦化工艺(Chemical Mechanical Planarization，CMP)去除露出所述开口116的低K介电材料层119。化学机械平坦化工艺是一种全局表面平坦化技术，可精确并均匀地把低K介电材料层119研磨为需要的厚度和平坦度。

相应的，本发明实施例还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。

半导体结构包括：衬底100；堆栈栅极结构106，位于所述衬底100上；选择栅极107，位于所述衬底100上，且位于所述堆栈栅极结构106的侧边；侧墙层111，位于所述堆栈栅极结构106和选择栅极107的侧壁上；层间介质层114，位于所述堆栈栅极结构106、选择栅极107以及所述堆栈栅极结构106和选择栅极107露出的所述衬底100上；低K介电层118，位于所述堆栈栅极结构106和选择栅极107之间。

本发明实施例所述低K介电层118的介电常数低于所述层间介质层114和侧墙层111的介电常数，在所述堆栈栅极结构106和选择栅极107之间形成低K介电层118，根据电容的计算公式C＝εS/d可知，当所述介电常数降低时，堆栈栅极结构106和选择栅极107之间的电容耦合效应降低，有利于降低编程电压和抹除电压，提高编程效率和抹除效率，降低器件的功耗。

本实施例中，半导体结构为金氧半场效晶体管(MOSFET)，相应的，所述衬底100为平面衬底。

其他实施例中，半导体结构还可以为鳍式场效应晶体管(FinFET)，所述衬底为具有鳍部的衬底，相应的，所述堆栈栅极结构和选择栅极均横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。其他实施例中，所述衬底为具有鳍部的衬底；所述堆栈栅极结构和选择栅极均横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。

本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

所述侧墙层111用于定义源漏掺杂区的形成区域，使得掺杂形成源漏掺杂区的过程中，离子不易掺杂到堆栈栅极结构106和选择栅极107中，不会影响堆栈栅极结构106和选择栅极107的电学性能。

具体的，所述侧墙层111的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述侧墙层111的材料为氮化硅。

所述半导体结构还包括：源漏掺杂区，位于所述堆栈栅极结构106和选择栅极107露出的所述衬底100上。

具体的，所述源漏掺杂区包括：共用源漏区112，位于所述堆栈栅极结构106和选择栅极107之间所述衬底100中；源区120，位于所述堆栈栅极结构106远离所述低K介电层118一侧的所述衬底100中；漏区121，位于所述选择栅极107远离所述低K介电层118一侧的所述衬底100中。

所述半导体结构还包括：金属硅化物层113，位于所述堆栈栅极结构106、选择栅极107、源区120以及漏区121上。

所述金属硅化物层113用于减小接触孔插塞与堆栈栅极结构106、选择栅极107、源区120以及漏区121的接触电阻，改善器件的电学性能。

本实施例中，所述金属硅化物层113的材料为镍硅化合物。在其他实施例中，所述金属硅化物层的材料还可以为钴硅化合物或钛硅化合物。

本实施例中，所述低K介电层118位于所述堆栈栅极结构106和选择栅极107之间的所述侧墙层111之间以及所述层间介质层114之间。

所述低K介电层118的材料为低k介电材料。本实施例中，所述低K介电材料指相对介电常数小于等于3.9的介电材料。从而降低堆栈栅极结构106和选择栅极107的电容耦合效应，有利于降低编程电压和抹除电压，提高编程效率和抹除效率，降低器件的功耗。

具体的，低K介电层118的材料包括：SiOCH，或者掺杂C、B或P的氧化硅。本实施例中，所述低K介电层118的材料包括：掺杂C、B或P的氧化硅。

其他实施例中，所述低K介电层与所述堆栈栅极结构接触，或者与选择栅极接触，或者同时与堆栈栅极结构以及选择栅极接触。

另一些实施例中，所述低K介电层位于所述堆栈栅极结构和选择栅极之间的层间介质层中。

需要说明的是，在垂直于所述堆栈栅极结构106的延伸方向上，所述低K介电层118的尺寸不宜过大也不宜过小。若所述低K介电层118的尺寸过大，易导致所述半导体结构的尺寸较大，降低编程和抹除效率，导致器件的功耗增加，降低闪存存储器的读取速度。若所述低K介电层118的尺寸过小，易导致堆栈栅极结构106和选择栅极107之间的电容耦合效应减小的不明显，编程电压和抹除电压的较大，降低编程和抹除效率，导致半导体结构的性能不佳。本实施例中，在垂直于所述堆栈栅极结构106的延伸方向上，所述低K介电层118的尺寸为50纳米至200纳米。

层间介质层114用于实现相邻半导体结构之间的电隔离。

所述层间介质层114覆盖所述堆栈栅极结构106和选择栅极107，

层间介质层114的材料为介电材料。

本实施例中，层间介质层114的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述层间介质层114的工艺难度和工艺成本，且氧化硅的去除工艺简单。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

本实施例中，所述堆栈栅极结构106包括：隧穿氧化层101、位于所述隧穿氧化层101上的浮置栅极108、位于所述浮置栅极108上栅极介电层103以及位于所述栅极介电层103上的控制栅极109。

所述隧穿氧化层101用于将衬底100与后续形成的浮置栅极电隔离。

所述隧穿氧化层101的材料为介电材料。

具体的，所述隧穿氧化层101包括氧化硅和氮化硅中的一种或两种。本实施例中，所述隧穿氧化层101的材料为氧化硅。

浮置栅极108用于存储电子。通过在所述浮置栅极108中存储或者不存储电子使得所述闪存存储器处于存储信息或者抹除信息后的状态。

本实施例中，所述浮置栅极108的材料为多晶硅。所述浮置栅极108中掺杂有N型离子。

在写入和抹除的过程中，所述N型离子使得浮置栅极108的写入阈值电压和抹除阈值电压相差较大，闪存存储器在使用过程中，浮置栅极109两端加载电压的波动不会影响浮置栅极108正常的写入或抹除操作。

所述N型离子包括磷、砷和锑中的一种或多种。

所述栅间介电层103用于将所述浮置栅极108和控制栅极109电隔离。

本实施例中，所述栅间介电层103的材料为介电材料。

具体的，栅间介电层103的材料包括氧化硅和氮化硅中的一种或两种。本实施例中，栅间介电层103的材料为氧化硅、氮化硅和氧化硅(ONO)组成的三明治结构。

控制栅极109用于在闪存存储器进行数据写入或抹除的过程中，使得电子注入到浮置栅极108中或使得电子从浮置栅极108中拉出，在读取闪存存储器的数据时，通过在控制栅极109施加工作电压，利用浮置栅极108的带电状态控制浮置栅极108底部的沟道区的开/关状态。

本实施例中，所述控制栅极109的材料为多晶硅。

需要说明的是，所述控制栅极109中掺杂有P型离子，从而使得所述控制栅极109不易处于耗尽状态，进而使得所述控制栅极109处于导电状态。

所述P型离子包括括硼、镓和铟中的一种或多种。

选择栅极107在过度抹除现象过于严重时，使得堆栈栅极结构106左侧的源区以及选择栅极107右侧的漏极不易导通，防止数据误读。

本实施例中，选择栅极107包括：隧穿氧化层101以及位于所述隧穿氧化层101上的选择栅极层110。

所述选择栅极层110的材料为多晶硅。

需要说明的是，所述选择栅极层110中掺杂有P型离子，从而使得所述选择栅极层110不易处于耗尽状态，进而使得所述选择栅极层110处于导电状态。

半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底包括衬底和位于所述衬底上的分立的堆栈栅极结构以及选择栅极，所述堆栈栅极结构和选择栅极的侧壁上形成有侧墙层；

提供基底的步骤包括：对隧穿氧化层、第一多晶硅层、栅间介电层以及第二多晶硅层进行刻蚀，形成所述堆栈栅极结构和所述选择栅极；

形成覆盖所述堆栈栅极结构和选择栅极的层间介质层；

刻蚀所述堆栈栅极结构和选择栅极之间的所述层间介质层，或者刻蚀所述层间介质层和侧墙层，形成开口；

在所述开口中形成低K介电层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成层间介质层的步骤包括：形成覆盖所述堆栈栅极结构和选择栅极的层间介质材料层；平坦化所述层间介质材料层，形成所述层间介质层。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述开口的步骤包括：在所述层间介质层上形成遮挡层，所述遮挡层露出所述堆栈栅极结构和选择栅极之间的层间介质层和侧墙层；以所述遮挡层为掩膜刻蚀所述堆栈栅极结构和选择栅极之间的所述层间介质层，或者侧墙层，或者层间介质层和侧墙层，形成所述开口。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，在垂直于所述堆栈栅极结构的延伸方向上，所述开口的尺寸为50纳米至200纳米。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀形成所述开口。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，低K介电层的材料包括：掺杂C、B或P的氧化硅，或者SiOCH。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述开口中形成低K介电层的步骤包括：形成覆盖所述开口的低K介电材料层；去除露出所述开口的低K介电材料层，位于所述开口中剩余的所述低K介电材料层作为低K介电层。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用化学机械平坦化工艺去除露出所述开口的低K介电材料层。

9.如权利要求7所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺在所述开口中形成所述低K介电材料层。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述堆栈栅极结构包括：隧穿氧化层、位于所述隧穿氧化层上的浮置栅极、位于所述浮置栅极上栅间介电层以及位于所述栅间介电层上的控制栅极；

所述浮置栅极掺杂有N型离子，选择栅极中掺杂有P型离子。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底为具有鳍部的衬底；

所述堆栈栅极结构和选择栅极均横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。

12.一种半导体结构，其特征在于，采用如权利要求1至11任一项所述的半导体结构的形成方法形成，包括：

衬底；

堆栈栅极结构，位于所述衬底上；

选择栅极，位于所述衬底上，且位于所述堆栈栅极结构的侧边；

侧墙层，位于所述堆栈栅极结构和选择栅极的侧壁上；

层间介质层，位于所述堆栈栅极结构、选择栅极以及所述堆栈栅极结构和选择栅极露出的所述衬底上；

低K介电层，位于所述堆栈栅极结构和选择栅极之间。

13.如权利要求12所述的半导体结构，其特征在于，所述低K介电层与所述堆栈栅极结构接触，或者与选择栅极接触，或者同时与堆栈栅极结构以及选择栅极接触。

14.如权利要求12所述的半导体结构，其特征在于，所述低K介电层位于所述堆栈栅极结构和选择栅极之间的层间介质层中。

15.如权利要求12所述的半导体结构，其特征在于，所述低K介电层位于所述堆栈栅极结构和选择栅极之间的所述侧墙层之间以及所述层间介质层之间。

16.如权利要求12所述的半导体结构，其特征在于，在垂直于所述堆栈栅极结构的延伸方向上，所述低K介电层的尺寸为50纳米至200纳米。

17.如权利要求12所述的半导体结构，其特征在于，低K介电层的材料包括：

SiOCH，或者掺杂C、B或P的氧化硅。

18.如权利要求12所述的半导体结构，其特征在于，所述堆栈栅极结构包括：隧穿氧化层、位于所述隧穿氧化层上的浮置栅极、位于所述浮置栅极上栅间介电层以及位于所述栅间介电层上的控制栅极；

所述浮置栅极掺杂有N型离子，选择栅极中掺杂有P型离子。

19.如权利要求12所述的半导体结构，其特征在于，所述衬底为具有鳍部的衬底；

所述堆栈栅极结构和选择栅极均横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。