CN113728425B - SiC半导体装置及其制造方法 - Google Patents

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Abstract

SiC半导体装置的制造方法包括：准备具有主面且由SiC单晶构成的SiC晶片的工序；在上述主面上设定划分多个芯片区域的切断预定线的工序，该多个芯片区域包括形成功能器件的第一芯片区域、以及形成执行上述第一芯片区域的过程管理的监控图案的第二芯片区域；在上述主面上形成多个主面电极的工序，该多个主面电极以使上述切断预定线露出的方式分别包覆多个上述芯片区域，且分别形成上述功能器件的一部分以及上述监控图案的一部分；向从多个上述主面电极露出的上述切断预定线照射激光，形成改性成与SiC单晶不同的特性的改性区域的工序；以及以上述改性区域为起点劈开上述SiC晶片的工序。

Description

SiC半导体装置及其制造方法
技术领域
本发明涉及SiC半导体装置及其制造方法。
背景技术
近年来，使用了激光照射劈开法的SiC半导体装置的制造方法备受注目。在激光照射劈开法中，在向SiC晶片照射激光之后，SiC晶片沿照射激光的部分被劈开。根据该方法，能够容易地切断SiC晶片，因此能够缩短制造时间。
另一方面，在SiC半导体装置的制造方法中，在SiC晶片的任意的区域形成被称为PCM(Process Control Monitor：过程控制监控器)的监控图案。根据监控图案，基于该监控图案的物理特性以及电气特性，能够间接地评价在SiC晶片中实施的各工序适当与否。物理特性例如是形成于监控图案的构造物的尺寸。电气特性例如是形成于监控图案的半导体区域等的电阻值、电容值。
专利文献1公开了使用SiC晶片的SiC半导体装置的制造方法，该SiC晶片具备集中配置在与激光照射区域(切断预定线)重叠的位置的配件图案(监控图案)。
现有技术文献
专利文献
专利文献1：日本特开2016－134427号公报
发明内容
发明所要解决的课题
在专利文献1的SiC晶片中，由于激光被监控图案遮蔽，因此在被监控图案隐蔽的区域形成不存在改性区域的非改性部。在SiC晶片的劈开工序中，在监控图案的正下方的非改性部作用保持原子排列(SiC的结晶构造)的力。其结果，在SiC晶片的劈开部形成有以监控图案为起点的曲折。
本发明的一个实施方式提供一种能够抑制监控图案引起的形状不良的SiC半导体装置的制造方法。本发明的一个实施方式提供一种具有可抑制配件图案引起的形状不良的构造的SiC半导体装置。
用于解决课题的方案
本发明的一个实施方式提供一种SiC半导体装置的制造方法，其包括：准备具有主面且由SiC单晶构成的SiC晶片的工序；在上述主面设定划分多个芯片区域的切断预定线的工序，该多个芯片区域包括形成功能器件的第一芯片区域、以及形成执行上述第一芯片区域的过程管理的监控图案的第二芯片区域；在上述主面上形成多个主面电极的工序，该多个主面电极以使上述切断预定线露出的方式分别包覆多个上述芯片区域，且分别形成上述功能器件的一部分以及上述监控图案的一部分；向从多个上述主面电极露出的上述切断预定线照射激光，形成改性成与SiC单晶不同的特性的改性区域的工序；以及以上述改性区域为起点劈开上述SiC晶片的工序。
根据该SiC半导体装置的制造方法，能够抑制监控图案引起的形状不良。另外，根据该SiC半导体装置的制造方法，能够制造并提供具有抑制监控图案引起的形状不良的构造的SiC半导体装置。
本发明的一个实施方式提供一种SiC半导体装置，其包括：SiC芯片，其具有在俯视时分别形成为四边形状的第一主面及第二主面、以及分别连接上述第一主面及上述第二主面且由劈开面分别构成的四个侧面；改性区域，其形成于各上述侧面，且改性成与SiC单晶不同的特性；作为配件图案的对准图案，其在俯视时从各上述侧面向内方空出间隔地形成于上述第一主面的周缘部；主面电极，其从各上述侧面向内方空出间隔地形成于上述第一主面上，且在俯视时使上述对准图案露出；以及绝缘层，其从各上述侧面向内方空出间隔地形成于上述第一主面上，并部分地包覆上述主面电极，且在俯视时在与上述侧面之间划分使上述对准图案露出的切割迹道，在俯视时位于上述切割迹道内的上述第一主面的周缘部，未形成上述对准图案以外的配件图案。
根据该构造，能够提供具有抑制配件图案引起的形状不良的构造的SiC半导体装置。
本发明中的上述的或者其它目的、特征以及效果可根据参照附图进行的以下叙述的实施方式的说明而清楚。
附图说明
图1是表示4H－SiC单晶的单位单元的图。
图2是表示图1所示的单位单元的硅面的俯视图。
图3是本发明的第一实施方式的SiC半导体装置的立体图。
图4是从另一方向观察图3所示的SiC半导体装置的立体图。
图5是图3所示的SiC半导体装置的俯视图。
图6是沿图3所示的VI-VI线的剖视图。
图7是图3所示的区域VII的放大图。
图8是沿图7所示的VIII-VIII线的剖视图。
图9是表示图3所示的SiC半导体装置的制造所使用的SiC晶片的图。
图10A是表示SiC晶片的一部分的区域的剖视图，且表示图3所示的SiC半导体装置的制造方法的一例。
图10B是表示图10A之后的工序的剖视图。
图10C是表示图10B之后的工序的剖视图。
图10D是表示图10C之后的工序的剖视图。
图10E是表示图10D之后的工序的剖视图。
图10F是表示图10E之后的工序的剖视图。
图10G是表示图10F之后的工序的剖视图。
图10H是表示图10G之后的工序的剖视图。
图10I是表示图10H之后的工序的剖视图。
图10J是表示图10I之后的工序的剖视图。
图10K是表示图10J之后的工序的剖视图。
图10L是表示图10K之后的工序的剖视图。
图10M是表示图10L之后的工序的剖视图。
图10N是表示图10M之后的工序的剖视图。
图10O是表示图10N之后的工序的剖视图。
图10P是表示图10O之后的工序的剖视图。
图11A是表示SiC晶片的一部分的区域的俯视图，且表示图3所示的SiC半导体装置的制造方法的一例。
图11B是表示图11A之后的工序的俯视图。
图11C是表示图11B之后的工序的俯视图。
图11D是表示图11C之后的工序的俯视图。
图11E是表示图11D之后的工序的俯视图。
图11F是表示图11E之后的工序的俯视图。
图11G是表示图11F之后的工序的俯视图。
图11H是表示图11G之后的工序的俯视图。
图11I是表示图11H之后的工序的俯视图。
图11J是表示图11I之后的工序的俯视图。
图11K是表示图11J之后的工序的俯视图。
图11L是表示图11K之后的工序的俯视图。
图11M是表示图11L之后的工序的俯视图。
图11N是表示图11M之后的工序的俯视图。
图11O是表示图11N之后的工序的俯视图。
图11P是表示图11O之后的工序的俯视图。
图12是表示参考例的SiC晶片的劈开部的放大俯视图。
图13是表示本发明的第二实施方式的SiC半导体装置的俯视图。
图14是表示图13所示的区域XIV的内部构造的放大俯视图。
图15是沿图14所示的XV-XV线的剖视图。
具体实施方式
图1是表示4H－SiC单晶的单位单元(以下简称为“单位单元”。)的图。图2是表示图1所示的单位单元的硅面的俯视图。
在本发明的实施方式中，作为由六方晶构成的SiC单晶的一例，对应用了4H－SiC单晶的例子进行说明。由六方晶构成的SiC单晶根据原子排列的周期具有包括2H(Hexagonal)－SiC单晶、4H－SiC单晶以及6H－SiC单晶的多个种类的多型。本发明的实施方式不排除4H－SiC单晶以外的多型。
参照图1以及图2，单位单元包含四个C原子以四面体排列的关系相对于一个Si原子结合的四面体构造。单位单元具有四面体构造以四层周期层叠的原子排列。单位单元具有六棱柱构造，该六棱柱构造具有六边形的硅面、六边形的碳面、以及连接硅面及碳面的六个侧面。
硅面是由Si原子终止的终止面。在硅面中，一个Si原子分别位于六边形的六个顶点，一个Si原子位于六边形的中心。碳面是由C原子终止的终止面。在碳面中，一个C原子分别位于六边形的六个顶点，一个C原子位于六边形的中心。
单位单元的晶面由包含a1轴、a2轴、a3轴以及c轴的四个坐标轴(a1、a2、a3、c)定义。四个坐标轴中的a3的值设为－(a1+a2)的值。以下，以硅面为基准对4H－SiC单晶的构造进行说明。
在从c轴观察硅面的俯视时，以位于中心的Si原子为基准，沿最接近的Si原子的排列方向(以下简称为“最接近原子方向”。)分别设定a1轴、a2轴以及a3轴。a1轴、a2轴以及a3轴分别设定为沿Si原子的排列逐一错开120°的角度。
c轴以位于中心的Si原子为基准沿硅面的法线方向设定。硅面为(0001)面。碳面为(000－1)面。在从c轴观察硅面的俯视时，六棱柱的侧面包括沿最接近原子方向的六个晶面。具体而言，六棱柱的侧面包括分别具有最接近的多个Si原子的六个晶面。
在从c轴观察硅面的俯视时，单位单元的侧面从a1轴的前端绕顺时针包括(1－100)面、(0－110)面、(－1010)面、(－1100)面、(01－10)面以及(10－10)面。
在单位单元中，在从c轴观察硅面的俯视时，未通过中心的对角面包括沿最接近原子方向的交叉方向的六个晶面。当以位于中心的Si原子为基准观察时，最接近原子方向的交叉方向成为最接近原子方向的正交方向。具体而言，在六棱柱中，未通过中心的对角面包括分别具有并非最接近的多个Si原子的六个晶面。
在单位单元中，在从c轴观察硅面的俯视时，未通过中心的对角面包括(11－20)面、(1－210)面、(－2110)面、(－1－120)面、(－12－10)面以及(2－1－10)面。
单位单元的结晶方向由晶面的法线方向定义。(1－100)面的法线方向为[1－100]方向。(0－110)面的法线方向为[0－110]方向。(－1010)面的法线方向为[－1010]方向。(－1100)面的法线方向为[－1100]方向。(01－10)面的法线方向为[01－10]方向。(10－10)面的法线方向为[10－10]方向。
(11－20)面的法线方向为[11－20]方向。(1－210)面的法线方向为[1－210]方向。(－2110)面的法线方向为[－2110]方向。(－1－120)面的法线方向为[－1－120]方向。(－12－10)面的法线方向为[－12－10]方向。(2－1－10)面的法线方向为[2－1－10]方向。
六方晶为六次对称，每60°具有等效的晶面以及等效的结晶方向。例如，(1－100)面、(0－110)面、(－1010)面、(－1100)面、(01－10)面以及(10－10)面形成等效的晶面。另外，(11－20)面、(1－210)面、(－2110)面、(－1－120)面、(－12－10)面以及(2－1－10)面形成等效的晶面。
另外，[1－100]方向、[0－110]方向、[－1010]方向、[－1100]方向、[01－10]方向以及[10－10]方向形成等效的结晶方向。另外，[11－20]方向、[1－210]方向、[－2110]方向、[－1－120]方向、[－12－10]方向以及[2－1－10]方向形成等效的结晶方向。
[0001]方向以及[000－1]方向称为c轴。(0001)面以及(000－1)面称为c面。[11－20]方向以及[－1－120]方向称为a轴。(11－20)面以及(－1－120)面称为a面。[1－100]方向以及[－1100]方向称为m轴。(1－100)面以及(－1100)面称为m面。
图3是本发明的第一实施方式的SiC半导体装置1的立体图。图4是从另一方向观察图3所示的SiC半导体装置1的立体图。图5是图3所示的SiC半导体装置1的俯视图。图6是沿图3所示的VI-VI线的剖视图。图7是图3所示的区域VII的放大图。图8是沿图7所示的VIII-VIII线的剖视图。
参照图3～图8，SiC半导体装置1包括由4H－SiC单晶构成的SiC芯片2。SiC芯片2形成为长方体形状。SiC芯片2也可以具有40μm以上且300μm以下的厚度TC。厚度TC也可以为40μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、200μm以上且250μm以下、或者250μm以上且300μm以下。厚度TC优选为60μm以上且150μm以下。
SiC芯片2具有一方侧的第一主面3、另一方侧的第二主面4、以及连接第一主面3及第二主面4的四个侧面5A、5B、5C、5D。侧面5A～5D包括第一侧面5A、第二侧面5B、第三侧面5C以及第四侧面5D。第一主面3以及第二主面4在从它们的法线方向Z观察的俯视(以下简称为“俯视”。)时分别形成为四边形状。第一主面3以及第二主面4也可以形成为在俯视时呈长方形状。
第一主面3以及第二主面4面向SiC单晶的c面。第一主面3面向SiC单晶的硅面。第二主面4面向SiC单晶的碳面。第一主面3以及第二主面4也可以具有相对于c面沿偏离方向以预定的角度倾斜的偏角。偏离方向优选为SiC单晶的a轴方向。在具有偏角的情况下，SiC单晶的c轴相对于法线方向Z倾斜相当于偏角。偏角也可以为超过0°且10°以下。
偏角也可以为0°以上且6°以下。偏角也可以为0°以上且2°以下、2°以上且4°以下、或者4°以上且6°以下。偏角优选为超过0°且4.5°以下。偏角也可以为3°以上且4.5°以下。该情况下，偏角优选为3°以上且3.5°以下、或者3.5°以上且4°以下。偏角也可以为1.5°以上且3°以下。该情况下，偏角优选为1.5°以上且2°以下、或者2°以上且2.5°以下。
第二主面4也可以由具有研磨痕以及退火痕(具体地为激光照射痕)的任一方或者双方的粗面构成。退火痕也可以包括非晶质化的SiC、以及/或者与金属硅化(合金化)而成的SiC(具体地为Si)。第二主面4优选由至少具有退火痕的欧姆面构成。
侧面5A～5D分别由劈开面构成。第一侧面5A以及第二侧面5B沿第一方向X延伸，且在与第一方向X交叉的第二方向Y上对置。第三侧面5C以及第四侧面5D沿第二方向Y延伸，且在第一方向X上对置。具体而言，第二方向Y与第一方向X正交。第一方向X为m轴方向。第二方向Y为a轴方向。因此，第一侧面5A以及第二侧面5B由SiC单晶的a面形成。另外，第三侧面5C以及第四侧面5D由SiC单晶的m面形成。
第一侧面5A以及第二侧面5B在以法线方向Z为基准时，也可以形成相对于法线方向Z朝向SiC单晶的c轴方向倾斜的倾斜面。第一侧面5A以及第二侧面5B在使法线方向Z为0°时，也可以相对于法线方向Z以与偏角相应的角度倾斜。与偏角相应的角度既可以与偏角相等、也可以是超过0°且小于偏角的角度。另一方面，第三侧面5C以及第四侧面5D在第二方向Y(a轴方向)以及法线方向Z上呈平面地延伸。具体而言，第三侧面5C以及第四侧面5D相对于第一主面3以及第二主面4大致垂直地形成。
各侧面5A～5D的长度也可以为0.1mm以上且15mm以下。各侧面5A～5D的长度也可以为0.1mm以上且1mm以下、1mm以上且5mm以下、5mm以上且10mm以下、或者10mm以上且15mm以下。各侧面5A～5D的最大曲折幅度(绝对值)为10μm以下。具体而言，各侧面5A～5D的最大曲折幅度为5μm以下。各侧面5A～5D的最大曲折幅度由在俯视时在各侧面5A～5D的法线方向上朝向SiC芯片2的外侧最***的部位以及朝向SiC芯片2的内侧最凹陷的部位之间的距离定义。
在该方式中，SiC芯片2具有层叠构造，该层叠构造包括从第二主面4侧至第一主面3侧依次形成的n+型的SiC基板6以及n型的SiC外延层7。SiC基板6形成第二主面4以及侧面5A～5D的一部分。SiC外延层7形成第一主面3以及侧面5A～5D的一部分。
SiC基板6的n型杂质浓度也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。SiC基板6也可以具有40μm以上且250μm以下的厚度。SiC基板6的厚度也可以为40μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、或者200μm以上且250μm以下。SiC基板6的厚度优选为40μm以上且150μm以下。通过使SiC基板6变薄，能够降低SiC基板6的电阻值。
SiC外延层7具有小于SiC基板6的n型杂质浓度的n型杂质浓度。SiC外延层7的n型杂质浓度也可以为1.0×1015cm－3以上且1.0×1018cm－3以下。SiC外延层7也可以具有小于SiC基板6的厚度的厚度。SiC外延层7的厚度也可以为1μm以上且50μm以下。SiC外延层7的厚度也可以为1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或者40μm以上且50μm以下。SiC外延层7的厚度优选为5μm以上且15μm以下。
参照图3以及图4，SiC半导体装置1包括分别形成于侧面5A～5D的多个改性区域8A、8B、8C、8D。多个改性区域8A～8D包括第一改性区域8A、第二改性区域8B、第三改性区域8C以及第四改性区域8D。
改性区域8A～8D是在SiC单晶中形成侧面5A～5D的部分改性成与SiC单晶不同的特性的区域。改性区域8A～8D是密度、折射率或机械强度(结晶强度)、或者其它物理特性改性成与SiC单晶不同的特性的区域。
改性区域8A～8D也可以包括熔融再固化层、缺陷层、绝缘破坏层以及折射率变化层中的至少一个层。熔融再固化层是SiC单晶的一部分熔融之后再次固化的层。缺陷层是包含形成于SiC单晶的空孔、裂缝等的层。绝缘破坏层是SiC单晶的一部分绝缘破坏后的层。折射率变化层是SiC单晶的一部分变化为与SiC单晶不同的折射率的层。
多个改性区域8A～8D从第一主面3至第二主面4侧空出间隔地分别形成于侧面5A～5D。多个改性区域8A～8D从第二主面4至第一主面3侧空出间隔地分别形成于侧面5A～5D。
多个改性区域8A～8D优选为形成于SiC基板6。多个改性区域8A～8D进一步优选为从SiC外延层7至第二主面4侧空出间隔地形成于SiC基板6。由此，能够抑制多个改性区域8A～8D引起的SiC外延层7的物理特性以及电气特性的变动。也就是，能够在SiC外延层7上适当地形成功能器件。
在该方式中，第一～第四改性区域8A～8D在侧面5A～5D分别形成有多段(在该方式中为四段)。第一～第四改性区域8A～8D的段数是在法线方向Z上存在于侧面5A～5D的第一～第四改性区域8A～8D的条数。
第一～第四改性区域8A～8D的段数根据SiC芯片2的厚度TC来调整。尤其是，根据具有150μm以下的厚度TC的SiC芯片2，能够降低SiC芯片2的劈开厚度，因此能够减少第一～第四改性区域8A～8D的段数。该情况下，能够削减工时，因此能够提高生产效率。减小SiC芯片2的厚度TC，在降低SiC芯片2的电阻值方面也是有效的。
在第一侧面5A中，多个第一改性区域8A在法线方向Z上空出间隔地形成，且分别形成为在第一方向X(m轴方向)上延伸的带状。多个第一改性区域8A分别从第三侧面5C侧的角部延伸至第四侧面5D侧的角部。
各第一改性区域8A包括多个第一改性部分9A。各第一改性部分9A是因激光的照射而形成的激光照射痕。多个第一改性部分9A分别形成为在法线方向Z上延伸的线状，且在第一方向X(m轴方向)上空出间隔地形成。多个第一改性部分9A也可以分别形成为点状。由在第一方向X(m轴方向)上连结多个第一改性部分9A的带状的区域形成一个第一改性区域8A。在该方式中，多个第一改性部分9A在第一方向X(m轴方向)以及法线方向Z上空出间隔地形成为矩阵状，且在第一方向X(m轴方向)以及法线方向Z上相互对置。
在第二侧面5B中，多个第二改性区域8B在法线方向Z上空出间隔地形成，且分别形成为在第一方向X(m轴方向)上延伸的带状。多个第二改性区域8B分别从第三侧面5C侧的角部延伸至第四侧面5D侧的角部。
各第二改性区域8B包括多个第二改性部分9B。各第二改性部分9B是因激光的照射而形成的激光照射痕。多个第二改性部分9B分别形成为在法线方向Z上延伸的线状，且在第一方向X(m轴方向)上空出间隔地形成。多个第二改性部分9B也可以分别形成为点状。由在第一方向X(m轴方向)上连结多个第二改性部分9B的带状的区域形成一个第二改性区域8B。在该方式中，多个第二改性部分9B在第一方向X(m轴方向)以及法线方向Z上空出间隔地形成为矩阵状，且在第一方向X(m轴方向)以及法线方向Z上相互对置。
在第三侧面5C中，多个第三改性区域8C在法线方向Z上空出间隔地形成，且分别形成为在第二方向Y(a轴方向)上延伸的带状。多个第三改性区域8C分别从第一侧面5A侧的角部延伸至第二侧面5B侧的角部。
各第三改性区域8C也可以在连接第一侧面5A以及第三侧面5C的角部与各第一改性区域8A相连。各第三改性区域8C也可以在连接第一侧面5A以及第三侧面5C的角部从各第一改性区域8A空出间隔地形成。各第三改性区域8C也可以在连接第二侧面5B以及第三侧面5C的角部与各第二改性区域8B相连。各第三改性区域8C也可以在连接第二侧面5B以及第三侧面5C的角部从各第二改性区域8B空出间隔地形成。
各第三改性区域8C包括多个第三改性部分9C。各第三改性部分9C是因激光的照射而形成的激光照射痕。多个第三改性部分9C分别形成为在法线方向Z上延伸的线状，且在第二方向Y(a轴方向)上空出间隔地形成。多个第三改性部分9C也可以分别形成为点状。由在第二方向Y(a轴方向)上连结多个第三改性部分9C的带状的区域形成一个第三改性区域8C。在该方式中，多个第三改性部分9C在第二方向Y(a轴方向)以及法线方向Z上空出间隔地形成为矩阵状，且在第二方向Y(a轴方向)以及法线方向Z上相互对置。
在第四侧面5D中，多个第四改性区域8D在法线方向Z上空出间隔地形成，且分别形成为在第二方向Y(a轴方向)上延伸的带状。多个第四改性区域8D分别从第一侧面5A侧的角部延伸至第二侧面5B侧的角部。
各第四改性区域8D也可以在连接第一侧面5A以及第四侧面5D的角部与各第一改性区域8A相连。各第四改性区域8D也可以在连接第一侧面5A以及第四侧面5D的角部从各第一改性区域8A空出间隔地形成。各第四改性区域8D也可以在连接第二侧面5B以及第四侧面5D的角部与各第二改性区域8B相连。各第四改性区域8D也可以在连接第二侧面5B以及第四侧面5D的角部从各第二改性区域8B空出间隔地形成。
各第四改性区域8D包括多个第四改性部分9D。各第四改性部分9D是因激光的照射而形成的激光照射痕。多个第四改性部分9D分别形成为在法线方向Z上延伸的线状，且在第二方向Y(a轴方向)上空出间隔地形成。多个第四改性部分9D也可以分别形成为点状。由在第二方向Y(a轴方向)连结多个第四改性部分9D的带状的区域形成一个第四改性区域8D。在该方式中，多个第四改性部分9D在第二方向Y(a轴方向)以及法线方向Z上空出间隔地形成为矩阵状，且在第二方向Y(a轴方向)以及法线方向Z上相互对置。
第一～第四改性区域8A～8D既可以形成于相互相同的深度位置、也可以形成于相互不同的深度位置。第一～第四改性区域8A～8D也可以通过在SiC芯片2的角部相连而将侧面5A～5D形成为连续地延伸的一个环状。
侧面5A～5D的改性比率不需要必须一致。侧面5A～5D的改性比率既可以相互相同、也可以相互不同。侧面5A～5D的改性比率能够通过第一～第四改性区域8A～8D(第一～第四改性部分9A～9D)的总数、总面积等来调整。
由SiC单晶的m面构成的第三侧面5C(第四侧面5D)沿Si的最接近原子方向延伸，因此具有比由SiC单晶的a面构成的第一侧面5A(第二侧面5B)更容易劈开的特性。因此，第三侧面5C(第四侧面5D)的改性比率也可以小于第一侧面5A(第二侧面5B)的改性比率。
在第三侧面5C(第四侧面5D)中相邻的多个第三改性区域8C(第四改性区域8D)的间隔也可以小于在第一侧面5A(第二侧面5B)中相邻的多个第一改性区域8A(第二改性区域8B)的间隔。第三侧面5C(第四侧面5D)的第三改性区域8C(第四改性区域8D)的段数也可以小于第一侧面5A(第二侧面5B)的第一改性区域8A(第二改性区域8B)的段数。第三侧面5C(第四侧面5D)的第三改性区域8C(第四改性区域8D)的厚度(宽度)也可以比第一侧面5A(第二侧面5B)的第一改性区域8A(第二改性区域8B)的厚度(宽度)小。
SiC芯片2包括有源区域10以及外侧区域11。有源区域10是包括作为功能器件的一例的SBD(Schottky Barrier Diode：肖特基势垒二极管)12的区域。在俯视时，有源区域10从侧面5A～5D向内方空出间隔地形成于SiC芯片2的中央部。有源区域10形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
外侧区域11是有源区域10的外侧的区域。外侧区域11形成于侧面5A～5D以及有源区域10之间的区域。外侧区域11形成为在俯视时包围有源区域10的环状(具体而言为无端状)。
参照图6，SiC半导体装置1包括在有源区域10中形成于第一主面3的表层部的n型的二极管区域13。二极管区域13形成于第一主面3的中央部。二极管区域13的平面形状是任意的。二极管区域13也可以形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
在该方式中，二极管区域13利用SiC外延层7的一部分而形成。二极管区域13的n型杂质浓度与SiC外延层7的n型杂质浓度相等。二极管区域13的n型杂质浓度也可以超过SiC外延层7的n型杂质浓度。该情况下，二极管区域13通过对SiC外延层7的表层部导入n型杂质而形成。
在外侧区域11中，在第一主面3的表层部形成有包含p型杂质的保护区域14。保护区域14的p型杂质既可以不活性化、也可以活性化。保护区域14形成为在俯视时沿二极管区域13延伸的带状。具体而言，保护区域14形成为在俯视时包围二极管区域13的环状(具体而言为无端状)。由此，保护区域14作为保护环区域而形成。
有源区域10(二极管区域13)由保护区域14划定。有源区域10(二极管区域13)的平面形状根据保护区域14的平面形状来调整。保护区域14也可以形成为在俯视时呈多角环状、圆环状。
参照图5、图7以及图8，SiC半导体装置1包括在俯视时从侧面5A～5D向内方空出间隔地形成于第一主面3的周缘部的作为配件图案的多个对准图案20。配件图案是指装饰构造，该装饰构造与功能器件(在该方式中SBD12)电独立地存在，包括无助于SiC半导体装置1的电气特性的金属材料(金属图案)以及/或者绝缘材料(绝缘图案)。
多个对准图案20分别形成于外侧区域11的第一主面3。在俯视时，多个对准图案20分别在第一主面3的四角形成有一个。多个对准图案20在第一主面3的四角分别形成于第一主面3的对角线上。多个对准图案20未形成于第一主面3的四角以外的区域。
各对准图案20在俯视时形成为圆形状以外的形状。各对准图案20包括分别在不同的方向上延伸的第一部分21以及第二部分22。在该方式中，各对准图案20形成为包括第一部分21以及第二部分22的L字形状。第一部分21沿SiC单晶的m轴方向延伸。第二部分22沿SiC单晶的a轴方向延伸。各对准图案20也是表示SiC单晶的结晶取向的定向标记。
各对准图案20的内侧拐角部23在俯视时与有源区域10对置。各对准图案20的外侧拐角部24在俯视时与第一主面3的角部对置。各对准图案20在俯视时在与第一主面3的角部之间划分L字路25。
多个对准图案20以第一部分21位于同一直线上、第二部分22位于同一直线上的方式，分别形成于第一主面3的四角。在外侧区域11中，在多个对准图案20的第一部分21的延长线上未形成该多个对准图案20以外的配件图案。在外侧区域11中，在多个对准图案20的第二部分22的延长线上，未形成该多个对准图案20以外的配件图案。
各对准图案20由金属材料以外的材料形成。具体而言，各对准图案20具有包括对准沟槽26以及绝缘体27的对准沟槽构造。对准沟槽26通过朝向第二主面4挖掘第一主面3而形成。对准沟槽26具有侧壁以及底壁。对准沟槽26的侧壁以及底壁位于SiC外延层7内。
对准沟槽26的侧壁也可以沿法线方向Z延伸。在SiC外延层7内，对准沟槽26的侧壁与第一主面3所成的角度也可以为90°以上且95°以下(例如91°以上且93°以下)。对准沟槽26的侧壁也可以与第一主面3大致垂直地形成。对准沟槽26也可以形成为从第一主面3朝向底壁而开口宽度变窄的尖细形状。
对准沟槽26的底壁面向SiC单晶的c面。对准沟槽26的底壁具有相对于SiC单晶的c面朝a轴方向倾斜的偏角。对准沟槽26的底壁也可以与第一主面3平行地形成。对准沟槽26的底壁也可以形成为朝向第二主面4的弯曲状。
对准沟槽26的深度DT也可以为0.01μm以上且10μm以下。深度DT也可以为0.01μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
对准沟槽26的宽度WT也可以为1μm以上且100μm以下。宽度WT是与对准沟槽26延伸的方向正交的方向的宽度。宽度WT也可以为1μm以上且20μm以下、20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、或者80μm以上且100μm以下。
L字路25的宽度WL也可以超过0μm且200μm以下。宽度WL是与L字路25延伸的方向正交的方向的宽度。宽度WL也可以超过0μm且10μm以下、10μm以上且20μm以下、20μm以上且50μm以下、50μm以上且100μm以下、100μm以上且150μm以下、或者150μm以上且200μm以下。
绝缘体27作为一体物埋设于对准沟槽26。绝缘体27由透明的绝缘材料构成。绝缘体27包含氧化硅、氮化硅、氧化铝、氧化锆以及氧化钽中的至少一个。在该方式中，绝缘体27由氧化硅构成。
SiC半导体装置1包括形成第一主面3上的层间绝缘层30。层间绝缘层30由透明的绝缘材料构成。层间绝缘层30也可以具有包括氧化硅层以及氮化硅层的层叠构造。层间绝缘层30也可以具有由氧化硅层或者氮化硅层构成的单层构造。在该方式中，层间绝缘层30由氧化硅层构成。
层间绝缘层30包括在有源区域10中使二极管区域13露出的接触开口31。接触开口31也使保护区域14的内周缘露出。接触开口31的平面形状是任意的。接触开口31也可以形成为具有在俯视时与侧面5A～5D平行的四边的四边形状。
层间绝缘层30在外侧区域11中包覆对准图案20。层间绝缘层30的周缘从侧面5A～5D露出。在该方式中，层间绝缘层30的周缘与侧面5A～5D相连。层间绝缘层30的周缘也可以从侧面5A～5D向内方空出间隔地形成。该情况下，层间绝缘层30的周缘也可以在第一主面3中使对准图案20露出。
层间绝缘层30的厚度也可以为0.1μm以上且10μm以下。层间绝缘层30的厚度也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。层间绝缘层30的厚度优选为0.5μm以上且5μm以下。
SiC半导体装置1包括形成于第一主面3上的第一主面电极32。第一主面电极32在接触开口31内与二极管区域13以及保护区域14连接。第一主面电极32从接触开口31向层间绝缘层30上被引出。
第一主面电极32的周缘从侧面5A～5D向内方空出间隔地形成于层间绝缘层30上。第一主面电极32的周缘在俯视时使对准图案20露出。在该方式中，第一主面电极32的周缘经由层间绝缘层30使对准图案20露出。
第一主面电极32具有层叠构造，该层叠构造包括从第一主面3侧依次层叠的势垒层33以及主体层34。势垒层33沿第一主面3以及层间绝缘层30形成为膜状。势垒层33在与二极管区域13之间形成肖特基结。由此形成有以第一主面电极32为阳极、以二极管区域13为阴极的SBD12。也就是，第一主面电极32是SBD12的阳极电极。
势垒层33也可以包括Ti层、Pd层、Cr层、V层、Mo层、W层、Pt层以及Ni层中的至少一个。势垒层33的厚度也可以为0.01μm以上且5μm以下。势垒层33的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、或者4μm以上且5μm以下。
主体层34形成于势垒层33上。主体层34沿势垒层33形成为膜状。主体层34包覆势垒层33的主面的整个区域。第一主面电极32的周缘由势垒层33以及主体层34形成。主体层34包括纯Al层(是指由纯度为99％以上的Al构成的Al层。)、AlSi合金层、AlCu合金层以及AlSiCu合金层中的至少一个。
主体层34的厚度超过势垒层33的厚度。主体层34的厚度也可以为0.05μm以上且10μm以下。主体层34的厚度也可以为0.05μm以上且0.1μm以下、0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。主体层34的厚度优选为1μm以上且8μm以下。
SiC半导体装置1包括在第一主面3上包覆第一主面电极32的绝缘层40。在图5中，绝缘层40由影线示出。具体而言，绝缘层40形成于层间绝缘层30上。
绝缘层40具有使第一主面电极32露出的焊盘开口41。在该方式中，焊盘开口41在俯视时在由接触开口31包围的区域内使第一主面电极32露出。焊盘开口41也可以在俯视时在接触开口31外的区域包围接触开口31。焊盘开口41的平面形状是任意的。焊盘开口41也可以形成为具有在俯视时与侧面5A～5D平行的四边的四边形状。
焊盘开口41的内壁具有从绝缘层40的主面朝向层间绝缘层30向下倾斜的倾斜面42。倾斜面42也可以形成为朝向第一主面3侧凹陷的弯曲状。
倾斜面42的角度θ1也可以为30°以上且60°以下。角度θ1是连结倾斜面42的始点以及终点的直线在与第一主面3之间所成的锐角。角度θ1也可以为30°以上且35°以下、35°以上且40°以下、40°以上且45°以下、45°以上且50°以下、50°以上且55°以下、或者55°以上且60°以下。角度θ1优选为40°以上且50°以下。
绝缘层40的周缘从侧面5A～5D向内方空出间隔地形成。绝缘层40的周缘在俯视时使对准图案20露出。在该方式中，绝缘层40在俯视时经由层间绝缘层30使对准图案20露出。
绝缘层40的周缘在与侧面5A～5D之间划分切割迹道43。各对准图案20的第一部分21以及第二部分22也是表示切割迹道43延伸的方向的迹道标记。在从切割迹道43露出的部分未形成对准图案20以外的配件图案。也就是，在层间绝缘层30上从切割迹道43露出的部分未形成配件图案。
切割迹道43的宽度WD也可以为1μm以上且50μm以下。宽度WD是与切割迹道43延伸的方向正交的方向的宽度。宽度WD也可以为1μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或者40μm以上且50μm以下。
宽度WD优选为SiC芯片2的厚度TC的5％以上且25％以下。宽度WD也可以为厚度TC的5％以上且7.5％以下、7.5％以上且10％以下、10％以上且12.5％以下、12.5％以上且15％以下、15％以上且17.5％以下、17.5％以上且20％以下、20％以上且22.5％以下、或者22.5％以上且25％以下。宽度WD优选为厚度TC的5％以上且15％以下。
绝缘层40的周缘具有从绝缘层40的主面朝向层间绝缘层30向下倾斜的倾斜面44。倾斜面44也可以形成为朝向第一主面3侧凹陷的弯曲状。
倾斜面44的角度θ2也可以为30°以上且60°以下。角度θ2是连结倾斜面44的始点以及终点的直线在与第一主面3之间所成的锐角。角度θ2也可以为30°以上且35°以下、35°以上且40°以下、40°以上且45°以下、45°以上且50°以下、50°以上且55°以下、或者55°以上且60°以下。角度θ2优选为40°以上且50°以下。
倾斜面44的角度θ2既可以超过倾斜面42的角度θ1、也可以小于倾斜面42的角度θ1。倾斜面44的角度θ2也可以与倾斜面42的角度θ1相等。角度θ2与角度θ1相等是指，角度θ2位于角度θ1的±1°的范围内。
根据具有倾斜面44的绝缘层40，在向SiC芯片2(具体而言为后述的SiC晶片62)的内部照射激光时，能够抑制绝缘层40对激光的干渉。尤其是，通过将角度θ2设为30°以上且60°以下，能够适当地抑制绝缘层40对激光的干渉。由此，能够抑制绝缘层40以及空气的折射率的差引起的激光的不希望的折射，使激光聚集在SiC芯片2(SiC晶片62)中的适当的区域。其结果，能够形成具有适当地形成于侧面5A～5D的第一～第四改性区域8A～8D的SiC芯片2。
在a轴方向上延伸的切割迹道43的宽度WD既可以与在m轴方向上延伸的切割迹道43的宽度WD相同、也可以不同。例如，在a轴方向上延伸的切割迹道43的宽度WD也可以小于在m轴方向上延伸的切割迹道43的宽度WD。该情况下，在a轴方向上延伸的第三侧面5C(第四侧面5D)的改性比率也可以小于在m轴方向上延伸的第一侧面5A(第二侧面5B)的改性比率。
第一～第四改性区域8A～8D(第一～第四改性部分9A～9D)如上所述由激光照射痕形成。宽度WD考虑射入到SiC芯片2、层间绝缘层30的激光的折射率来设定。在第一～第四改性区域8A～8D(第一～第四改性部分9A～9D)形成于相等的深度位置的情况下，切割迹道43优选以一样的宽度WD形成。
在与第一改性区域8A(第二改性区域8B)比较，将第三改性区域8C(第四改性区域8D)形成于较深的位置的情况下，能够使在a轴方向上延伸的切割迹道43的宽度WD比在m轴方向上延伸的切割迹道43的宽度WD更窄。
在该方式中，绝缘层40具有层叠构造，该层叠构造包括从第一主面3侧依次层叠的钝化层45以及树脂层46。钝化层45也可以包含氧化硅层以及氮化硅层中的至少一个。钝化层45也可以具有包括氧化硅层以及氮化硅层的层叠构造。钝化层45也可以具有由氧化硅层或者氮化硅层构成的单层构造。
钝化层45优选包含与层间绝缘层30不同的绝缘材料。在该方式中，钝化层45由氮化硅层构成。钝化层45沿层间绝缘层30以及第一主面电极32形成为膜状。钝化层45具有使第一主面电极32的一部分露出的第一开口47。第一开口47的平面形状是任意的。第一开口47也可以形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
钝化层45的厚度也可以为0.1μm以上且20μm以下。钝化层45的厚度也可以为0.1μm以上且1μm以下、1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、或者15μm以上且20μm以下。
树脂层46沿钝化层45的主面形成为膜状。树脂层46也可以包含感光性树脂。感光性树脂也可以是负型或者正型。树脂层46也可以包含聚酰亚胺、聚酰胺以及聚苯并噁唑中的至少一个。在该方式中，树脂层46包含聚苯并噁唑。
在该方式中，树脂层46的周缘使钝化层45的周缘露出。绝缘层40的周缘由树脂层46以及钝化层45形成。树脂层46也可以包覆钝化层45的周缘。该情况下，绝缘层40的周缘由树脂层46形成。
树脂层46具有使第一主面电极32的一部分露出的第二开口48。第二开口48的平面形状是任意的。第二开口48也可以形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。第二开口48与钝化层45的第一开口47连通，且在与第一开口47之间形成一个焊盘开口41。
第二开口48的内壁也可以与第一开口47的内壁形成为表面一致。第二开口48的内壁也可以相对于第一开口47的内壁位于侧面5A～5D侧。第二开口48的内壁也可以相对于第一开口47的内壁位于SiC芯片2的内方。也就是，树脂层46也可以包覆第一开口47的内壁。该情况下，焊盘开口41由树脂层46(第二开口48)形成。
树脂层46的厚度也可以为1μm以上且50μm以下。树脂层46的厚度也可以为1μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或者40μm以上且50μm以下。
SiC半导体装置1包括形成于第一主面电极32上的焊盘电极49。焊盘电极49在焊盘开口41内形成于第一主面电极32上。焊盘电极49与第一主面电极32电连接。焊盘电极49包覆焊盘开口41的倾斜面42。焊盘电极49具有与导线(例如接合引线)外部连接的端子面50。
端子面50相对于绝缘层40(树脂层46)的主面位于第一主面电极32侧。端子面50也可以比绝缘层40(树脂层46)的主面更向上方突出。端子面50包覆焊盘开口41的倾斜面42，也可以具有包覆绝缘层40(树脂层46)的主面的重叠部。
焊盘电极49包含与第一主面电极32不同的金属材料。焊盘电极49包括Ni层、Pd层以及Au层中的至少一个。焊盘电极49也可以具有将Ni层、Pd层以及Au层中的至少两个以任意的顺序层叠的层叠构造。焊盘电极49也可以具有由Ni层、Pd层或者Au层构成的单层构造。
焊盘电极49优选具有由Au层形成的端子面50。焊盘电极49也可以具有层叠构造，该层叠构造包括从第一主面电极32侧依次层叠的Ni层、Pd层以及Au层。在该方式中，焊盘电极49具有层叠构造，该层叠构造包括从第一主面电极32侧依次层叠的Ni层以及Au层。
SiC半导体装置1包括形成于第二主面4上的第二主面电极51。第二主面电极51作为SBD12的阴极电极而形成。第二主面电极51在与第二主面4之间形成欧姆接触。第二主面电极51包括Ti层、Ni层、Pd层、Au层以及Ag层中的至少一个。
第二主面电极51也可以具有以任意的顺序层叠Ti层、Ni层、Pd层、Au层以及Ag层中的至少两个而成的层叠构造。第二主面电极51也可以具有由Ti层、Ni层、Pd层、Au层以及Ag层构成的单层构造。第二主面电极51优选包含作为欧姆电极的Ti层。在该方式中，第二主面电极51具有层叠构造，该层叠构造包括从第二主面4侧依次层叠的Ti层、Ni层、Pd层、Au层以及Ag层。
综上所述，SiC半导体装置1包括SiC芯片2、第一～第四改性区域8A～8D、对准图案20、第一主面电极32以及绝缘层40。SiC芯片2具有在俯视时分别形成为四边形状的第一主面3、第二主面4、以及由劈开面构成的侧面5A～5D。
第一～第四改性区域8A～8D分别形成于侧面5A～5D。对准图案20在俯视时从侧面5A～5D向内方空出间隔地形成于第一主面3的周缘部(外侧区域11)。第一主面电极32在俯视时从侧面5A～5D向内方空出间隔地形成于第一主面3上，并使对准图案20露出。
绝缘层40在俯视时部分地包覆第一主面电极32。绝缘层40从侧面5A～5D向内方空出间隔地形成于第一主面电极32上，在与侧面5A～5D之间划分使对准图案20露出的切割迹道43。在俯视时位于切割迹道43内的第一主面3的周缘部未形成对准图案20以外的配件图案。
根据这种构造，能够防止侧面5A～5D的平坦性因配件图案而下降。因而，能够提供具有可抑制配件图案引起的形状不良的构造的SiC半导体装置1。
另外，根据切割迹道43，在从SiC晶片62切出SiC半导体装置1时，不对绝缘层40进行物理切断即可。由此，能够从SiC晶片62顺场地切出SiC半导体装置1。另外，能够抑制绝缘层40的剥离、劣化引起的SiC芯片2的裂纹。因而，能够抑制绝缘层40引起的SiC芯片2的形状不良。
图9是表示图3所示的SiC半导体装置1的制造所使用的SiC晶片62的图。
参照图9，在SiC半导体装置1的制造方法中，使用由4H－SiC单晶构成的板状(在该方式中为圆板状)的SiC晶片62。SiC晶片62成为SiC芯片2的基体。SiC晶片62具有包括SiC基板6以及SiC外延层7的层叠构造。SiC外延层7通过使SiC从SiC基板6外延生长来形成。
SiC晶片62具有一方侧的第一晶片主面63、另一方侧的第二晶片主面64、以及连接第一晶片主面63及第二晶片主面64的晶片侧面65。第一晶片主面63及第二晶片主面64具有与SiC芯片2的偏角对应的偏角。
在晶片侧面65形成有作为表示结晶取向的记号的一例的定向平面66。定向平面66是形成于晶片侧面65的切槽部。在该方式中，定向平面66沿SiC单晶的a轴方向以直线状延伸。
也可以在晶片侧面65形成沿SiC单晶的m轴方向延伸的定向平面66、以及沿SiC单晶的a轴方向延伸的定向平面66。也可以在晶片侧面65形成由朝向SiC晶片62的中央部凹陷的切槽部构成的定向凹口，来代替定向平面66。
SiC晶片62包括第一晶片角部67以及第二晶片角部68。第一晶片角部67连接第一晶片主面63以及晶片侧面65。第二晶片角部68连接第二晶片主面64以及晶片侧面65。
第一晶片角部67具有从第一晶片主面63朝向晶片侧面65而向下倾斜的第一倒角部69。第一倒角部69也可以形成为弯曲状。第二晶片角部68具有从第二晶片主面64朝向晶片侧面65而向下倾斜的第二倒角部70。第二倒角部70也可以形成为弯曲状。
SiC晶片62具有超过SiC芯片2的厚度TC的厚度TW。厚度TW也可以为100μm以上且1000μm以下。厚度TW也可以为100μm以上且200μm以下、200μm以上且400μm以下、400μm以上且600μm以下、600μm以上且800μm以下、或者800μm以上且1000μm以下。
在第一晶片主面63设定有在后继工序中划分多个芯片区域71的切断预定线72。切断预定线72设定为沿SiC单晶的m轴方向以及a轴方向延伸的格子状。
具体而言，切断预定线72包括多个第一切断预定线72A以及多个第二切断预定线72B。多个第一切断预定线72A分别沿SiC单晶的m轴方向延伸。多个第二切断预定线72B分别沿SiC单晶的a轴方向延伸。
多个芯片区域71通过切断预定线72设定为沿SiC单晶的m轴方向以及a轴方向的矩阵状。多个芯片区域71分别具有沿SiC单晶的m轴方向的边、以及沿SiC单晶的a轴方向的边。多个芯片区域71包括多个第一芯片区域71A、以及一个或者多个第二芯片区域71B。在图9中，第二芯片区域71B由涂色影线示出。
第一芯片区域71A是形成有功能器件(在该方式中为SBD12)的区域。第二芯片区域71B是虚拟芯片区域，是形成有执行第一芯片区域71A的过程管理的监控图案73的区域。监控图案73也称为PCM(Process Control Monitor：过程控制监控器)。监控图案73仅形成于第二芯片区域71B。监控图案73未形成于第一芯片区域71A上、切断预定线72上。
监控图案73在执行第一芯片区域71A的过程管理的基础上还包括必要的各种的构造物，不限定于特定的方式。监控图案73也可以包括双极晶体管、MISFET(Metal InsulatorSemiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)、pn结二极管、SBD、MIS电容器、绝缘膜、配线膜、沟槽以及过孔电极中的至少一个。
在第一芯片区域71A中实施的各工序的适当与否可在任意的时机根据形成于监控图案73的构造物的物理特性以及电气特性来间接地评价。物理特性例如是形成于监控图案73的构造物的尺寸。电气特性例如是形成于监控图案73的半导体区域等的电阻值、电容值。通过一边将监控图案73的物理特性以及电气特性保持为恒定的标准一边实施各工序，能够在第一芯片区域71A适当地制作功能器件。
第一芯片区域71A的个数也可以为100个以上且10000个以下。第一芯片区域71A的个数也可以为100个以上且1000个以下、1000个以上且2500个以下、2500个以上且5000个以下、5000个以上且7500个以下、或者7500个以上且10000个以下。
第二芯片区域71B的个数小于第一芯片区域71A的个数。第二芯片区域71B的个数也可以为1个以上且20个以下。第二芯片区域71B的个数也可以为1个以上且5个以下、5个以上且10个以下、10个以上且15个以下、或者15个以上且20个以下。
第二芯片区域71B的个数相对于第一芯片区域71A的个数的区域比率也可以为0.001以上且0.01以下。区域比率也可以为0.001以上且0.002以下、0.002以上且0.004以下、0.004以上且0.006以下、0.006以上且0.008以下、或者0.008以上且0.01以下。
第二芯片区域71B的平面面积与第一芯片区域71A的平面面积相等。第二芯片区域71B的平面面积与第一芯片区域71A的平面面积相等是指，第二芯片区域71B的平面面积处于第一芯片区域71A的平面面积的±1％的范围内。
多个芯片区域71优选包括多个第二芯片区域71B。由此，能够适当地评价在第一芯片区域71A实施的各工序。多个芯片区域71优选包括设于SiC晶片62的中央部的一个第二芯片区域71B。多个芯片区域71优选包括从中央的第二芯片区域71B空出间隔地设定于SiC晶片62的周缘(晶片侧面65)侧的一个或者多个第二芯片区域71B。由此，能够适当地评价一枚SiC晶片62的中央部以及周缘部的工艺误差。
多个芯片区域71优选包括奇数个第二芯片区域71B。在该方式中，多个芯片区域71包括9个第二芯片区域71B。当然，多个芯片区域71也可以包括偶数个第二芯片区域71B。
多个第二芯片区域71B隔着一个或者多个(在该方式中为多个)第一芯片区域71A而在SiC单晶的a轴方向上对置。多个第二芯片区域71B隔着一个或者多个(在该方式中为多个)的第一芯片区域71A而在SiC单晶的m轴方向上对置。在该方式中，多个第二芯片区域71B在SiC单晶的a轴方向以及m轴方向上空出间隔地排列成矩阵状。
在多个芯片区域71制作了预定的构造后，沿切断预定线72切断SiC晶片62。由此，第一芯片区域71A作为SiC半导体装置1而被切出，第二芯片区域71B作为虚拟SiC半导体装置而被切出。也可以处置虚拟SiC半导体装置。
图10A～图10P是表示SiC晶片62的一部分的区域的剖视图，且示出图3所示的SiC半导体装置1的制造方法的一例。图11A～图11P是表示SiC晶片62的一部分的区域的俯视图，且示出图3所示的SiC半导体装置1的制造方法的一例。在图11A～图11P中，示出包括三个第一芯片区域71A以及一个第二芯片区域71B的区域的俯视图。
参照图10A以及图11A，准备SiC晶片62。接着，在第一晶片主面63形成多个对准沟槽26。在该工序中，首先，在第一晶片主面63上形成具有预定图案的硬掩模(未图示)。硬掩模由氧化硅构成。
硬掩模通过热氧化处理法或者CVD(Chemical Vapor Deposition：化学气相沉积)法形成。硬掩模具有使应形成对准沟槽26的区域露出的多个开口。多个开口在俯视时分别形成为L字形状。多个开口通过蚀刻法形成。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。
接着，通过经由硬掩模的蚀刻法来去除SiC晶片62的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。蚀刻法优选为干式蚀刻法。由此，在俯视时由L字形状构成的多个对准沟槽26形成于第一晶片主面63。
切断预定线72由多个对准沟槽26划定。具体而言，多个对准沟槽26形成分别表示切断预定线72的交点的多个交点图案组83。多个交点图案组83在SiC单晶的a轴方向以及m轴方向上空出间隔地形成为矩阵状。
各交点图案组83包括最接近的四个对准沟槽26。最接近的四个对准沟槽26在SiC单晶的a轴方向以及m轴方向上空出间隔地形成。最接近的四个对准沟槽26在第一晶片主面63中由外侧拐角部24划分沿SiC单晶的a轴方向以及m轴方向延伸的十字路84。十字路84通过被分割成四部分而成为SiC芯片2的L字路25。
十字路84的宽度也可以为超过0μm且400μm以下。十字路84的宽度也可以为超过0μm且20μm以下、20μm以上且40μm以下、40μm以上且100μm以下、100μm以上且200μm以下、200μm以上且300μm以下、或者300μm以上且400μm以下。
由此，划定在俯视时通过了各交点图案组83的十字路84的格子状的切断预定线72。另外，在俯视时在四角分别具有一个对准沟槽26的多个第一芯片区域71A由切断预定线72划分。另外，在俯视时在四角分别具有一个对准沟槽26的多个第二芯片区域71B由切断预定线72划分。
接着，参照图10B以及图11B，在第一晶片主面63上形成成为绝缘体27的基体的基体绝缘层85。基体绝缘层85填埋多个对准沟槽26并包覆第一晶片主面63。基体绝缘层85通过热氧化处理法以及/或者CVD法形成。
接着，通过蚀刻法去除在基体绝缘层85中包覆第一晶片主面63的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，形成包括对准沟槽26以及绝缘体27的对准图案20。
接着，参照图10C以及图11C，在第一芯片区域71A形成SBD12的主要部(在此为二极管区域13以及保护区域14)，在第二芯片区域71B形成监控图案73的半导体部分(例如SBD、MISFET的半导体部分等)。该工序也可以包括向第一芯片区域71A以及第二芯片区域71B选择性地导入n型杂质以及/或者p型杂质的工序。n型杂质以及/或者p型杂质也可以通过经由离子注入掩模(未图示)的离子注入法导入至SiC晶片62。
接着，参照图10D以及图11D，在第一晶片主面63上形成层间绝缘层30。层间绝缘层30包覆第一芯片区域71A以及第二芯片区域71B。层间绝缘层30包含氧化硅。层间绝缘层30通过热氧化处理法以及/或者CVD法形成。
接着，参照图10E以及图11E，在层间绝缘层30形成多个接触开口31以及多个监控接触开口86。多个接触开口31分别形成于层间绝缘层30中包覆第一芯片区域71A的部分。多个监控接触开口86分别形成于层间绝缘层30中包覆第二芯片区域71B的部分。各第二芯片区域71B中的监控接触开口86的个数是任意的，根据形成于第二芯片区域71B的监控图案73来调整。
多个接触开口31以及多个监控接触开口86通过经由抗蚀剂掩模(未图示)的蚀刻法来去除层间绝缘层30的不需要的部分而形成。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。
接着，参照图10F以及图11F，在第一晶片主面63上形成第一基体主面电极87。第一基体主面电极87具有包括势垒层33以及主体层34的层叠构造。势垒层33以及主体层34也可以分别通过溅射法以及/或者蒸镀法形成。
接着，参照图10G以及图11G，去除第一基体主面电极87的不需要的部分，在多个芯片区域71分别形成多个第一主面电极32。以下，将形成于第二芯片区域71B的第一主面电极32称为监控主面电极88。第一基体主面电极87的不需要的部分也可以通过经由抗蚀剂掩模(未图示)的蚀刻法来去除。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。
多个第一主面电极32以使切断预定线72露出的方式分别包覆多个第一芯片区域71A。多个第一主面电极32也使多个对准沟槽26(交点图案组83)露出。多个第一主面电极32在对应的第一芯片区域71A中与二极管区域13以及保护区域14电连接。
多个监控主面电极88以使切断预定线72露出的方式分别包覆多个第二芯片区域71B。多个监控主面电极88也使多个对准沟槽26(交点图案组83)露出。多个监控主面电极88在对应的第二芯片区域71B中与半导体部分等电连接。各第二芯片区域71B中的监控主面电极88的个数是任意的，根据形成于第二芯片区域71B的监控图案73来调整。
接着，参照图10H以及图11H，在第一晶片主面63上形成成为绝缘层40的基体的基体绝缘层89。绝缘层40具有包括钝化层45以及树脂层46的层叠构造。钝化层45包含氮化硅。钝化层45也可以通过CVD法形成。树脂层46包含感光性树脂(在该方式中为聚苯并噁唑)。树脂层46也可以通过在钝化层45上塗布感光性树脂来形成。
接着，参照图10I以及图11I，在基体绝缘层89形成有多个焊盘开口41、多个监控焊盘开口90以及切割迹道91的同时，基体绝缘层89被分割成多个绝缘层40。
在该工序中，首先，树脂层46选择性地曝光后显影。由此，在树脂层46形成第二开口48以及切割迹道91。接着，在钝化层45中从树脂层46露出的部分通过蚀刻法来去除。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在钝化层45形成第一开口47以及切割迹道91。另外，由此，基体绝缘层89分割为多个绝缘层40。
多个焊盘开口41分别由第一开口47以及第二开口48形成。多个焊盘开口41使对应的第一主面电极32露出。多个监控焊盘开口90分别由第一开口47以及第二开口48形成。多个监控焊盘开口90分别使对应的监控主面电极88露出。监控焊盘开口90的个数是任意的，根据形成于第二芯片区域71B的监控图案73(监控主面电极88)来调整。
切割迹道91由多个绝缘层40的周缘划分，形成为在俯视时沿切断预定线72延伸的格子状。切割迹道91在俯视时使切断预定线72露出。切割迹道91还在俯视时使多个对准沟槽26(交点图案组83)露出。
在第一晶片主面63中从切割迹道91露出的部分未形成多个对准沟槽26(交点图案组83)以外的配件图案。另外，在层间绝缘层30中从切割迹道91露出的部分未形成配件图案。
切割迹道91的宽度WD2也可以为2μm以上且100μm以下。宽度WD2是与切割迹道91延伸的方向正交的方向的宽度。宽度WD2也可以为2μm以上且20μm以下、20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、或者80μm以上且100μm以下。
宽度WD2优选为SiC晶片62的最终的厚度TW的10％以上且50％以下。宽度WD2也可以为SiC晶片62的最终的厚度TW的10％以上且15％以下、15％以上且20％以下、20％以上且25％以下、25％以上且30％以下、30％以上且35％以下、35％以上且40％以下、40％以上且45％以下、或者45％以上且50％以下。宽度WD2优选为SiC晶片62的最终的厚度TW的10％以上且30％以下。
根据切割迹道91，在向SiC晶片62的内部照射激光时，能够抑制绝缘层40对激光的干渉。尤其是，通过将切割迹道91的宽度WD2设为SiC晶片62的最终的厚度TW的10％以上且50％以下，能够适当地抑制绝缘层40对激光的干渉。由此，能够抑制绝缘层40以及空气的折射率的差引起的激光的不希望的折射，使激光聚集在SiC晶片62中的适当的区域。其结果，能够在后继工序中适当地形成第一～第四改性区域8A～8D。
各绝缘层40的周缘具有从绝缘层40的主面朝向层间绝缘层30向下倾斜的倾斜面44。倾斜面44也可以形成为朝向SiC晶片62侧凹陷的弯曲状。倾斜面44的角度θ2也可以为30°以上且60°以下。角度θ2是连结倾斜面44的始点以及终点的直线在绝缘层40内与第一主面3之间所成的角度。
角度θ2也可以为30°以上且35°以下、35°以上且40°以下、40°以上且45°以下、45°以上且50°以下、50°以上且55°以下、或者55°以上且60°以下。角度θ2优选为40°以上且50°以下。
通过将绝缘层40的周缘设为倾斜面44，从而在向SiC晶片62的内部照射激光时，能够抑制绝缘层40对激光的干渉。尤其是，通过将绝缘层40的角度θ2设为30°以上且60°以下，能够适当地抑制绝缘层40对激光的干渉。由此，能够抑制绝缘层40以及空气的折射率的差引起的激光的不希望的折射，使激光聚集在SiC晶片62中的适当的区域。其结果，能够在后继工序中适当地形成第一～第四改性区域8A～8D。
在a轴方向上延伸的切割迹道91的宽度WD2既可以与在m轴方向上延伸的切割迹道91的宽度WD2相同、也可以不同。例如，在a轴方向上延伸的切割迹道91的宽度WD2也可以小于在m轴方向上延伸的切割迹道91的宽度WD2。该情况下，能够使芯片区域71的总数增加。
接着，参照图10J以及图11J，在对应的第一主面电极32上分别形成多个焊盘电极49，在对应的监控主面电极88上分别形成多个监控焊盘电极92。焊盘电极49以及监控焊盘电极92也可以分别通过电镀法来形成。
接着，参照图10K以及图11K，对第二晶片主面64进行研磨。第二晶片主面64也可以通过CMP(Chemical Mechanical Polishing：化学机械研磨)法来研磨。由此，SiC晶片62变薄至所需的厚度。
接着，参照图10L以及图11L，在第二晶片主面64上形成第二主面电极51。第二主面电极51也可以通过溅射法、蒸镀法以及/或者电镀法来形成。也可以在第二主面电极51的形成工序之前、或者第二主面电极51的形成工序中，对第二晶片主面64实施退火处理。对第二晶片主面64的退火处理也可以通过激光照射法来实施。
接着，参照图10M以及图11M，在第二晶片主面64上粘贴伸缩性的支撑带93。
接着，参照图10N以及图11N，向SiC晶片62的切断预定线72照射激光。由此，在SiC晶片62形成成为第一～第四改性区域8A～8D的基体的多个改性区域94。
激光从第一晶片主面63侧经由从切割迹道91露出的层间绝缘层30向SiC晶片62照射。与SiC晶片62的厚度TW比较，层间绝缘层30的厚度极小，因此层间绝缘层30不会妨碍向SiC晶片62射入的激光。另外，切割迹道91由多个绝缘层40的倾斜面44划分。通过由绝缘层40的倾斜面44划分切割迹道91，能够抑制激光被绝缘层40遮蔽。
激光的焦点、激光能量、激光脉冲占空比、激光照射速度分别根据应形成的改性区域94的个数(段数)、位置、大小、形状、厚度等设定为任意的值。另外，SiC晶片62的改性比率根据改性区域94的个数、位置、大小、形状、厚度等来调整。
在该工序中，激光在切断预定线72上的一个照射位置向SiC晶片62的不同的深度位置多阶段(在该工序中为四阶段)地照射。若激光对一个照射位置的照射结束，则激光的照射位置向切断预定线72上的另一位置移动，再次多阶段地照射激光。由此，在法线方向Z上空出间隔地在SiC晶片62的内部形成多段(在该工序中为四段)的改性区域94。
多个改性区域94从第一晶片主面63至第二晶片主面64侧空出间隔地分别形成于SiC晶片62的内部。多个改性区域94从第二晶片主面64至第一晶片主面63侧空出间隔地分别形成于SiC晶片62的内部。
多个改性区域94优选形成于SiC基板6。多个改性区域94进一步优选从SiC外延层7至第二晶片主面64侧空出间隔地形成于SiC基板6。由此，能够抑制多个改性区域94引起的SiC外延层7的物理特性以及电气特性的变动。也就是，能够在SiC外延层7上适当地形成功能器件。
多个第二切断预定线72B沿SiC单晶的a轴方向延伸，因此具有比沿SiC单晶的m轴方向延伸的多个第一切断预定线72A更容易劈开的特性。
因此，多个第二切断预定线72B的改性比率也可以小于多个第一切断预定线72A的改性比率。例如，在与第一切断预定线72A比较，在第二切断预定线72B中较深的位置未形成改性区域94的情况下，能够使在a轴方向上延伸的切割迹道91的宽度WD2比在m轴方向上延伸的切割迹道91的宽度WD2更窄。
也可以在形成沿第一切断预定线72A的多个改性区域94之后，形成沿第二切断预定线72B的多个改性区域94。也可以在形成沿第二切断预定线72B的多个改性区域94之后，形成沿第一切断预定线72A的多个改性区域94。也可以交替地形成沿第一切断预定线72A的多个改性区域94、以及沿第二切断预定线72B的多个改性区域94。
接着，参照图10O以及图11O，以多个改性区域94为起点沿切断预定线72劈开SiC晶片62。SiC晶片62与层间绝缘层30一起被劈开。由于层间绝缘层30的厚度极小，因此不会阻碍劈开。
SiC晶片62也可以通过剪断式、三点弯曲式、折弯式以及/或者辊推压式的断裂法来劈开。在图10O中，作为一例，示出了三点弯曲式的断裂法。
在三点弯曲式的断裂法中，作为一例，使用从第二晶片主面64侧支撑SiC晶片62的两个支撑部件95、以及从第一晶片主面63侧向SiC晶片62赋予劈开力的一个刀片部件96。两个支撑部件95以在俯视时隔着应劈开的切断预定线72而对置的方式配置。刀片部件96相对于应劈开的切断预定线72赋予劈开力。
由此，SiC晶片62沿切断预定线72被劈开，多个第一芯片区域71A成为多个SiC半导体装置1，多个第二芯片区域71B成为多个虚拟SiC半导体装置97。另外，SiC晶片62的十字路84成为SiC半导体装置1的L字路25。另外，SiC晶片62的切割迹道91成为SiC半导体装置1的切割迹道43。
对在该工序中从第一晶片主面63侧向SiC晶片62赋予劈开力的例子进行说明。但是，也可以从第二晶片主面64侧向SiC晶片62赋予劈开力。该情况下，支撑带93也可以粘贴在第一晶片主面63侧。
SiC晶片62也可以沿多个第一切断预定线72A被劈开之后，沿第二切断预定线72B被劈开。也就是，SiC晶片62也可以在最接近原子方向的交叉方向上被劈开之后，在最接近原子方向上被劈开。在第一切断预定线72A的劈开工序中，在最接近原子方向的交叉方向上劈开SiC晶片62，但施加于SiC晶片62的应力是连续地继续，因此抑制劈开部中的曲折的产生。
另一方面，在第二切断预定线72B的劈开工序中，由于SiC晶片62已经沿m轴方向被劈开，因此施加于SiC晶片62的应力不连续。但是，由于能够沿最接近原子方向施加应力，因此抑制劈开部中的曲折的产生。尤其是，抑制以沿第一切断预定线72A的劈开部以及沿第二切断预定线72B的劈开部的连接部为起点的曲折的产生。这样，也能够利用SiC晶片62的物理特性来抑制曲折的产生。
接着，参照图10P以及图11P，支撑带93在从SiC晶片62的中心朝向周缘的方向上被伸张固定。由此，多个SiC半导体装置1之间的距离被保持为恒定。另外，SiC半导体装置1以及虚拟SiC半导体装置97之间的距离被保持为恒定。由此，能够抑制搬运时的碰撞引起的SiC半导体装置1的裂纹。抑制SiC半导体装置1等的形状不良在避免不希望的冲突上也有效。
图12是表示参考例的SiC晶片98的劈开部的放大俯视图。对于在SiC晶片98中与SiC晶片62对应的构造，标注同一参照符号并省略说明。
SiC晶片98包括在第一晶片主面63中形成于切割迹道91的监控图案73。在图12中，监控图案73由影线示出。监控图案73形成于切断预定线72上。在SiC晶片98中，在改性区域94的形成工序时，激光被监控图案73遮蔽。
因此，在SiC晶片98中被监控图案73隐蔽的区域形成不存在改性区域94的非改性部。在SiC晶片98的劈开工序时，在监控图案73的正下方的非改性部作用保持原子排列的力。尤其是，与Si单晶等比较，SiC单晶具有保持原子排列的力较强的物性。因此，在SiC晶片98的劈开部形成有以监控图案73为起点的曲折99。在俯视中的曲折99的最大曲折幅度(绝对值)超过10μm。
通过形成包括监控图案73的第一芯片区域71A，能够解决这种问题。但是，在该情况下，第一芯片区域71A的平面面积增加，其结果，能够从一枚SiC晶片62获得的SiC半导体装置1的获取数量减少。另外，由于第一芯片区域71A的平面面积增加，因此SiC半导体装置1大型化，其结果，无法应对SiC半导体装置1的细微化的要求。另外，在监控图案(配件图案)由金属图案构成的情况下，也有SiC半导体装置1的电气特性因该监控图案而变动的可能性。
针对于此，根据SiC晶片62，在第二芯片区域71B以外的区域未形成监控图案73。也就是，根据SiC晶片62，设定有监控图案73专用的第二芯片区域71B。因此，监控图案73不会成为相对于激光的遮蔽物。
另外，在俯视时，对准图案20从切割迹道91空出间隔地形成于第一晶片主面63上。而且，对准图案20由金属材料以外的材料形成。具体而言，对准图案20具有包括对准沟槽26以及绝缘体27的对准沟槽构造。另外，在位于切割迹道91内的第一晶片主面63未形成多个对准图案20以外的配件图案。因此，配件图案不会成为相对于激光的遮蔽物。
另外，在俯视时，第一主面电极32以及监控主面电极88从切割迹道91空出间隔地形成于第一晶片主面63上。因此，第一主面电极32以及监控主面电极88不会成为相对于激光的遮蔽物。
另外，改性区域94从多个对准图案20空出间隔地沿切断预定线72形成。因此，多个对准图案20不会妨碍SiC晶片62的劈开。由此，能够在切断预定线72适当地形成改性区域94的同时，能够对切断预定线72适当地赋予劈开力。
因而，能够抑制第一主面电极32、监控主面电极88、对准图案20以及监控图案73引起的劈开部的形状不良，因此能够适当地抑制SiC晶片62的劈开部的曲折。由此，能够将SiC晶片62的劈开部的最大曲折幅度(绝对值)抑制在10μm以下(具体而言为5μm以下)。
另外，通过抑制劈开部的曲折，能够减小考虑了曲折的余量，因此能够缩小芯片区域71。另外，由于不需要在第一芯片区域71A形成监控图案73，因此能够缩小芯片区域71。因而，能够应对SiC半导体装置1的小型化的要求的同时，能够使可从一枚SiC晶片62获得的SiC半导体装置1的获取数量增加。
另外，根据SiC晶片62，不对绝缘层40进行物理切断即可。由此，能够顺场地劈开SiC晶片62的同时，能够抑制绝缘层40的剥离、劣化。其结果，能够抑制绝缘层40引起的SiC晶片62的劈开部的形状不良。
图13是表示第二实施方式的SiC半导体装置101的俯视图。图14是表示图13所示的区域XIV的内部构造的放大俯视图。图15是沿图14所示的XV-XV线的剖视图。以下，对于与对SiC半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图13～图15，SiC半导体装置101是代替SBD12而在有源区域10形成有作为功能器件的一例的MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)102的开关器件。也就是，通过在SiC晶片62的第一芯片区域71A形成MISFET102来制造SiC半导体装置101。
SiC半导体装置101包括SiC芯片2、第一～第四改性区域8A～8D(第一～第四改性部分9A～9D)、对准图案20、层间绝缘层30、第一主面电极32、绝缘层40、焊盘电极49以及第二主面电极51。在图13中，绝缘层40由影线示出。
SiC基板6作为MISFET102的漏极区域而形成。SiC外延层7作为MISFET102的漂移区域而形成。第二主面电极51作为MISFET102的漏极电极而形成。
在该方式中，SiC外延层7具有沿法线方向Z不同的n型杂质浓度。具体而言，SiC外延层7包含n型杂质浓度高的高浓度区域103、以及与高浓度区域103相比n型杂质浓度低的低浓度区域104。
高浓度区域103形成于第一主面3侧的区域。低浓度区域104相对于高浓度区域103形成于第二主面4侧的区域。高浓度区域103的厚度小于低浓度区域104的厚度。高浓度区域103的厚度小于SiC外延层7的总厚度的二分之一。
高浓度区域103的n型杂质浓度的峰值也可以为1.0×1016cm－3以上且1.0×1018cm－3以下。低浓度区域104的n型杂质浓度的峰值也可以为1.0×1015cm－3以上且1.0×1016cm－3以下。当然，SiC外延层7的n型杂质浓度也可以在1.0×1015cm－3以上且1.0×1018cm－3以下的范围内具有从SiC基板6朝向第一主面3而n型杂质浓度渐减的浓度梯度。
SiC半导体装置101包括在有源区域10中形成于第一主面3的多个沟槽栅极构造111。多个沟槽栅极构造111分别形成为沿第一方向X延伸的带状，且在第二方向Y上空出间隔地形成。多个沟槽栅极构造111在俯视时整体形成为沿第一方向X延伸的条纹状。
在该方式中，多个沟槽栅极构造111在有源区域10中从一方侧(第三侧面5C侧)的周缘部朝向另一方侧(第四侧面5D侧)的周缘部以带状延伸。多个沟槽栅极构造111在有源区域10中横穿一方侧的周缘部以及另一方侧的周缘部之间的中间部。
各沟槽栅极构造111的长度也可以为1mm以上且10mm以下。各沟槽栅极构造111的长度也可以为1mm以上且2mm以下、2mm以上且4mm以下、4mm以上且6mm以下、6mm以上且8mm以下、或者8mm以上且10mm以下。各沟槽栅极构造111的长度优选为2mm以上且6mm以下。一个沟槽栅极构造111的每单位面积的总延长也可以为0.5μm/μm2以上且0.75μm/μm2以下。
各沟槽栅极构造111包括栅极沟槽112、栅极绝缘层113以及栅极电极114。在图14中，栅极绝缘层113以及栅极电极114由影线示出。
栅极沟槽112形成于SiC外延层7。栅极沟槽112包括侧壁以及底壁。栅极沟槽112的形成长边的侧壁由SiC单晶的a面形成。栅极沟槽112的形成短边的侧壁由SiC单晶的m面形成。
栅极沟槽112的侧壁也可以沿法线方向Z延伸。在SiC芯片2内，栅极沟槽112的侧壁相对于第一主面3所成的角度也可以为90°以上且95°以下(例如91°以上且93°以下)。栅极沟槽112的侧壁也可以相对于第一主面3大致垂直地形成。栅极沟槽112也可以形成为从第一主面3朝向底壁而开口宽度变窄的尖细形状。
栅极沟槽112的底壁位于高浓度区域103。栅极沟槽112的底壁面向SiC单晶的c面。栅极沟槽112的底壁具有相对于SiC单晶的c面向a轴方向倾斜的偏角。栅极沟槽112的底壁也可以与第一主面3平行地形成。栅极沟槽112的底壁也可以形成为朝向第二主面4的弯曲状。
栅极沟槽112具有第一深度D1。第一深度D1也可以为0.5μm以上且3μm以下。第一深度D1也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或者2.5μm以上且3μm以下。
栅极沟槽112的沿第二方向Y的宽度也可以为0.1μm以上且2μm以下。栅极沟槽112的宽度也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
栅极沟槽112的开口边缘部包括从第一主面3朝向栅极沟槽112的内方而向下倾斜的倾斜部。栅极沟槽112的开口边缘部是连接第一主面3以及栅极沟槽112的侧壁的部分。栅极沟槽112的倾斜部形成为朝向SiC芯片2的内方的弯曲状。栅极沟槽112的倾斜部也可以形成为朝向栅极沟槽112的内方的弯曲状。栅极沟槽112的倾斜部缓和相对于栅极沟槽112的开口边缘部的电场集中。
栅极绝缘层113包含氧化硅、氮化硅、氧化铝、氧化锆以及氧化钽中的至少一个。栅极绝缘层113也可以具有氧化硅层以及氮化硅层以任意的顺序层叠而成的层叠构造。栅极绝缘层113也可以具有由氧化硅层或者氮化硅层构成的单层构造。在该方式中，栅极绝缘层113具有由氧化硅层构成的单层构造。
栅极绝缘层113沿栅极沟槽112的内壁形成为膜状，在栅极沟槽112内划分凹部空间。栅极绝缘层113包括第一区域115、第二区域116以及第三区域117。第一区域115沿栅极沟槽112的侧壁形成。第二区域116沿栅极沟槽112的底壁形成。第三区域117沿第一主面3形成。
第一区域115的厚度小于第二区域116的厚度以及第三区域117的厚度。第一区域115的厚度也可以为0.01μm以上且0.2μm以下。第二区域116的厚度也可以为0.05μm以上且0.5μm以下。第三区域117的厚度也可以为0.05μm以上且0.5μm以下。
栅极绝缘层113包括在开口边缘部中朝向栅极沟槽112内鼓出的鼓出部118。鼓出部118形成于栅极绝缘层113的第一区域115以及第三区域117的连接部。鼓出部118形成为朝向栅极沟槽112的内方的弯曲状。鼓出部118在开口边缘部中使栅极沟槽112的开口变窄。也可以形成不具有鼓出部118的栅极绝缘层113。也可以形成具有一样的厚度的栅极绝缘层113。
栅极电极114隔着栅极绝缘层113埋设于栅极沟槽112。具体而言，栅极电极114在栅极沟槽112内埋设于由栅极绝缘层113划分出的凹部空间。栅极电极114具有从栅极沟槽112的开口露出的电极面。栅极电极114的电极面形成为朝向栅极沟槽112的底壁凹陷的弯曲状。栅极电极114的电极面因栅极绝缘层113的鼓出部118而变窄。
栅极电极114由金属材料以外的导电材料构成。栅极电极114优选由导电性多晶硅构成。在该方式中，栅极电极114包含添加了p型杂质的p型多晶硅。
栅极电极114的p型杂质浓度也可以为1.0×1018cm－3以上且1.0×1022cm－3以下。栅极电极114的p型杂质也可以包含硼、铝、铟以及镓中的至少一个。栅极电极114的薄层电阻也可以为10Ω/□以上且500Ω/□以下(在该方式中为200Ω/□左右)。栅极电极114的厚度也可以为0.5μm以上且3μm以下。
SiC半导体装置101包括包覆栅极电极114的第一低电阻层119。第一低电阻层119在栅极沟槽112内包覆栅极电极114。第一低电阻层119形成沟槽栅极构造111的一部分。
第一低电阻层119包含具有小于栅极电极114的薄层电阻的薄层电阻的导电材料。第一低电阻层119的薄层电阻也可以为0.01Ω/□以上且10Ω/□以下。在法线方向Z上，第一低电阻层119的厚度优选为小于栅极电极114的厚度。第一低电阻层119的厚度也可以为0.01μm以上且3μm以下。
具体而言，第一低电阻层119包括多晶硅化金属层。多晶硅化金属层通过利用金属材料将栅极电极114的表层部硅化而形成。也就是，栅极电极114的电极面由第一低电阻层119形成。具体而言，多晶硅化金属层由包含添加于栅极电极114的p型杂质的p型多晶硅化金属层构成。多晶硅化金属层优选具有10μΩ·cm以上且110μΩ·cm以下的电阻率。
埋入有栅极电极114以及第一低电阻层119的栅极沟槽112内的薄层电阻为栅极电极114单体的薄层电阻以下。栅极沟槽112内的薄层电阻优选为添加了n型杂质的n型多晶硅的薄层电阻以下。栅极沟槽112内的薄层电阻近似于第一低电阻层119的薄层电阻。栅极沟槽112内的薄层电阻也可以为0.01Ω/□以上且10Ω/□以下。栅极沟槽112内的薄层电阻优选小于10Ω/□。
第一低电阻层119也可以包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2以及WSi2中的至少一个。尤其是，这些种类中的NiSi、CoSi2以及TiSi2由于电阻率的值以及温度依存性比较小，因此适合作为形成第一低电阻层119的多晶硅化金属层。第一低电阻层119最优选由具有向其它区域的扩散较少的特性的CoSi2构成。
第一低电阻层119包括与栅极绝缘层113相接的接触部。具体而言，第一低电阻层119的接触部与栅极绝缘层113的第三区域117(鼓出部118)相接。由此，能够抑制第一低电阻层119以及SiC外延层7之间的电流通过。尤其是，使第一低电阻层119的接触部在栅极绝缘层113中与比较厚的角部连接的设计在降低电流通过的风险上是有效的。
通过将具有与n型多晶硅不同的功函数的p型多晶硅埋入于栅极沟槽112，从而能够使栅极阈值电压Vth增加1V左右。但是，p型多晶硅具有比n型多晶硅的薄层电阻高数十倍(大约20倍)的薄层电阻。因此，在采用p型多晶硅作为栅极电极114的材料的情况下，伴随栅极沟槽112内的寄生电阻(以下简称为“栅极电阻”。)的增加，能量损失增大。
因此，在SiC半导体装置101中，在栅极电极114(p型多晶硅)上形成第一低电阻层119(p型多晶硅化金属)。根据第一低电阻层119，能够允许栅极阈值电压Vth的增加，并且能够降低栅极沟槽112内的薄层电阻。
例如，根据具有第一低电阻层119的构造，与不具有第一低电阻层119的构造比较，能够使薄层电阻下降至百分之一以下。另外，根据具有第一低电阻层119的构造，与包含n型多晶硅的栅极电极114比较，能够使薄层电阻下降至五分之一以下。
由此，能够降低栅极电阻，因此能够使电流沿沟槽栅极构造111有效地扩散。也就是，第一低电阻层119作为使电流在栅极沟槽112内扩散的电流扩散层而形成。尤其是，在具有毫米级的长度(1mm以上的长度)的栅极沟槽112的情况下，电流的传递需要时间，但根据第一低电阻层119，能够适当地抑制开关延迟。
另外，根据具有第一低电阻层119的构造，在提高栅极阈值电压Vth的方面，不使SiC外延层7内的p型杂质浓度增加也可以。因而，能够抑制沟道电阻的增加，并且能够使栅极阈值电压Vth适当地增加。
SiC半导体装置101包括在彼此相邻的多个沟槽栅极构造111之间的区域分别形成的多个沟槽源极构造121。多个沟槽源极构造121以夹入一个沟槽栅极构造111的形态在第二方向Y上空出间隔地形成。
多个沟槽源极构造121分别形成为沿第一方向X延伸的带状。多个沟槽源极构造121在俯视时整体形成为沿第一方向X延伸的条纹状。
在第二方向Y上，彼此相邻的沟槽源极构造121的中央部间的间距PS也可以为1μm以上且5μm以下。间距PS也可以为1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、或者4μm以上且5μm以下。间距PS优选为1.5μm以上且3μm以下。
各沟槽源极构造121包括源极沟槽122、源极绝缘层123以及源极电极124。在图14中，源极电极124由影线示出。源极沟槽122形成于SiC外延层7。源极沟槽122包括侧壁以及底壁。形成源极沟槽122的长边的侧壁由SiC单晶的a面形成。形成源极沟槽122的短边的侧壁由SiC单晶的m面形成。
源极沟槽122的底壁位于高浓度区域103。源极沟槽122的底壁相对于栅极沟槽112的底壁位于第二主面4侧的区域。源极沟槽122的底壁在法线方向Z上位于栅极沟槽112的底壁以及低浓度区域104之间的区域。
源极沟槽122的底壁面向SiC单晶的c面。源极沟槽122的底壁具有相对于SiC单晶的c面朝a轴方向倾斜的偏角。源极沟槽122的底壁也可以与第一主面3平行地形成。源极沟槽122的底壁也可以形成为朝向第二主面4的弯曲状。
源极沟槽122具有超过栅极沟槽112的第一深度D1的第二深度D2。在源极沟槽122位于高浓度区域103内这样的条件下，第二深度D2相对于第一深度D1的比DS/DG也可以为1.5以上。比DS/DG优选为2以上。
第二深度D2也可以为0.5μm以上且10μm以下。第二深度D2也可以为0.5μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。也可以形成具有与第一深度D1大致相等的第二深度D2的源极沟槽122。
源极沟槽122包括第一沟槽部125以及第二沟槽部126。第一沟槽部125形成于源极沟槽122的开口侧。第一沟槽部125在第二方向Y上具有第一宽度W1。第一沟槽部125也可以形成为从第一主面3朝向底壁侧而第一宽度W1变窄的尖细形状。
也可以在法线方向Z上形成横穿栅极沟槽112的底壁的第一沟槽部125。也就是，第一沟槽部125的深度也可以超过栅极沟槽112的第一深度D1。
第一沟槽部125优选相对于栅极沟槽112的底壁形成于第一主面3侧的区域。也就是，第一沟槽部125的深度优选小于栅极沟槽112的第一深度D1。第一沟槽部125的深度也可以为0.1μm以上且2μm以下。第一沟槽部125的深度也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
第一沟槽部125的第一宽度W1既可以为栅极沟槽112的宽度以上，也可以为小于栅极沟槽112的宽度。第一宽度W1优选超过栅极沟槽112的宽度。第一宽度W1也可以为0.1μm以上且2μm以下。第一宽度W1也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
第二沟槽部126形成于源极沟槽122的底壁侧。第二沟槽部126在法线方向Z上形成于第一沟槽部125以及SiC外延层7的底部之间的区域，且横穿栅极沟槽112的底壁。在法线方向Z上，以第一沟槽部125为基准的第二沟槽部126的深度优选为超过栅极沟槽112的第一深度D1。
第二沟槽部126在第二方向Y上具有小于第一宽度W1的第二宽度W2。第二宽度W2在小于第一宽度W1这样的条件下，既可以为栅极沟槽112的宽度以上，也可以为小于栅极沟槽112的宽度。
第二宽度W2也可以为0.1μm以上且小于2μm。第二宽度W2也可以为0.1μm以上且小于2μm。第二宽度W2也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且小于2μm。当然，也可以形成具有与第一宽度W1大致相等的第二宽度W2的第二沟槽部126。
源极沟槽122的整体的开口宽度优选形成为与栅极沟槽112的开口宽度相同的程度。源极沟槽122的开口宽度与栅极沟槽112的开口宽度相同的程度是指，源极沟槽122的开口宽度纳入栅极沟槽112的开口宽度的±20％的范围内。
第二沟槽部126的侧壁也可以沿法线方向Z延伸。在SiC芯片2内，第二沟槽部126的侧壁相对于第一主面3所成的角度也可以为90°以上且95°以下(例如91°以上且93°以下)。第二沟槽部126的侧壁也可以相对于第一主面3大致垂直地形成。第二沟槽部126也可以形成为从第一沟槽部125朝向底壁侧而第二宽度W2变窄的尖细形状。
源极绝缘层123包含氧化硅、氮化硅、氧化铝、氧化锆或者氧化钽中的至少一个。源极绝缘层123也可以具有氧化硅层以及氮化硅层以任意的顺序层叠的层叠构造。源极绝缘层123也可以具有由氧化硅层或者氮化硅层构成的单层构造。在该方式中，源极绝缘层123具有由氧化硅层构成的单层构造。
源极绝缘层123沿源极沟槽122的内壁形成为膜状，在源极沟槽122内划分凹部空间。具体而言，源极绝缘层123以使第一沟槽部125露出并包覆第二沟槽部126的方式沿源极沟槽122的内壁形成为膜状。
由此，源极绝缘层123在源极沟槽122的第二沟槽部126内划分凹部空间。另外，源极绝缘层123具有使源极沟槽122的第一沟槽部125露出的侧壁窗部127。
源极绝缘层123包括第一区域128以及第二区域129。第一区域128沿源极沟槽122的侧壁形成。第二区域129沿源极沟槽122的底壁形成。第一区域128的厚度小于第二区域129的厚度。第一区域128的厚度也可以为0.01μm以上且0.2μm以下。第二区域129的厚度也可以为0.05μm以上且0.5μm以下。
第一区域128的厚度也可以与栅极绝缘层113的第一区域128的厚度大致相等。第二区域129的厚度也可以与栅极绝缘层113的第二区域129的厚度大致相等。也可以形成具有一样的厚度的源极绝缘层123。
源极电极124隔着源极绝缘层123埋设于源极沟槽122。具体而言，源极电极124隔着源极绝缘层123埋设于源极沟槽122的第一沟槽部125以及第二沟槽部126。
源极电极124在源极沟槽122的底壁侧埋设于由第二沟槽部126划分出的凹部空间。源极电极124具有侧壁接触部130，该侧壁接触部130在源极沟槽122的开口侧与从侧壁窗部127露出的第一沟槽部125的侧壁相接。
源极电极124具有从源极沟槽122的开口露出的电极面。源极电极124的电极面形成为朝向源极沟槽122的底壁凹陷的弯曲状。源极电极124的电极面也可以与第一主面3平行地形成。
在法线方向Z上，源极电极124的厚度也可以为0.5μm以上且10μm以下。源极电极124的厚度也可以为0.5μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
源极电极124由金属材料以外的导电材料构成。源极电极124优选由导电性多晶硅构成。在该方式中，源极电极124包含添加了p型杂质的p型多晶硅。
源极电极124的p型杂质浓度也可以为1.0×1018cm－3以上且1.0×1022cm－3以下。源极电极124的p型杂质浓度优选为与栅极电极114的p型杂质浓度相等。源极电极124的p型杂质也可以包含硼、铝、铟以及镓中的至少一个。
SiC半导体装置101包括包覆源极电极124的第二低电阻层131。第二低电阻层131在源极沟槽122内包覆源极电极124。第二低电阻层131形成沟槽源极构造121的一部分。第二低电阻层131具有与第一低电阻层119相同的构造。对于第二低电阻层131的说明，援用第一低电阻层119的说明。
SiC半导体装置101包括在有源区域10中形成于第一主面3的表层部的p型的主体区域141。主体区域141划定有源区域10。主体区域141的p型杂质浓度小于栅极电极114的p型杂质浓度。主体区域141的p型杂质浓度小于源极电极124的p型杂质浓度。主体区域141的p型杂质浓度的峰值也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。
主体区域141在第一主面3的表层部中包覆栅极沟槽112的侧壁以及源极沟槽122的侧壁。主体区域141相对于栅极沟槽112的底壁形成于第一主面3侧的区域。主体区域141隔着栅极绝缘层113而与栅极电极114对置。
主体区域141还相对于源极沟槽122的第二沟槽部126形成于第一沟槽部125侧的区域。主体区域141包覆源极沟槽122的第一沟槽部125。
主体区域141与从源极沟槽122的第一沟槽部125露出的源极电极124的侧壁接触部130连接。由此，主体区域141在SiC芯片2内源极接地。主体区域141也可以包覆第二沟槽部126的一部分。该情况下，主体区域141也可以隔着源极绝缘层123的一部分而与源极电极124对置。
SiC半导体装置101包括形成于主体区域141的表层部的n+型的源极区域142。源极区域142沿栅极沟槽112形成。源极区域142的n型杂质浓度的峰值超过高浓度区域103的n型杂质浓度的峰值。源极区域142的n型杂质浓度的峰值也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。
源极区域142在主体区域141的表层部包覆栅极沟槽112的侧壁以及源极沟槽122的侧壁。源极区域142隔着栅极绝缘层113而与栅极电极114对置。源极区域142优选隔着栅极绝缘层113而与第一低电阻层119对置。
源极区域142还相对于源极沟槽122的第二沟槽部126形成于第一沟槽部125侧的区域。源极区域142包覆源极沟槽122的第一沟槽部125。源极区域142与从源极沟槽122的第一沟槽部125露出的源极电极124的侧壁接触部130连接。由此，源极区域142在SiC芯片2内源极接地。
在源极区域142中沿栅极沟槽112的侧壁的部分在主体区域141内在与高浓度区域103之间划定MISFET102的沟道。沟道的接通/断开(ON/OFF)由栅极电极114控制。
SiC半导体装置101包括在有源区域10中形成于第一主面3的表层部的p+型的多个接触区域143。各接触区域143的p型杂质浓度的峰值超过主体区域141的p型杂质浓度的峰值。各接触区域143的p型杂质浓度的峰值也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。
多个接触区域143分别形成于沿多个源极沟槽122的区域。具体而言，多个接触区域143相对于对应的一个源极沟槽122以一对多个的关系形成。多个接触区域143空出间隔地分别形成于对应的一个源极沟槽122。多个接触区域143分别从栅极沟槽112空出间隔地形成。
各接触区域143包覆对应的源极沟槽122的第一沟槽部125。各接触区域143在对应的源极沟槽122的第一沟槽部125中介于源极电极124的侧壁接触部130以及源极区域142之间。各接触区域143还在对应的源极沟槽122的第一沟槽部125中介于源极电极124的侧壁接触部130以及主体区域141之间。
由此，各接触区域143与源极电极124、主体区域141以及源极区域142电连接。另外，各接触区域143在SiC芯片2内源极接地。
在各接触区域143中包覆第一沟槽部125的部分朝向栅极沟槽112被引出。在各接触区域143中包覆源极沟槽122的第一沟槽部125的部分相对于主体区域141的底部形成于第一主面3侧的区域。在各接触区域143中包覆第一沟槽部125的部分也可以延伸至栅极沟槽112以及源极沟槽122之间的中间区域。
各接触区域143还包覆对应的源极沟槽122的第二沟槽部126。各接触区域143在对应的源极沟槽122的第二沟槽部126中隔着源极绝缘层123而与源极电极124对置。
各接触区域143还包覆对应的源极沟槽122的底壁。各接触区域143隔着对应的源极沟槽122的底壁而与源极电极124对置。各接触区域143的底部也可以与对应的源极沟槽122的底壁平行地形成。
SiC半导体装置101包括在有源区域10中形成于第一主面3的表层部的p型的多个深阱区域144。各深阱区域144的p型杂质浓度的峰值小于接触区域143的p型杂质浓度的峰值。
各深阱区域144的p型杂质浓度的峰值既可以为主体区域141的p型杂质浓度的峰值以上，也可以小于主体区域141的p型杂质浓度的峰值。各深阱区域144的p型杂质浓度的峰值也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。
多个深阱区域144以与多个源极沟槽122一一对应的关系形成。各深阱区域144形成为在俯视时沿对应的源极沟槽122延伸的带状。
各深阱区域144形成于高浓度区域103。各深阱区域144相对于主体区域141形成于第二主面4侧的区域。各深阱区域144与主体区域141相连。
各深阱区域144包括包覆对应的源极沟槽122的第二沟槽部126的部分。各深阱区域144包括包覆隔着接触区域143而对应的源极沟槽122的第二沟槽部126的部分。
各深阱区域144还包括包覆对应的源极沟槽122的底壁的部分。各深阱区域144包括包覆隔着接触区域143而对应的源极沟槽122的底壁的部分。
各深阱区域144具有相对于栅极沟槽112的底壁位于第二主面4侧的底部。各深阱区域144的底部也可以与各源极沟槽122的底壁平行地形成。多个深阱区域144优选以恒定的深度形成。
各深阱区域144在与高浓度区域103之间形成pn接合部。空乏层从该pn接合部朝向栅极沟槽112扩展。空乏层也可以与栅极沟槽112的底壁重叠。
在仅具备pn结二极管的SiC半导体装置101中，在不具备沟槽这样的构造上，SiC芯片2内的电场集中的问题较少。各深阱区域144使沟槽栅极型的MISFET102接近pn结二极管的构造。
由此，在沟槽栅极型的MISFET102中，能够缓和SiC芯片2内的电场。另外，根据相对于栅极沟槽112的底壁在第二主面4侧具有底部的深阱区域144，能够通过空乏层适当地缓和相对于栅极沟槽112的电场集中。通过使彼此相邻的多个源极沟槽122(深阱区域144)之间的间距PS变窄在缓和电场集中、提高耐压上是有效的。
多个深阱区域144优选以恒定的深度形成。由此，能够抑制SiC芯片2的耐压(例如破坏耐量)被各深阱区域144限制，能够适当地实现耐压的提高。
通过利用源极沟槽122，能够在SiC芯片2的比较深的区域适当地形成深阱区域144。另外，由于能够沿源极沟槽122形成深阱区域144，因此能够适当地抑制多个深阱区域144的深度产生不均。
另外，在该方式中，高浓度区域103的一部分介于彼此相邻的多个深阱区域144之间的区域。由此，在彼此相邻的多个深阱区域144之间的区域中，能够降低JFET(JunctionField Effect Transistor：结型场效晶体管)电阻。
另外，在该方式中，各深阱区域144的底部位于高浓度区域103。由此，在高浓度区域103中的各深阱区域144的正下方的区域中，能够在与第一主面3平行的横方向上形成电流路径。其结果，能够降低电流扩展电阻。在这种构造中，低浓度区域104提高SiC芯片2的耐压。
在该方式中，层间绝缘层30在有源区域10中包覆源极区域142以及接触区域143。具体而言，层间绝缘层30在有源区域10中包覆在剖视时沿第二方向Y的源极区域142的整个区域以及接触区域143的整个区域。另外，层间绝缘层30在俯视时包覆源极区域142的整个区域以及接触区域143的整个区域。
更具体而言，层间绝缘层30在有源区域10中横穿源极沟槽122的第一沟槽部125并包覆源极电极124。层间绝缘层30在第一主面3上包覆源极电极124的侧壁接触部130。
层间绝缘层30包括源极孔151。源极孔151在有源区域10中使源极电极124露出。源极孔151也可以形成为沿沟槽源极构造121延伸的带状。具体而言，源极孔151形成于在俯视时由源极沟槽122(第一沟槽部125)的侧壁包围的区域内。
源极孔151从源极沟槽122(第一沟槽部125)的侧壁向源极沟槽122的内方空出间隔地使源极电极124露出。源极孔151仅使源极电极124露出。源极孔151的开口边缘部形成为朝向源极孔151内的弯曲状。
在源极电极124的电极面形成有朝向源极沟槽122的底壁凹陷的凹槽152。凹槽152也可以形成为沿沟槽源极构造121延伸的带状。凹槽152形成于在俯视时由源极沟槽122(第一沟槽部125)的侧壁包围的区域内。
凹槽152从源极沟槽122(第一沟槽部125)的侧壁向源极沟槽122的内方空出间隔地形成。凹槽152使第二低电阻层131露出。凹槽152也可以贯通第二低电阻层131。源极孔151与源极电极124的凹槽152连通。
在该方式中，第一主面电极32具有层叠构造，该层叠构造包括从SiC芯片2侧依次层叠的势垒层153以及主体层154。
势垒层153优选包括Ti层以及TiN层中的至少一层。势垒层153优选具有层叠构造，该层叠构造包括从SiC芯片2侧依次层叠的Ti层以及TiN层。势垒层153也可以具有由Ti层或者TiN层构成的单层构造。
势垒层153的厚度也可以为0.01μm以上且6μm以下。势垒层153的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且2μm以下、2μm以上且4μm以下、或者4μm以上且6μm以下。
主体层154具有小于势垒层153的电阻值的电阻值。主体层154包括纯Al层、AlSi合金层、AlCu合金层以及AlSiCu合金层中的至少一个。
主体层154的厚度超过势垒层153的厚度。主体层154的厚度也可以为0.05μm以上且10μm以下。主体层154的厚度也可以为0.05μm以上且0.1μm以下、0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
第一主面电极32包括栅极主面电极155以及源极主面电极156。在栅极主面电极155施加有栅极电压。栅极电压也可以为10V以上且50V以下(例如30V左右)。在源极主面电极156施加有源极电压。源极电压也可以为基准电压(例如GND电压)。
栅极主面电极155形成于有源区域10。栅极主面电极155包括栅极焊盘157以及栅极指158。栅极焊盘157在俯视时形成于第一侧面5A侧的区域。
具体而言，栅极焊盘157在俯视时沿第一侧面5A的中央部的区域形成。栅极焊盘157也可以形成于在俯视时沿连接侧面5A～5D中的任意的两个的角部的区域。栅极焊盘157也可以形成为在俯视时呈四边形状。
栅极指158从栅极焊盘157被引出，沿有源区域10的周缘以带状延伸。在该方式中，栅极指158沿第一侧面5A、第三侧面5C以及第四侧面5D延伸，从三个方向划分有源区域10的内方。
栅极指158经由层间绝缘层30与栅极电极114电连接。来自栅极焊盘157的电信号经由栅极指158传递至栅极电极114。
源极主面电极156从栅极主面电极155空出间隔地形成于有源区域10。源极主面电极156以包覆由栅极主面电极155划分出的C字形状的区域的方式形成为在俯视时呈C字形状。
源极主面电极156经由源极孔151与源极电极124电连接。也就是，在该方式中，由金属材料构成的源极主面电极156与由导电性多晶硅构成的源极电极124电连接。
在该方式中，绝缘层40选择性地包覆栅极主面电极155以及源极主面电极156。绝缘层40的焊盘开口41包括栅极焊盘开口159以及源极焊盘开口160。栅极焊盘开口159以及源极焊盘开口160分别由钝化层45的第一开口47以及树脂层46的第二开口48形成。
栅极焊盘开口159使栅极主面电极155的栅极焊盘157露出。栅极焊盘开口159的平面形状是任意的。源极焊盘开口160使源极主面电极156露出。源极焊盘开口160的平面形状是任意的。
在该方式中，焊盘电极49包括栅极焊盘电极161以及源极焊盘电极162。栅极焊盘电极161在栅极焊盘开口159内形成于栅极主面电极155上。栅极焊盘电极161与栅极主面电极155电连接。栅极焊盘电极161具有与导线外部连接的栅极端子面163。
栅极端子面163相对于绝缘层40(树脂层46)的主面位于栅极主面电极155侧。栅极端子面163也可以比绝缘层40(树脂层46)的主面更向上方突出。栅极端子面163也可以具有包覆绝缘层40(树脂层46)的主面的重叠部。
源极焊盘电极162在源极焊盘开口160内形成于源极主面电极156上。源极焊盘电极162与源极主面电极156电连接。源极焊盘电极162具有与导线外部连接的源极端子面164。
源极端子面164相对于绝缘层40(树脂层46)的主面位于源极主面电极156侧。源极端子面164也可以比绝缘层40(树脂层46)的主面更向上方突出。源极端子面164也可以具有包覆绝缘层40(树脂层46)的主面的重叠部。
以上，在制造代替SBD12而包括MISFET102的SiC半导体装置101的情况下，能够起到与SiC半导体装置1相同的效果。虽然在SiC半导体装置101的说明中未明确记载，但绝缘层40的厚度、倾斜角θ1、θ2、切割迹道43的宽度WD、焊盘电极49等的构造能够应用与第一实施方式相同的结构。
本发明还能够以其它方式实施。
在上述的各实施方式中，对绝缘层40具有包括钝化层45以及树脂层46的层叠构造的例子进行了说明。但是，绝缘层40也可以具有由钝化层45或者树脂层46构成的单层构造。
在上述的第一实施方式中，对形成有n型的二极管区域13的例子进行了说明。但是，也可以采用p型的二极管区域13来代替n型的二极管区域13。该情况下，能够提高pn结二极管来代替SBD12。
在上述的第二实施方式中，对形成有第一低电阻层119以及第二低电阻层131的构造进行了说明。但是，也可以采用未形成第一低电阻层119以及第二低电阻层131的任一方或者双方的构造。
在上述的第二实施方式中，对形成有包含添加了p型杂质的p型多晶硅的栅极电极114的例子进行了说明。但是，在不重视栅极阈值电压Vth的增加的情况下，栅极电极114也可以包含添加了n型杂质的n型多晶硅来代替p型多晶硅。
该情况下，第一低电阻层119也可以通过利用金属材料使在栅极电极114(n型多晶硅)中形成表层部的部分硅化来形成。也就是，第一低电阻层119也可以包含n型多晶硅化金属。在这种构造的情况下，能够降低栅极电阻。当然，也可以不形成第一低电阻层119。
在上述的第二实施方式中，对形成有包含添加了p型杂质的p型多晶硅的源极电极124的例子进行了说明。但是，也可以包含添加了n型杂质的n型多晶硅来代替p型多晶硅。
该情况下，第二低电阻层131也可以通过利用金属材料使在源极电极124(n型多晶硅)形成表层部的部分硅化来形成。也就是，第二低电阻层131也可以包含n型多晶硅化金属。当然，也可以不形成第二低电阻层131。
在上述的第二实施方式中，对形成有MISFET102的例子进行了说明。但是，也可以采用p+型的集电极区域来代替n+型的漏极区域。根据该构造，能够提供IGBT(InsulatedGate Bipolar Transistor：绝缘栅双极晶体管)来代替MISFET102。该情况下，在上述的各实施方式中，MISFET102的“源极”被替换为IGBT的“发射极”，MISFET102的“漏极”被替换为IGBT的“集电极”。
在上述的各实施方式中，也可以采用各半导体部分的导电型反转而成的构造。也就是，p型的部分也可以为n型、n型的部分也可以为p型。
在上述的各实施方式中，对第一方向X是SiC单晶的m轴方向、第二方向Y是SiC单晶的a轴方向的例子进行了说明。但是，也开采用第一方向X是SiC单晶的a轴方向、第二方向Y是SiC单晶的m轴方向的形态。
在上述的各实施方式中，为了抑制绝缘层40(树脂层46)对激光的干渉，将切割迹道43的宽度WD设定为SiC芯片2的厚度TC的5％以上且25％以下。也就是，将切割迹道91的宽度WD2设定为SiC晶片62的最终的厚度TW的10％以上且50％以下。
但是，也可以以经由绝缘层40向SiC晶片62(SiC芯片2)照射激光的方式，来设定切割迹道43的宽度WD(切割迹道91的宽度WD2)。
该情况下，能够进一步降低切割迹道43的宽度WD(切割迹道91的宽度WD2)。例如，SiC晶片62的劈开部的最大曲折幅度(绝对值)为10μm以下(具体而言为5μm以下)，因此能够将切割迹道91的宽度WD2设定为5μm以上且20μm以下。也就是，能够将切割迹道43的宽度WD设定为2.5μm以上且10μm以下。
由此，能够占据SiC晶片62的芯片区域71增加，因此能够使可从一枚SiC晶片62获得的SiC半导体装置1的获取数量增加。
但是，该情况下，在彼此相邻的多个芯片区域71之间，彼此相邻的第一主面电极32之间的距离需要设定为SiC芯片2的厚度TC(SiC晶片62的最终的厚度TW)的40％以上。也就是，第一主面电极32的周缘至侧面5A～5D的距离需要设定为SiC芯片2的厚度TC(SiC晶片62的最终的厚度TW)的20％以上。
在第一主面电极32的更外侧，也可以形成有与第一主面电极32不同的作为金属层的一例的场板(场电极)、等电位电极等耐压构造。该情况下，只要在第一主面电极32的形成工序时或者第一主面电极32的形成工序前后，在各芯片区域71中的第一主面电极32的外侧的区域实施形成场板、等电位电极等金属层的工序即可。
该情况下，在彼此相邻的多个芯片区域71之间，彼此相邻的多个金属层之间的距离需要设定为SiC芯片2的厚度TC(SiC晶片62的最终的厚度TW)的40％以上。也就是，金属层的周缘至侧面5A～5D的距离需要设定为SiC芯片2的厚度TC(SiC晶片62的最终的厚度TW)的20％以上。
该情况下，绝缘层40优选具有平坦的主面。在第一主面电极32的更外侧形成有场板、等电位电极等耐压构造的情况下，在绝缘层40的主面形成有反映层间绝缘层30、场板等的凹凸构造，因此存在难以将激光高精度地聚集在所需的位置的担忧。因此，通过使绝缘层40的主面平坦化，能够抑制这种问题。
以下，示出从该说明书以及附图抽出的特征例。
[A1]一种SiC半导体装置的制造方法，是具备SiC半导体层、形成于上述SiC半导体层上的主面电极、以及在上述SiC半导体层上部分地包覆上述主面电极的绝缘层的SiC半导体装置的制造方法，其包括：准备具有主面的SiC晶片的工序；在上述SiC晶片的上述主面划分包括主芯片区域以及虚拟芯片区域的多个芯片区域的工序；在各芯片区域形成主面电极的工序；形成部分地包覆各上述主面电极且使各上述芯片区域的外周作为切割线而露出的绝缘层的工序；沿上述切割线照射激光且在上述SiC晶片的内部形成沿上述切割线的改性区域的工序；以及向上述SiC晶片施加外力且以上述改性区域为起点劈开上述SiC晶片的工序，上述主面电极形成于避开上述切割线的区域。
根据该SiC半导体装置的制造方法，能够抑制主面电极对激光的干渉。由此，能够在SiC晶片中的所需的区域适当地形成改性区域。其结果，适当地劈开SiC晶片。
[A2]根据A1所述的SiC半导体装置的制造方法，还包括测试工序，该测试工序在上述虚拟芯片区域中，对在各上述芯片区域实施的各工序的适当与否进行评价。
[A3]根据A1或者A2所述的SiC半导体装置的制造方法，在形成上述绝缘层的工序中，使不存在金属图案的上述切割迹道露出。
[A4]根据A1～A3任一项中所述的SiC半导体装置的制造方法，上述芯片区域的划分工序包括划分四边形状的多个上述芯片区域的工序，该四边形状的多个上述芯片区域在俯视时在四角分别形成有对准图案。
[A5]根据A4所述的SiC半导体装置的制造方法，上述对准图案配置为避开在上述切割线照射激光的位置。
[A6]根据A4或者A5所述的SiC半导体装置的制造方法，上述对准图案通过利用蚀刻法去除上述SiC晶片的上述主面而形成。
[B1]一种SiC半导体装置的制造方法，是具备SiC半导体层、形成于上述SiC半导体层上的主面电极、以及在上述SiC半导体层上部分地包覆上述主面电极的绝缘层的SiC半导体装置的制造方法，包括：准备具有主面的SiC晶片的工序；在上述SiC晶片的上述主面划分包括主芯片区域以及虚拟芯片区域的多个芯片区域的工序；在各芯片区域形成主面电极的工序；形成部分地包覆各上述主面电极且使各上述芯片区域的外周作为切割线而露出的绝缘层的工序；沿上述切割线照射激光且在上述SiC晶片的内部形成沿上述切割线的改性区域的工序；以及向上述SiC晶片施加外力且以上述改性区域为起点劈开上述SiC晶片的工序，形成上述绝缘层的工序包括以上述绝缘层的周缘成为斜面的方式形成上述绝缘层的工序。
根据该SiC半导体装置的制造方法，能够抑制绝缘层对激光的干渉。由此，能够在SiC晶片中的所需的区域适当地形成改性区域。其结果，能够适当地劈开SiC晶片。
[B2]根据B1所述的SiC半导体装置的制造方法，上述绝缘层的上述倾斜面相对于上述SiC晶片的上述主面的倾斜角度为30°以上且60°以下。
[B3]根据B1或者B2所述的SiC半导体装置的制造方法，上述绝缘层的上述倾斜面相对于上述SiC晶片的上述主面的倾斜角度为40°以上且50°以下。
[B4]根据B1～B3任一项中所述的SiC半导体装置的制造方法，上述绝缘层的上述倾斜面形成为朝向上述SiC晶片的上述主面凹陷的弯曲形状。
[B5]根据B1～B4任一项中所述的SiC半导体装置的制造方法，形成具有上述SiC晶片的厚度的20％以上的宽度的上述切割线。
[B6]根据B1～B5任一项中所述的SiC半导体装置的制造方法，还包括在上述主面电极上形成与上述绝缘层的上述倾斜面重叠的焊盘电极的工序。
[B7]根据B1～B6任一项中所述的SiC半导体装置的制造方法，准备具有200μm以下的厚度的上述SiC晶片。SiC晶片的厚度是指SiC晶片的劈开工序时的厚度。
[C1]一种SiC半导体装置的制造方法，是具备SiC半导体层、形成于上述SiC半导体层上的主面电极、以及在上述SiC半导体层上部分地包覆上述主面电极的绝缘层的SiC半导体装置的制造方法，其包括：准备具有主面的SiC晶片的工序；在上述SiC晶片的上述主面划分包括主芯片区域以及虚拟芯片区域的多个芯片区域的工序；在各芯片区域形成主面电极的工序；形成部分地包覆各上述主面电极，且使各上述芯片区域的外周作为切割线而露出的绝缘层的工序；沿上述切割线照射激光且在上述SiC晶片的内部形成沿上述切割线的改性区域的工序；以及对上述SiC晶片施加外力且以上述改性区域为起点劈开上述SiC晶片的工序，上述改性区域的形成工序包括经由上述绝缘层向上述SiC晶片的内部照射激光的工序。
[C2]根据C1所述的SiC半导体装置的制造方法，形成具有5μm以上且20μm以下的宽度的上述切割线。
[C3]根据C1或者C2所述的SiC半导体装置的制造方法，在彼此相邻的多个上述芯片区域之间相邻的多个上述主面电极之间的距离为上述SiC晶片的厚度的40％以上。
[C4]根据C1～C3任一项中所述的SiC半导体装置的制造方法，还包括在各上述芯片区域中在上述主面电极的外侧的区域形成金属层的工序，在彼此相邻的多个上述芯片区域之间相邻的多个上述金属层之间的距离为上述SiC晶片的厚度的40％以上。
[C5]根据C1～C4任一项中所述的SiC半导体装置的制造方法，准备具有200μm以下的厚度的上述SiC晶片。SiC晶片的厚度是指SiC晶片的劈开工序时的厚度。
[D1]一种SiC半导体装置的制造方法，其包括：准备具有主面且由SiC单晶构成的SiC晶片的工序；在上述主面设定划分多个芯片区域的切断预定线的工序，该多个芯片区域包括形成功能器件的第一芯片区域、以及形成执行上述第一芯片区域的过程管理的监控图案的第二芯片区域；在上述主面上形成多个主面电极的工序，该多个主面电极以使上述切断预定线露出的方式分别包覆多个上述芯片区域，且分别形成上述功能器件的一部分以及上述监控图案的一部分；向从多个上述主面电极露出的上述切断预定线照射激光，形成改性成与SiC单晶不同的特性的改性区域的工序；以及以上述改性区域为起点劈开上述SiC晶片的工序。
[D2]根据D1所述的SiC半导体装置的制造方法，还包括在上述改性区域的形成工序之前，在上述主面上形成多个绝缘层的工序，该多个绝缘层部分地包覆多个上述主面电极，且在彼此相邻的多个上述芯片区域之间的区域划分使上述切断预定线露出的切割迹道，向从上述切割迹道露出的上述切断预定线照射上述激光。
[D3]根据D2所述的SiC半导体装置的制造方法，形成多个上述绝缘层，该多个上述绝缘层分别具有划分上述切割迹道的倾斜面。
[D4]根据D3所述的SiC半导体装置的制造方法，多个上述绝缘层分别具有以弯曲状凹陷的上述倾斜面。
[D5]根据D2～D4任一项中所述的SiC半导体装置的制造方法，上述切割迹道具有上述SiC晶片的厚度的10％以上且50％以下的宽度。
[D6]根据D2～D5任一项中所述的SiC半导体装置的制造方法，多个上述绝缘层包括树脂层。
[D7]根据D1～D6任一项中所述的SiC半导体装置的制造方法，上述切断预定线的设定工序包括在上述主面形成多个对准图案的工序，该多个对准图案划定上述切断预定线。
[D8]根据D7所述的SiC半导体装置的制造方法，在接近的多个上述对准图案之间的区域从多个上述对准图案空出间隔地划定上述切断预定线。
[D9]根据D7或者D8所述的SiC半导体装置的制造方法，设定多个上述芯片区域，该多个上述芯片区域分别具有配置有多个上述对准图案的周缘部，以在多个上述芯片区域残留多个上述对准图案的方式劈开上述SiC晶片。
[D10]根据D7～D9任一项中所述的SiC半导体装置的制造方法，上述对准图案的形成工序包括在上述主面形成沟槽的工序。
[D11]根据D1～D10任一项中所述的SiC半导体装置的制造方法，还包括在上述切断预定线的设定工序之后且在上述主面电极的形成工序之前，在上述主面上形成层间绝缘层的工序，上述主面电极形成于上述层间绝缘层上。
[D12]根据D11所述的SiC半导体装置的制造方法，形成包覆上述切断预定线的上述层间绝缘层，经由上述层间绝缘层向上述SiC晶片照射上述激光，上述SiC晶片与上述层间绝缘层一起被劈开。
[D13]根据D1～D12任一项中所述的SiC半导体装置的制造方法，设定格子状的上述切断预定线，该格子状的上述切断预定线将多个上述芯片区域划分成矩阵状。
[D14]根据D1～D13任一项中所述的SiC半导体装置的制造方法，设定有在SiC单晶的a轴方向以及m轴方向上延伸的格子状的上述切断预定线，该格子状的上述切断预定线将多个上述芯片区域划分成在SiC单晶的a轴方向以及m轴方向上排列的矩阵状，上述SiC晶片沿SiC单晶的a轴方向以及m轴方向被劈开。
[D15]根据D14所述的SiC半导体装置的制造方法，包括隔着一个或者多个上述第一芯片区域而在SiC单晶的a轴方向上对置的多个上述第二芯片区域。
[D16]根据D14或者D15所述的SiC半导体装置的制造方法，包括隔着一个或者多个上述第一芯片区域而在SiC单晶的m轴方向上对置的多个上述第二芯片区域。
[D17]根据D1～D16任一项中所述的SiC半导体装置的制造方法，上述第一芯片区域的个数为100个以上且10000个以下，上述第二芯片区域的个数为1个以上且20个以下。
[D18]根据D1～D17任一项中所述的SiC半导体装置的制造方法，上述第一芯片区域不具有监控图案。
[D19]根据D1～D18任一项中所述的SiC半导体装置的制造方法，准备上述SiC晶片，上述SiC晶片包括SiC基板以及SiC外延层，并具有由上述SiC外延层构成的上述主面。
[D20]一种SiC半导体装置，其特征在于，包括：SiC芯片，其具有在俯视时分别形成为四边形状的第一主面及第二主面、以及分别连接上述第一主面及上述第二主面且由劈开面分别构成的四个侧面；改性区域，其形成于各上述侧面，且改性成与SiC单晶不同的特性；作为配件图案的对准图案，其在俯视时从各上述侧面向内方空出间隔地形成于上述第一主面的周缘部；主面电极，其从各上述侧面向内方空出间隔地形成于上述第一主面上，且在俯视时使上述对准图案露出；以及绝缘层，其从各上述侧面向内方空出间隔地形成于上述第一主面上，并部分地包覆上述主面电极，且在俯视时在与上述侧面之间划分使上述对准图案露出的切割迹道，在俯视时，在位于上述切割迹道内的上述第一主面的周缘部，未形成上述对准图案以外的配件图案。
[D21]根据D20所述的SiC半导体装置，在俯视时，上述对准图案形成于上述第一主面的角部。
[D22]根据D20或者D21所述的SiC半导体装置，上述对准图案包括形成于上述第一主面的沟槽。
[D23]根据D22所述的SiC半导体装置，上述对准图案包括埋设于上述沟槽的绝缘体。
[D24]根据D20～D23任一项中所述的SiC半导体装置，还包括层间绝缘层，该层间绝缘层形成于上述第一主面上且包覆上述对准图案，上述主面电极形成于上述层间绝缘层上，上述绝缘层形成于上述层间绝缘层上。
本申请对应于2019年6月17日在日本国特许厅提出的特愿2019－112287号，本申请的所有公开在此通过引用而录入。虽然对本发明的实施方式进行了详细说明，但这些只不过是用于明确本发明的技术的内容的具体例，本发明不应限定性地解释为这些具体例，本发明的范围仅由附加的权利要求限定。
符号的说明
1—SiC半导体装置，2—SiC芯片，3—第一主面，4—第二主面，5A—侧面，5B—侧面，5C—侧面，5D—侧面，7—SiC外延层，8A—改性区域，8B—改性区域，8C—改性区域，8D—改性区域，20—对准图案，26—对准沟槽，27—绝缘体，30—层间绝缘层，32—第一主面电极，41—绝缘层，44—倾斜面，46—树脂层，62—SiC晶片，63—第一晶片主面，71—芯片区域，71A—第一芯片区域，71B—第二芯片区域，72—切断预定线，73—监控图案，90—切割迹道，93—改性区域，101—SiC半导体装置。

Claims (16)

1.一种SiC半导体装置的制造方法，其特征在于，包括：
准备具有主面且由SiC单晶构成的SiC晶片的工序；
在上述主面形成划定切断预定线的多个对准图案的工序，该切断预定线划分多个芯片区域，该多个芯片区域包括形成功能器件的第一芯片区域、以及形成间接地执行上述第一芯片区域的过程管理的监控图案的第二芯片区域；
在上述主面上形成多个主面电极的工序，该多个主面电极以使上述切断预定线露出的方式分别包覆多个上述芯片区域，且分别形成上述功能器件的一部分以及上述监控图案的一部分；
在上述主面上形成多个绝缘层的工序，该多个绝缘层部分地包覆多个上述主面电极，且分别具有在相邻的多个上述芯片区域之间的区域划分使多个上述对准图案与上述切断预定线一起露出的切割迹道的倾斜面；
经由上述切割迹道向从多个上述主面电极及多个上述绝缘层露出的上述切断预定线照射激光，在上述SiC晶片内形成改性成与SiC单晶不同的特性的改性区域的工序；以及
以上述改性区域为起点劈开上述SiC晶片的工序。
2.根据权利要求1所述的SiC半导体装置的制造方法，其特征在于，
上述SiC晶片的准备工序包括准备包括SiC基板以及SiC外延层且具有由上述SiC外延层形成的上述主面的上述SiC晶片的工序，
多个上述对准图案的形成工序包括在上述主面形成多个沟槽的工序，该多个沟槽在上述SiC外延层内具有侧壁以及底壁。
3.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
形成多个上述绝缘层，该多个上述绝缘层分别具有划分上述切割迹道的上述倾斜面，上述倾斜面是用于抑制上述绝缘层对上述激光的干涉的倾斜面。
4.根据权利要求3所述的SiC半导体装置的制造方法，其特征在于，
多个上述绝缘层分别具有以弯曲状凹陷的上述倾斜面。
5.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
上述切割迹道具有上述SiC晶片的厚度的10％以上且50％以下的宽度。
6.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
多个上述绝缘层包括树脂层。
7.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
在接近的多个上述对准图案之间的区域从多个上述对准图案空出间隔地划定上述切断预定线。
8.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
设定多个上述芯片区域，该多个上述芯片区域分别具有配置有多个上述对准图案的周缘部，
以在多个上述芯片区域残留多个上述对准图案的方式劈开上述SiC晶片。
9.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
还包括在多个上述对准图案的形成工序之后且在上述主面电极的形成工序之前，在上述主面上形成层间绝缘层的工序，
上述主面电极形成于上述层间绝缘层上。
10.根据权利要求9所述的SiC半导体装置的制造方法，其特征在于，
形成包覆上述切断预定线以及多个上述对准图案的上述层间绝缘层，
经由上述层间绝缘层向上述SiC晶片照射上述激光，
上述SiC晶片与上述层间绝缘层一起被劈开。
11.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
设定格子状的上述切断预定线，该格子状的上述切断预定线将多个上述芯片区域划分成矩阵状。
12.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
设定有在SiC单晶的a轴方向以及m轴方向上延伸的格子状的上述切断预定线，该格子状的上述切断预定线将多个上述芯片区域划分成在SiC单晶的a轴方向以及m轴方向上排列的矩阵状，
上述SiC晶片沿SiC单晶的a轴方向以及m轴方向被劈开。
13.根据权利要求12所述的SiC半导体装置的制造方法，其特征在于，
包括隔着一个或者多个上述第一芯片区域而在SiC单晶的a轴方向上对置的多个上述第二芯片区域。
14.根据权利要求12所述的SiC半导体装置的制造方法，其特征在于，
包括隔着一个或者多个上述第一芯片区域而在SiC单晶的m轴方向上对置的多个上述第二芯片区域。
15.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
上述第一芯片区域的个数为100个以上且10000个以下，
上述第二芯片区域的个数为1个以上且20个以下。
16.根据权利要求1或2所述的SiC半导体装置的制造方法，其特征在于，
上述第一芯片区域不具有监控图案。
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