CN113725234B - 像素驱动电路及其制备方法、阵列基板和显示装置 - Google Patents

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Abstract

本公开提供了一种像素驱动电路及其制备方法、阵列基板和显示装置，涉及显示技术领域，用于避免显示残像和显示亮点，同时降低功耗。该像素驱动电路包括驱动晶体管和与驱动晶体管耦接的开关晶体管，驱动晶体管包括第一有源层，第一有源层具有第一沟道区、第一源极区和第一漏极区；开关晶体管包括第二有源层，第二有源层具有第二沟道区、第二源极区和第二漏极区；其中，第二沟道区与第一沟道区的半导体基材相同，掺杂类型相同，第一沟道区的掺杂浓度大于第二沟道区的掺杂浓度。

Description

像素驱动电路及其制备方法、阵列基板和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种像素驱动电路及其制备方法、阵列基板和显示装置。
背景技术
目前，有机电致发光二极管显示装置(Organic Light-Emitting Diode Display，简称OLED)由于具有自发光、响应速度快、功耗低等优点，因而得到了越来越广泛的应用。
OLED显示装置所包括像素驱动电路中，一般通过多个薄膜晶体管(Thin FilmTransistor，简称TFT)来控制OLED的发光与否以及发光亮度。薄膜晶体管的形成离不开半导体材料，而受制于半导体材料的自身的特性，导致薄膜晶体管会存在漏电、导通电流变小等问题，并最终导致显示装置的显示画面出现亮点、残像等，使显示画面的观感变差，对显示装置的良率产生不利影响。
发明内容
本发明的实施例提供一种像素驱动电路及其制备方法、阵列基板和显示装置，用于避免显示残像和显示亮点，同时降低功耗。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供了一种像素驱动电路，包括驱动晶体管和与所述驱动晶体管耦接的开关晶体管；所述驱动晶体管包括第一有源层，所述第一有源层具有第一沟道区、第一源极区和第一漏极区；所述开关晶体管包括第二有源层，所述第二有源层具有第二沟道区、第二源极区和第二漏极区；其中，所述第二沟道区与所述第一沟道区的半导体基材相同，掺杂类型相同，所述第一沟道区的掺杂浓度大于所述第二沟道区的掺杂浓度。
在一些实施例中，所述第一沟道区的掺杂浓度为所述第二沟道区的掺杂浓度的1.375～2倍。
在一些实施例中，所述第二沟道区的掺杂浓度为5*10^11/cm2～8*10^11/cm2，所述第一沟道区的掺杂浓度比所述第二沟道区的掺杂浓度大3*10^11/cm2～5*10^11/cm2。
在一些实施例中，所述第一沟道区和所述第二沟道区中掺杂的离子为硼离子、铝离子、镓离子和铟离子中的任一者。
在一些实施例中，所述第一沟道区的宽长比小于所述第二沟道区的宽长比。
在一些实施例中，所述第一沟道区的宽度与所述第二沟道区的宽度相等，所述第一沟道区的长度大于所述第二沟道区的长度。
在一些实施例中，所述第一沟道区的掺杂浓度小于所述第一源极区和所述第一漏极区的掺杂浓度；所述第二沟道区的掺杂浓度小于所述第二源极区和所述第二漏极区的掺杂浓度。
在一些实施例中，所述半导体基材为多晶硅。
第二方面，提供一种阵列基板，包括第一方面任一实施例中所述的像素驱动电路。
第三方面，提供一种显示装置，包括第二方面任一实施例中所述的阵列基板。
第四方面，提供一种像素驱动电路的制备方法，所述像素驱动电路包括驱动晶体管和与所述驱动晶体管耦接的开关晶体管，所述像素驱动电路的制备方法包括：在衬底上采用半导体基材形成半导体图案；对所述半导体图案进行掺杂，以得到掺杂半导体图案，其中，掺杂半导体图案具有所述驱动晶体管的第一沟道区和所述开关晶体管的第二沟道区；所述第一沟道区与所述第二沟道区的半导体基材相同，掺杂类型相同，所述第一沟道区的掺杂浓度大于所述第二沟道区的掺杂浓度。
在一些实施例中，所述对所述半导体图案进行掺杂，以得到掺杂半导体图案包括：对所述半导体图案进行第一次掺杂以得到初始掺杂半导体图案；对所述初始掺杂半导体图案中与所述第一沟道区相对应的部分进行第二次掺杂，以得到所述掺杂半导体图案。
在一些实施例中，所述对所述初始掺杂半导体图案中与所述第一沟道区相对应的部分进行第二次掺杂，以得到所述掺杂半导体图案包括：利用金属掩膜版对所述初始掺杂半导体图案中除第一沟道区以外的部分进行遮挡，再对所述初始掺杂半导体图案中与所述第一沟道区相对应的部分进行第二次掺杂。
在一些实施例中，所述的像素驱动电路的制备方法还包括：对所述掺杂半导体图案中除所述第一沟道区和所述第二沟道区之外的部分进行掺杂，以形成包含所述驱动晶体管的第一源极区和述第一漏极区、所述开关晶体管的第二源极区和第二漏极区的有源图案层。
设置驱动晶体管的第一沟道区的掺杂浓度大于开关晶体管的第二沟道区的掺杂浓度，使得第一沟道区具有较稳定的载流子浓度，减少第一沟道区中的载流子缺陷数量，确保驱动晶体管的阈值电压偏移量较为均一，不同驱动晶体管的导通电流的变化幅度也较为均一，从而能够避免因阈值电压漂移量不同所导致的短期残像，提升显示效果。同时，能够使驱动晶体管的阈值电压正向偏移，外加电压后驱动晶体管更容易被开启，有利于降低功耗。此外，分别对第一沟道区和第二沟道区的掺杂浓度进行设置，能够避免开关晶体管的阈值电压与驱动晶体管的阈值电压同步正向偏移，确保开关晶体管阈值电压的正向偏移程度较小，降低出现亮点的风险。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开至少一个实施例提供的显示面板的结构图；
图2为本公开至少一个实施例提供的衬底的结构图；
图3为本公开至少一个实施例提供的像素驱动电路的等效电路图；
图4为本公开至少一个实施例提供的像素驱动电路的时序图；
图5为本公开至少一个实施例提供的晶体管的结构图；
图6为本公开至少一个实施例提供的像素驱动电路中有源图案层的结构图；
图7为本公开至少一个实施例提供的晶体管的I-V关系曲线；
图8为本公开至少一个实施例提供的沟道区掺杂浓度不同的晶体管的I-V关系曲线；
图9为本公开至少一个实施例提供的像素驱动电路的制备流程图；
图10A～图10E为本公开至少一个实施例提供的像素驱动电路的制备工艺流程图；
图11为本公开至少一个实施例提供的掺杂半导体图案的制备流程图；
图12为本公开至少一个实施例提供的掺杂半导体图案的制备工艺流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
“多个”是指至少两个。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
近年来，OLED显示装置的市场占有率不断提升，消费市场对OLED显示装置的画质和良率的要求也越来越高。低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)技术是新一代的薄膜晶体管制造工艺，应用了LTPS TFT的OLED显示装置具有更快的响应时间，更高的分辨率，以及更佳的显示画面品质。LTPS技术虽然得到大力发展，但在大面积制备LTPS TFT时，不同位置处的LTPS TFT常在阈值电压、迁移率等电学参数具有非均匀性，这种非均匀性会表现为OLED显示装置的亮度差异，并被人眼所感知，导致显示装置的显示画面出现亮点、残像等。
为了解决上述问题，本公开的一些实施例提供了一种显示装置，被配置为显示图像；例如，可以显示静态图像或动态图像等。
示例性地，该显示装置可以是：显示器，电视，广告牌，具有显示功能的激光打印机、家电、大面积墙壁、信息查询设备(如电子政务、银行、医院、电力等部门的业务查询设备)，手机，个人数字助理(Personal Digital Assistant，PDA)，数码相机，便携式摄录机和导航仪等中的任一种；还可以是微显示器，或者包含微显示器的产品，例如近眼显示器或可穿戴设备等，具体地可以是AR/VR***、智能眼镜、头戴式显示器(Head Mounted Display，简称为HMD)和抬头显示器(Head Up Display，简称为HUD)。
示例性地，该显示装置可以是显示面板，也可以是包括显示面板和驱动电路(驱动电路与显示面板耦接，被配置为驱动显示面板显示图像)的产品。显示面板可以是OLED(Organic Light Emitting Diode，有机发光二极管)面板、QLED(Quantum Dot LightEmitting Diodes，量子点发光二极管)面板、微LED(包括：Mini LED或Micro LED)面板等。
示例性地，参见图1，显示面板10具有显示区(Active Area，简称AA区)和周边区S。其中，周边区S位于显示区至少一侧。示例性地，周边区S可以围绕显示区一圈设置。
示例性地，继续参见图1，显示面板10可以包括多个子像素P，多个子像素P位于AA区。多个子像素P可以呈阵列排布。例如，沿X方向排列成一排的子像素P称为同一子像素P，沿Y方向排列成一排的子像素P称为同一列子像素P。多个子像素P可以包括第一颜色子像素、第二颜色子像素和第三颜色子像素；例如，第一颜色、第二颜色和第三颜色为三基色；例如，第一颜色、第二颜色和第三颜色分别为红色、绿色和蓝色；即，多个子像素P包括红色子像素、绿色子像素和蓝色子像素。
在本公开的一些实施例中，参见图1，显示面板10包括阵列基板100和待驱动件(例如，发光器件L)，阵列基板100包括衬底110和设置在衬底110上的至少一个(例如多个)像素驱动电路120。待驱动件设置于阵列基板100上，由阵列基板100中的像素驱动电路120驱动工作。
示例性地，衬底110可以是刚性衬底基板，例如可以为玻璃衬底基板或PMMA(Polymethyl methacrylate，聚甲基丙烯酸甲酯)衬底基板等。又示例地，衬底110可以是柔性衬底基板，例如可以为PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)衬底基板、PEN(Polyethylene naphthalate two formic acid glycol ester，聚萘二甲酸乙二醇酯)衬底基板或PI(Polyimide，聚酰亚胺)衬底基板等。参见图2，衬底110还可以包括衬底基板PI和在衬底基板PI上形成的至少一个膜层，例如，屏障层(Barrier)、缓冲层(Buffer)等。示例性地，继续参见图2，衬底110可以包括多个(例如两个)层叠设置的衬底单元，相邻两个衬底单元之间可以设置非晶硅层，用于增加相邻两个衬底单元之间的粘附力。每个衬底单元可以包括：衬底基板PI和设置在衬底基板PI上的屏障层。
示例性地，参见图1，显示面板10中的至少一个子像素P(例如每个)包括像素驱动电路120和发光器件L。其中，像素驱动电路120与发光器件L耦接。像素驱动电路120被配置为驱动发光器件L发光。示例性地，多个像素驱动电路120呈阵列排布。
本公开的实施例对像素驱动电路120的具体结构不作限定，可以根据实际情况进行设计。示例性地，像素驱动电路120由薄膜晶体管(Thin Film Transistor，简称TFT)、存储电容器(Capacitance，简称C)等电子器件组成。例如，像素驱动电路120可以包括两个薄膜晶体管(一个开关晶体管和一个驱动晶体管)和一个存储电容器，构成2T1C结构；当然，像素驱动电路120还可以包括两个以上的薄膜晶体管(多个开关晶体管和一个驱动晶体管)和至少一个电容器，例如参考图3，像素驱动电路120可以包括一个存储电容器C和七个晶体管(六个开关晶体管SW以及一个驱动晶体管DR)，构成7T1C结构。
示例性地，对薄膜晶体管的类型不做过多限制。例如，薄膜晶体管可以为氧化物薄膜晶体管(Oxide TFT)、低温多晶硅薄膜晶体管等。像素驱动电路120可以仅包括氧化物薄膜晶体管，也可以仅包括低温多晶硅薄膜晶体管，还可以同时包括氧化物薄膜晶体管和低温多晶硅薄膜晶体管。
示例性地，参见图3，以像素驱动电路120为如图所示的7T1C结构为例，除多个像素驱动电路120外，阵列基板100上还设置有多条信号线，例如，栅线GL，数据线DL，发光控制信号线EM，初始化信号线Init以及复位信号线RST和RST’等。其中，栅线GL可以用来传输栅极驱动信号；数据线DL被配置为待驱动件提供数据信号(数据电流或数据电压)，以驱动待驱动件工作；驱动控制信号线(例如发光控制信号线EM)可以用来传输驱动控制信号(例如发光控制信号)；初始化信号线Init可以用来传输初始化信号；复位信号线RST和RST’可以用来传输复位信号。
示例性地，同一行的各个像素驱动电路120可以与一条栅线GL、一条复位信号线RST、一条复位信号线RST’以及一条发光控制信号线EM耦接。其中，与同一行的各个像素驱动电路120耦接的复位信号线RST和复位信号线RST’，二者可以是两条信号线，分别传输不同的复位信号；也可以是同一条信号线，传输相同的复位信号。示例性地，同一列的像素驱动电路120可以与同一条数据线DL耦接。
示例性地，参见图3，7个薄膜晶体管包括驱动晶体管DR、数据写入晶体管T1、补偿晶体管T2、复位晶体管T3、发光控制晶体管T4和T5以及阳极复位晶体管T6。其中，补偿晶体管T2和数据写入晶体管T1的控制极用于接收栅极驱动信号，发光控制晶体管T4和T5的控制极用于接收栅极驱动信号，复位晶体管T3和阳极复位晶体管T6的控制极用于接收复位信号。
示例性地，参见图3和图4，首先，在复位阶段，复位晶体管T3和阳极复位晶体管T6响应于复位信号导通，初始化信号通过复位晶体管T3和阳极复位晶体管T6，分别传输至驱动晶体管DR的控制极g和发光器件L的阳极，达到对驱动晶体管DR的控制极g和发光器件L的阳极进行复位的目的。其次，在数据写入阶段，补偿晶体管T2响应于栅极驱动信号导通，驱动晶体管DR的控制极g与漏极d耦接，该驱动晶体管DR呈二极管导通状态，同时，数据写入晶体管T1响应于栅极驱动信号导通，数据信号通过数据写入晶体管T1写入至驱动晶体管DR的源极s，并将由数据信号和驱动晶体管DR的阈值电压得到的补偿信号施加到驱动晶体管DR的控制极g。之后，在发光阶段，发光控制晶体管T4和T5响应于发光控制信号导通，第一电源电压线VDD与第二电源电压端VSS之间的电流通路导通，基于驱动晶体管DR的控制极g的电压与第一电源电压信号(第一电源电压线VDD提供的信号)之间的差产生的驱动电流通过上述电流通路传输至发光器件L，以驱动发光器件L进行发光。示例性地，发光器件L的一极(例如阳极)与像素驱动电路120耦接，发光器件L的另一极(例如阴极)与第二电源电压端VSS耦接，该第二电源电压端VSS可以被配置为传输直流电压，例如直流低电压。
示例性地，发光器件L可以采用发光二极管(Light Emitting Diode，LED)、OLED或量子点发光二极管(Quantum Dot Light Emitting Diodes，QLED)等。发光器件L包括阴极和阳极，以及位于阴极和阳极之间的发光功能层。其中，发光功能层例如可以包括发光功能层(Emission layer，EML)、位于发光功能层和阳极之间的空穴传输层(Hole TransportingLayer，HTL)、以及位于发光功能层和阴极之间的电子传输层(Election TransportingLayer，ETL)。当然，根据需要，在一些实施例中，还可以在空穴传输层和阳极之间设置空穴注入层(Hole Injection Layer，HIL)，以及在电子传输层和阴极之间设置电子注入层(Election Injection Layer，EIL)。
示例性地，阳极例如可由具有高功函数的透明导电材料形成，其电极材料可以包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓(IGO)、氧化镓锌(GZO)、氧化锌(ZnO)、氧化铟(In2O3)、氧化铝锌(AZO)和碳纳米管等；阴极例如可由高导电性和低功函数的材料形成，其电极材料可以包括镁铝合金(MgAl)和锂铝合金(LiAl)等合金或者镁(Mg)、铝(Al)、锂(Li)和银(Ag)等金属单质。发光层的材料可以根据其发射光颜色的不同进行选择。例如，发光功能层的材料包括荧光发光材料或磷光发光材料。在本公开至少一个实施例中，发光功能层可以采用掺杂体系，即在主体发光材料中混入掺杂材料来得到可用的发光材料。示例性地，主体发光材料可以采用金属化合物材料、蒽的衍生物、芳香族二胺类化合物、三苯胺化合物、芳香族三胺类化合物、联苯二胺衍生物和三芳胺聚合物等。
为了表述简便，下文中将像素驱动电路中除驱动晶体管以外的其他薄膜晶体管均称为开关晶体管。示例性地，参见图3，像素驱动电路120中的数据写入晶体管T1、补偿晶体管T2、复位晶体管T3、发光控制晶体管T4和T5以及阳极复位晶体管T6均为开关晶体管SW，像素驱动电路120包括一个驱动晶体管DR和至少一个(例如6个)开关晶体管SW。
下面，以像素驱动电路120为上述的7T1C结构为例，详细介绍像素电路中薄膜晶体管的具体结构。
示例性地，参见图5，至少一个(例如每个)薄膜晶体管可以包括在衬底上依次堆叠的有源层、栅绝缘层、栅极、层间绝缘层和同层设置的源极和漏极。其中，有源层包括源极区、漏极区和设置在源极区与漏极区之间的沟道区，源极层与有源层中的源极区耦接，漏极层与有源层中的漏极区耦接，同一个像素驱动电路中多个晶体管的有源层构成有源图案层。
在一些实施例中，参见图3和图6，像素驱动电路120包括有源图案层SP，像素驱动电路120中包括相互耦接的驱动晶体管DR和开关晶体管SW。驱动晶体管DR包括第一有源层130，第一有源层130具有第一源极区131、第一沟道区132和第一漏极区133，开关晶体管SW包括第二有源层140，第二有源层140具有第二源极区141、第二沟道区142和第二漏极区143，第二沟道区142与第一沟道区132的半导体基材相同。如前所述，开关晶体管SW包括数据写入晶体管T1、补偿晶体管T2、复位晶体管T3、发光控制晶体管T4和T5以及阳极复位晶体管T6，具体的，数据写入晶体管T1包括第二有源层140a，第二有源层140a具有第二源极区141a、第二沟道区142a和第二漏极区143a；补偿晶体管T2包括第二有源层140b，第二有源层140b具有第二源极区141b、第二沟道区142b和第二漏极区143b；复位晶体管T3包括第二有源层140c，第二有源层140c具有第二源极区141c、第二沟道区142c和第二漏极区143c；发光控制晶体管T4包括第二有源层140d，第二有源层140d具有第二源极区141d、第二沟道区142d和第二漏极区143d；发光控制晶体管T5包括第二有源层140e，第二有源层140e具有第二源极区141e、第二沟道区142e和第二漏极区143e；阳极复位晶体管T6包括第二有源层140f，第二有源层140f具有第二源极区141f、第二沟道区142f和第二漏极区143f。
示例性地，参见图3和图6，第一沟道区132与第二沟道区142的半导体基材相同，即第一有源层130与第二有源层140的半导体基材相同，也即像素驱动电路120的有源图案层的半导体基材为同种半导体材料，具体的，可以为氧化铟镓锌(IGZO)和/或多晶硅等。例如，可以采用低温多晶硅(LTPS)作为驱动晶体管DR和开关晶体管SW的半导体基材(即显示面板10为LTPS显示面板10)，又例如，可以同时采用LTPS和IGZO，其中，驱动晶体管DR和至少一个(例如一个)开关晶体管SW的半导体基材均为IGZO，像素驱动电路120中其他晶体管的有源层材料为LTPS(即显示面板10为LTPO显示面板10)。其中，LTPS TFT可以为N型金属-氧化物-半导体(Negative channel Metal Oxide Semiconductor，简称NMOS)晶体管或P型(Positive channel Metal Oxide Semiconductor，简称PMOS)晶体管。为了表述简便，下文中以驱动晶体管DR和开关晶体管SW的半导体基材为低温多晶硅、均为PMOS管为例，继续对本公开的方案进行解释说明。
低温多晶硅基材由许多p-Si晶粒构成，基材中p-Si晶粒间的晶界含有许多层错、位错与缺陷，存在大量的悬挂键，容易形成载流子陷阱，载流子陷阱会捕获载流子，使残留的可移动的载流子浓度发生变化，造成阈值电压的漂移且漂移量具有非均匀性。在显示不同的显示画面时，由于显示面板内不同位置处的像素驱动电路120中，驱动晶体管DR的阈值电压漂移量不同，且不同驱动晶体管DR的导通电流的变化幅度不同，导致显示画面的显示亮度存在可被人眼感受到的差异，表示为显示画面出现残像。
当载流子被晶界处的载流子陷阱捕获且长时间地存在陷阱中时，会导致驱动晶体管DR的阈值电压向负方向偏移，进而对显示面板的显示效果产生不良影响。相关技术中，一般通过正向调整驱动晶体管DR的阈值电压以避免显示画面出现残像。例如，可以改变有源层和栅绝缘层的材料和厚度，或者对有源层进行热处理以减少晶界缺陷，又或者可以对有源层进行掺杂从而使得阈值电压正向偏移。具体的，使晶体管的阈值电压正向偏移即使阈值电压数值的绝对值更小。例如，当驱动晶体管DR和开关晶体管SW均为PMOS管时，其阈值电压的数值为负值，使驱动晶体管DR和开关晶体管SW的阈值电压正向偏移即为使其阈值电压的数值更接近0V；而当驱动晶体管DR和开关晶体管SW均为NMOS管时，其阈值电压的数值为正值，使其阈值电压正向偏移也为使其阈值电压的数值更接近0V。
然而，如前所述，改变有源图案层和栅绝缘层的材料和厚度会对阵列基板整体的应力匹配造成不良影响，导致阵列基板容易出现裂纹甚至断裂，影响产品良率。对有源图案层进行热处理虽然能够获得较大的晶粒尺寸，减少晶粒之间的缺陷，但需要衬底采用石英或其他特质的耐高温玻璃，不利于实用化，同时高温工艺容易导致有源图案层与衬底的剥离，同样会影响产品良率。此外，前述的两种方法和对有源层进行掺杂均是对所有像素驱动电路120的有源图案层进行的调整，在驱动晶体管DR的阈值电压正向偏移的同时，多个开关晶体管SW的阈值电压也正向偏移。
参见图7，曲线A为阈值电压未正向偏移的晶体管TA的I-V关系曲线，曲线B为阈值电压正向偏移的晶体管TB的I-V关系曲线，晶体管TA的阈值电压为VA，晶体管TB的阈值电压为VB。当施加在晶体管TA和晶体管TB控制极的电压均为V1，V1<VA且V1<VB时，可以看出此时晶体管TB的漏电流IB大于晶体管TA的漏电流IA。由此可见，阈值电压的正向偏移会使得晶体管的漏电流增大，也即前述的各种方法均会使得驱动晶体管DR和开关晶体管SW的漏电流增大。参见图3和图4，若采用了前述的任一方法使得像素驱动电路120中各晶体管的阈值电压正向偏移，在发光阶段，复位晶体管T3处于关闭状态，驱动晶体管DR和发光控制晶体管T4、T5处于导通状态，由于阈值电压的正向偏移，复位晶体管T3的漏电流增大，使得N1节点电位的下拉程度增大，驱动晶体管DR的控制极g的电压与第一电源电压信号的电压差增大，导通电流相应变大，增大的导通电流经过电流通路传输至发光器件L，会使发光器件L的发光亮度增大，导致显示画面亮点高发，影响显示品质。
在本公开的一些实施例中，参见图3和图6，第一沟道区132和第二沟道区142的掺杂类型相同，第一沟道区132的掺杂浓度大于第二沟道区142的掺杂浓度。示例性地，掺杂类型包括P型掺杂和N型掺杂，具体的，P型掺杂为向半导体基材中掺杂三价杂质元素(如硼、铝、镓、铟等)以形成P型半导体，N型掺杂为向半导体基材中掺杂五价杂质元素(如磷、锑、砷等)以形成N型半导体。第一沟道区132和第二沟道区142的掺杂类型相同，即第一沟道区132和第二沟道区142的掺杂类型均为P型掺杂，或者第一沟道区132和第二沟道区142的掺杂类型均为N型掺杂。例如，第一沟道区132和第二沟道区142的掺杂类型均为P型掺杂。由前述内容可知，对有源图案层进行掺杂会使像素驱动电路120中的各个晶体管的阈值电压均正向偏移，容易导致亮点的高发。而在本公开实施例中，第一沟道区132的掺杂浓度大于第二沟道区142的掺杂浓度，即在制备形成像素驱动电路120的有源图案层时，对开关晶体管SW的第二有源层140进行掺杂的掺杂浓度，小于对驱动晶体管DR的第一有源层130进行掺杂的掺杂浓度。从而使得驱动晶体管DR的阈值电压正向偏移的程度较大，开关晶体管SW的阈值电压正向偏移的程度较小。示例性地，可以通过高温扩散或离子注入等方式对半导体基材进行掺杂。例如，本公开实施例中可以通过离子注入的方式实现对半导体基材的掺杂，以形成掺杂浓度不同的第一沟道区132和第二沟道区142。示例性地，可以对第一沟道区132和第二沟道区142分别进行掺杂，使得形成的有源层图案中，第一沟道区132的掺杂浓度大于第二沟道区142的掺杂浓度。又示例地，可以先对第一沟道区132和第二沟道区142同时进行第一次掺杂，再对第一沟道区132进行第二次掺杂，同样能够形成掺杂浓度不同的第一沟道区132和第二沟道区142。具体的，对实现上述设置的具体工艺步骤不作过多限制，只限制存在至少一个对第一沟道区132和第二沟道区142分别进行不同浓度掺杂的工艺步骤即可。
如上所述，对各个像素驱动电路120中驱动晶体管DR的第一沟道区132进行较大浓度的掺杂，使得第一沟道区132的载流子浓度增大，这样即使有部分载流子被晶界处的载流子陷阱捕获，在第一沟道区132中可移动的载流子浓度仍能保持在一定数值，显示面板10内不同位置处的像素驱动电路120中，驱动晶体管DR的阈值电压偏移量较为均一，不同驱动晶体管DR的导通电流的变化幅度也较为均一，从而能够避免因阈值电压漂移量不同所导致的短期残像，提升显示效果。同时，采用杂质元素离子对第一沟道区132进行较大浓度的掺杂，在一定程度上杂质元素离子能够对载流子陷阱进行填补，同样能够起到维持阈值电压偏移量均匀性的作用，进一步降低出现残像的风险。此外，驱动晶体管DR的阈值电压正向偏移，宏观上表现为开启驱动晶体管DR所需要的电压更小，从而有利于功耗的降低。
另外，由前述内容可知，掺杂浓度越大，晶体管阈值电压的正向偏移程度越大。对第一沟道区132和第二沟道区142分别进行掺杂，使得第一沟道区132的掺杂浓度大于第二沟道区142的掺杂浓度，能够在通过掺杂增大第二沟道区142可移动载流子浓度进而增大开关晶体管SW导通电流的前提下，确保开关晶体管SW阈值电压的正向偏移程度较小，避免正向偏移程度过大导致开关晶体管SW的漏电流大幅增大，降低出现亮点的风险。
示例性地，参见图3和图6，第一沟道区132和第二沟道区142中掺杂的离子为硼离子、铝离子、镓离子和铟离子中的任一者。例如，第一沟道区132和第二沟道区142中掺杂的离子均为硼离子。由于硼离子的半径与硅原子的半径较为接近，因此通过离子注入向半导体基材中注入硼离子，不但能够增大载流子浓度，还能对载流子陷阱进行填补，在进一步减小因载流子陷阱捕获载流子所导致的晶体管阈值电压漂移程度的前提下，避免造成半导体基材的损坏。
示例性地，参见图3和图6，第一沟道区132的宽长比小于第二沟道区142的宽长比。具体的，第一沟道区132的宽度W1与第二沟道区142的宽度W2相等，第一沟道区132的长度L1大于第二沟道区142的长度L2。例如，开关晶体管SW中第二沟道区142的长度L2为4μm，宽度W2为3μm，第二沟道区142的宽长比为3/4，驱动晶体管DR中第一沟道区132的长度L1为20μm，宽度W1为3μm，第一沟道区132的宽长比为3/20。具体的，设置第一沟道区132具有更大的沟道长度L1，能够避免驱动晶体管DR漏电，同时避免因沟道长度L1过小而出现短沟道效应对驱动晶体管DR的特性产生诸如阈值电压降低、漏致势垒降低、载流子表面散射、速度饱和、离子化和热电子效应等不良影响，从而降低驱动晶体管DR各项特性对沟道长度L1变化的敏感性，形成更稳定的驱动晶体管DR，使得位于显示面板不同位置像素驱动电路120中的各驱动晶体管DR的均一性提高，以避免出现短期残像。在保证驱动晶体管DR特性稳定的前提下，设置开关晶体管SW具有更小的沟道长度L2，有利于增大电路的集成度，减小器件尺寸。
在本公开的一些实施例中，参见图3和图6，第一沟道区132的掺杂浓度为第二沟道区142的掺杂浓度的1.375～2倍。具体的，第二沟道区142的掺杂浓度为5*10^11/cm2～8*10^11/cm2，第一沟道区132的掺杂浓度比第一沟道区132的掺杂浓度大3*10^11/cm2～5*10^11/cm2。示例性地，该掺杂浓度为第一沟道区132和第二沟道区142远离衬底110一侧表面的掺杂浓度，可以通过飞行时间二次离子质谱仪(Time of Flight Secondary Ion MassSpectrometry，简称TOF-SIMS)或者其他界面和膜层元素分析手段检测得到。
示例性地，参见图3和图6，可以对第一沟道区132和第二沟道区142分别进行掺杂，即在第一次掺杂工艺中，仅对第一沟道区132和第二沟道区142中的一者进行掺杂，在第二次掺杂工艺中，对第一沟道区132和第二沟道区142中的另一者进行掺杂，使得形成的有源层图案中第一沟道区132的掺杂浓度小于第二沟道区142的掺杂浓度。例如，在第一次掺杂工艺中，通过离子注入仅向第二沟道区142中掺杂硼离子，硼离子的浓度为5*10^11/cm2，第一沟道区132的掺杂浓度为第二沟道区142的掺杂浓度的2倍，在第二次掺杂工艺中，通过离子注入仅向第一沟道区132中掺杂硼离子，硼离子的浓度为10*10^11/cm2，得到第一沟道区132的掺杂浓度比第二沟道区142的掺杂浓度大5*10^11/cm2的有源层图案。
又示例地，参见图3和图6，同样是对第一沟道区132和第二沟道区142分别进行掺杂，在第一次掺杂工艺中，对第一沟道区132和第二沟道区142同时进行掺杂，在第二次掺杂工艺中，仅对第一沟道区132进行掺杂。例如，在第一次掺杂工艺中，通过离子注入同时向第一沟道区132和第二沟道区142中掺杂硼离子，硼离子的浓度为5*10^11/cm2，第一沟道区132的掺杂浓度为第二沟道区142的掺杂浓度的1.6倍，在第二次掺杂工艺中，通过离子注入仅向第一沟道区132中掺杂硼离子，硼离子的浓度为3*10^11/cm2，可得到第一沟道区132的掺杂浓度比第二沟道区142的掺杂浓度大3*10^11/cm2的有源层图案。
参见图3、图6和图8，对前述的第一沟道区132的掺杂浓度大于第二沟道区142的掺杂浓度的像素驱动电路120，获取如图8所示的开关晶体管SW和驱动晶体管DR的I-V曲线。具体的，在第一次掺杂工艺中，通过离子注入同时向第一沟道区132和第二沟道区142中掺杂硼离子，硼离子的浓度为5*10^11/cm2，从而得到掺杂后的开关晶体管SW的I-V曲线S1，和第一次掺杂后的驱动晶体管DR的I-V曲线D1。为了形成对照，设置对第一沟道区132进行的第二次掺杂的硼离子浓度不同，在第一组的第二次掺杂工艺中，通过离子注入仅向第一沟道区132中掺杂硼离子，硼离子的浓度为3*10^11/cm2，得到第一组驱动晶体管DR曲线D21，和第一组开关晶体管SW曲线S21；在第二组的第二次掺杂工艺中，通过离子注入仅向第一沟道区132中掺杂硼离子，硼离子的浓度为5*10^11/cm2，得到第二组驱动晶体管DR曲线D22，和第二组开关晶体管SW曲线S22。其中，曲线S1对应的开关晶体管SW的阈值电压为VS1，第一组开关晶体管SW曲线S21对应的开关晶体管SW的阈值电压为VS21，第二组开关晶体管SW曲线S22对应的开关晶体管SW的阈值电压为VS22，曲线D1对应的驱动晶体管DR的阈值电压为VD1，第一组驱动晶体管DR曲线D21对应的驱动晶体管DR的阈值电压为VD21，第二组驱动晶体管DR曲线D22对应的驱动晶体管DR的阈值电压为VD22。如图所示，VS1＝VS21＝VS22，这是由于在第二次掺杂工艺中仅对第一沟道区132进行掺杂，因此第二沟道区142的掺杂浓度维持不变，相应地开关晶体管SW的阈值电压也不变；VD1<VD21，VD1<VD22，可见对驱动晶体管DR进行第二次掺杂能够使驱动晶体管DR的阈值电压正向偏移；VD21<VD22，可见随着第二次掺杂工艺掺杂浓度的增加，驱动晶体管DR的阈值电压正向偏移程度也相应增大。
可以看出，本公开实施例的相应设置能够在实现驱动晶体管DR的阈值电压正向偏移的前提下，维持开关晶体管SW的阈值电压不变，从而能够在减轻残像和降低功耗的前提下，避免出现因开关晶体管SW的阈值电压正向偏移所引起的亮点。
在形成晶体管的过程中，需要对位于沟道区两侧的有源层部分进行导体化处理，具体的，可以通过掺杂(例如离子注入)的方式对位于沟道区两侧的有源层部分进行导体化处理，以形成晶体管的源极区和漏极区，在此前提下，使形成的源极区和漏极区的掺杂浓度远大于沟道区的掺杂浓度，能够使晶体管具有较高的注入效率(也即发射效率)。因此，示例性地，参见图3和图6，设置第一沟道区132的掺杂浓度小于第一源极区131和第一漏极区133的掺杂浓度，第二沟道区142的掺杂浓度小于第二源极区141和第二漏极区143的掺杂浓度，从而能够保证驱动晶体管DR和开关晶体管SW均具有较高的注入效率。具体的，当晶体管为PMOS管时，晶体管的源极区和漏极区均进行P型掺杂，反之，若为NMOS管时，则进行N型掺杂。例如，开关晶体管SW和驱动晶体管DR为PMOS管，第一源极区131、第一漏极区133、第二源极区141和第二漏极区143的掺杂类型相同，均为P型掺杂，可以通过离子注入向半导体基材中掺杂硼离子，硼离子的掺杂浓度可以在8*10^14/cm2～1*10^15/cm2之间。当像素驱动电路120中的各晶体管类型一致(即均为PMOS管或NMOS管)时，多个晶体管的源极区和漏极区可以通过一次掺杂工艺形成，多个晶体管的源极区和漏极区的掺杂浓度可以相同。示例性地，第一沟道区132、第一源极区131、第一漏极区133、第二沟道区142、第二源极区141和第二漏极区143的掺杂类型相同，均为P型掺杂，掺杂的离子也可以相同，例如均为硼离子。第一沟道区132和第二沟道区142的掺杂浓度均远小于第一源极区131、第一漏极区133、第二源极区141和第二漏极区143的掺杂浓度，这是因为对第一沟道区132和第二沟道区142进行的是轻度掺杂，从而可以调节驱动晶体管DR和开关晶体管SW的阈值电压的正向偏移程度；而对第一源极区131、第一漏极区133、第二源极区141和第二漏极区143进行的是重度掺杂，从而能够使得晶体管的源极区和漏极区导体化。
由于形成源极区和漏极区时的掺杂浓度远大于形成第一沟道区132和第二沟道区142时的掺杂浓度，相较于形成源极区和漏极区时的掺杂浓度，形成第一沟道区132和第二沟道区142时的掺杂浓度可忽略不计，因此在形成第一沟道区132的掺杂浓度小于第二沟道区142的掺杂浓度的有源层图案时，可以直接对第一有源层130和第二有源层140进行轻度掺杂，后续再通过掺杂工艺直接对第一有源层130和第二有源层140中的部分进行重度掺杂形成第一源极区131、第一漏极区133、第二源极区141和第二漏极区143，此时，第一源极区131和第一漏极区133的掺杂浓度大于第二源极区141和第二漏极区143的掺杂浓度。
本公开的另一些实施例提供了一种像素驱动电路的制备方法，可用于制备如前述任一实施例中所记载的像素驱动电路。参见图9，该像素驱动电路的制备方法包括：
S101、在衬底上采用半导体基材形成半导体图案。
示例性地，半导体基材可以为低温多晶硅。参见图10A，可以采用涂覆、磁控溅射、热蒸发或者等离子体增强化学气相沉积法(Plasma Enhanced Chemical VaporDeposition，简称PECVD)等方法在衬底210上沉积低温多晶硅，形成半导体层220。
在采用半导体基材形成半导体层后，示例性地，参见图10B，可以通过一次构图工艺(例如，黄光工艺)将半导体层220图案化，形成半导体图案230。其中，构图工艺是指能够形成至少一个具有一定形状的图案的工艺，图案化的步骤可以包括：涂覆光刻胶、曝光、显影、刻蚀和剥离光刻胶等。
示例性地，参见图10B，半导体图案230包括至少一个(例如一个)第一初始沟道区231b和分别位于第一初始沟道区231b两侧的第一初始源极区231a和第一初始漏极区231c，以及少一个(例如多个)第二初始沟道区232b和分别位于第二初始沟道区232b两侧的第二初始源极区232a和第二初始漏极区232c。
S102、对半导体图案230进行掺杂，以得到掺杂半导体图案。
具体的，参见图10D，掺杂半导体图案250具有驱动晶体管(图中未示出)的第一沟道区251b和开关晶体管(图中未示出)的第二沟道区252b，以及分别位于第一沟道区251b两侧的第一过渡源极区251a和第一过渡漏极区251c、分别位于第二沟道区252b两侧的第二过渡源极区242a和第二过渡漏极区242c。其中，第一沟道区251b由第一初始沟道区231b经过掺杂工艺形成，第二沟道区252b由第二初始沟道区232b经过掺杂工艺形成，第一过渡源极区251a和第一过渡漏极区251c分别由第一初始源极区231a和第一初始漏极区231c经过掺杂工艺形成，第二过渡源极区242a和第二过渡漏极区242c分别由第二初始源极区232a和第二初始漏极区232c经过掺杂工艺形成。由于第一初始沟道区231b和第二初始沟道区232b的半导体基材均为低温多晶硅，因此前两者分别进过掺杂工艺得到的第一沟道区251b和第二沟道区252b的半导体基材也相同。示例性地，可以通过离子注入的方式向第一初始沟道区231b和第二初始沟道区232b的半导体基材中掺杂硼离子，使得第一沟道区251b与第二沟道区252b的掺杂类型相同，均为P型掺杂，在此前提下，设置第一沟道区251b的掺杂浓度大于第二沟道区252b的掺杂浓度。
示例性地，参见图11，对半导体图案230进行掺杂，以得到掺杂半导体图案250包括：
S201、对半导体图案230进行第一次掺杂以得到初始掺杂半导体图案。
示例性地，参见图10C，可以通过离子注入的方式向半导体图案230整体进行掺杂，注入的离子为硼离子，离子束的能量量级为10KeV，掺杂浓度为5*10^11/cm2～8*10^11/cm2。具体的，初始掺杂半导体图案240具有驱动晶体管(图中未示出)的第一中间沟道区241b和开关晶体管(图中未示出)的第二沟道区242b，以及分别位于第一中间沟道区241b两侧的第一中间源极区241a和第一中间漏极区241c、分别位于第二沟道区242b两侧的第二过渡源极区242a和第二过渡漏极区242c。其中，第一中间沟道区241b由第一初始沟道区231b经过第一次掺杂形成，第一中间源极区241a和第一中间漏极区241c分别由第一初始源极区231a和第一初始漏极区231c经过第一次掺杂形成，第二过渡源极区242a和第二过渡漏极区242c分别由第二初始源极区232a和第二初始漏极区232c经过第一次掺杂形成。
S202、对初始掺杂半导体图案240中与第一沟道区251b相对应的部分进行第二次掺杂，以得到掺杂半导体图案250。
示例性地，参见图10D，可以通过离子注入的方式仅向第一中间沟道区241b以及分别位于第一中间沟道区241b两侧的第一中间源极区241a和第一中间漏极区241c注入硼离子，离子束的能量量级为10KeV，掺杂浓度为3*10^11/cm2～5*10^11/cm2，得到掺杂半导体图案250。掺杂半导体图案250中的第一沟道区251b由第一中间沟道区241b经过第二次掺杂形成，第一过渡源极区251a和第一过渡漏极区251c分别由第一中间源极区241a和第一中间漏极区241c经过第二次掺杂形成。例如，参见图12，可以利用金属掩膜板对初始掺杂半导体图案240中除第一沟道区251b(也即图中的第一中间沟道区241b)以外的部分进行遮挡，再对初始掺杂半导体图案240中与第一沟道区251b相对应的部分进行第二次掺杂，金属掩膜板可以由刚性好、强度高的钼、铬等金属材料制成，以完全隔离注入的离子，由于仅需露出第一沟道区251b的相应部分，因此金属掩膜板具有更简单的结构设计。又例如，可以利用金属掩膜板对初始掺杂半导体图案240中与第二沟道区242b相对应的部分进行遮挡，再对初始掺杂半导体图案240中除第二沟道区242b以外的部分进行第二次掺杂。还例如，可以通过在初始掺杂半导体图案240上形成能够露出第一沟道区251b(也即图中的第一中间沟道区241b)的掩膜(例如光掩模)，以实现对第一中间沟道区241b的第二次掺杂，光掩模后续可通过灰化工艺和/或剥离工艺去除。
经过制备工艺步骤S201～S202，能够对第一沟道区251b的掺杂浓度和第二沟道区242b的掺杂浓度分别进行设置，可以得到第一沟道区251b的掺杂浓度大于第二沟道区242b的掺杂浓度的掺杂半导体图案250。结合前述内容，设置驱动晶体管的第一沟道区251b的掺杂浓度大于开关晶体管的第二沟道区242b的掺杂浓度，使得第一沟道区251b具有较稳定的载流子浓度，确保驱动晶体管的阈值电压偏移量较为均一，不同驱动晶体管的导通电流的变化幅度也较为均一，从而能够避免因阈值电压漂移量不同所导致的短期残像，提升显示效果。同时，能够使驱动晶体管的阈值电压正向偏移，外加电压后驱动晶体管更容易被开启，有利于降低功耗。此外，分别对第一沟道区251b和第二沟道区242b的掺杂浓度进行设置，能够避免开关晶体管的阈值电压与驱动晶体管的阈值电压同步正向偏移，确保开关晶体管阈值电压的正向偏移程度较小，降低出现亮点的风险。
S103、形成包括第一有源层和第二有源层的有源图案层。
示例性地，参见图10E，可以对掺杂半导体图案250中除第一沟道区251b和第二沟道区242b之外的部分进行掺杂，以形成第一源极区261a和第一漏极区261b、第二源极区262a和第二漏极区262c，得到第一有源层261和第二有源层262，以及包括第一有源层261和第二有源层262的有源图案层260。例如，参见图10E，可以先分别形成驱动晶体管和开关晶体管的栅绝缘层和栅极层，使得驱动晶体管和开关晶体管各自的栅极层可以作为掩膜，对第一沟道区251b和第二沟道区242b进行遮挡，再通过离子注入向第一过渡源极区251a、第一过渡漏极区251c、第二过渡源极区242a和第二过渡漏极区242c注入硼离子，形成第一源极区261a和第一漏极区261c、第二源极区262a和第二漏极区262c，并最终得到第一有源层261和第二有源层262。其中，在形成源极区和漏极区的掺杂工艺中，掺杂浓度可以在8*10^14/cm2～1*10^15/cm2之间。又例如，还可以通过在掺杂半导体图案层上形成能够遮挡第一沟道区和第二沟道区的掩膜(例如光掩模)，以实现对除第一沟道区251b和第二沟道区242b之外的部分进行掺杂，在形成第一源极区261a和第一漏极区261c、第二源极区262a和第二漏极区262c后，可通过灰化工艺和/或剥离工艺去除光掩模。
示例性地，在形成第一有源层261和第二有源层262后，该像素驱动电路(图中未示出)的制备工艺还可以包括在有源图案层(包括第一有源层261和第二有源层262)远离衬底210的一侧形成依次堆叠的栅绝缘层、栅极层、层间绝缘层和同层设置的源极层和漏极层，并最终制备形成像素驱动电路。
由上述制备方法中制备得到各层的材料和形状、以及相互之间的位置关系均可以参考上述介绍像素驱动电路的实施例，且能够产生相同的技术效果，在此不再赘述。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种像素驱动电路，其特征在于，包括：
驱动晶体管，所述驱动晶体管包括第一有源层，所述第一有源层具有第一沟道区、第一源极区和第一漏极区；所述第一沟道区的掺杂浓度小于所述第一源极区和所述第一漏极区的掺杂浓度；与所述驱动晶体管耦接的开关晶体管，所述开关晶体管包括第二有源层，所述第二有源层具有第二沟道区、第二源极区和第二漏极区；所述第二沟道区的掺杂浓度小于所述第二源极区和所述第二漏极区的掺杂浓度；
其中，所述第二沟道区与所述第一沟道区的半导体基材相同，掺杂类型相同，所述第一沟道区的掺杂浓度大于所述第二沟道区的掺杂浓度，所述第一沟道区的掺杂浓度为所述第二沟道区的掺杂浓度的1.375～2倍；
所述第一沟道区的宽长比小于所述第二沟道区的宽长比；所述第一沟道区的宽度与所述第二沟道区的宽度相等，所述第一沟道区的长度大于所述第二沟道区的长度。
2.根据权利要求1所述的像素驱动电路，其特征在于，
所述第二沟道区的掺杂浓度为5*10^11/cm2～8*10^11/cm2，所述第一沟道区的掺杂浓度比所述第二沟道区的掺杂浓度大3*10^11/cm2～5*10^11/cm2。
3.根据权利要求1所述的像素驱动电路，其特征在于，
所述第一沟道区和所述第二沟道区中掺杂的离子为硼离子、铝离子、镓离子和铟离子中的任一者。
4.根据权利要求1～3中任一项所述的像素驱动电路，其特征在于，
所述半导体基材为多晶硅。
5.一种阵列基板，其特征在于，包括如权利要求1～4中任一项所述的像素驱动电路。
6.一种显示装置，其特征在于，包括如权利要求5所述的阵列基板。
7.一种如权利要求1所述的像素驱动电路的制备方法，所述像素驱动电路包括驱动晶体管和与所述驱动晶体管耦接的开关晶体管，其特征在于，所述像素驱动电路的制备方法包括：
在衬底上采用半导体基材形成半导体图案；
对所述半导体图案进行掺杂，以得到掺杂半导体图案，其中，掺杂半导体图案具有所述驱动晶体管的第一沟道区和所述开关晶体管的第二沟道区；
所述第一沟道区与所述第二沟道区的半导体基材相同，掺杂类型相同，所述第一沟道区的掺杂浓度大于所述第二沟道区的掺杂浓度。
8.根据权利要求7所述的像素驱动电路的制备方法，其特征在于，所述对所述半导体图案进行掺杂，以得到掺杂半导体图案包括：
对所述半导体图案进行第一次掺杂以得到初始掺杂半导体图案；
对所述初始掺杂半导体图案中与所述第一沟道区相对应的部分进行第二次掺杂，以得到所述掺杂半导体图案。
9.根据权利要求8所述的像素驱动电路的制备方法，其特征在于，所述对所述初始掺杂半导体图案中与所述第一沟道区相对应的部分进行第二次掺杂，以得到所述掺杂半导体图案包括：
利用金属掩膜版对所述初始掺杂半导体图案中除第一沟道区以外的部分进行遮挡，再对所述初始掺杂半导体图案中与所述第一沟道区相对应的部分进行第二次掺杂。
10.根据权利要求7所述的像素驱动电路的制备方法，其特征在于，还包括：
对所述掺杂半导体图案中除所述第一沟道区和所述第二沟道区之外的部分进行掺杂，以形成包含所述驱动晶体管的第一源极区和述第一漏极区、所述开关晶体管的第二源极区和第二漏极区的有源图案层。
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