CN113708755A - 加重电路及包含其的发送器 - Google Patents

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Abstract

本申请涉及一种加重电路及包括其的发送器。发送器可以包括：加重电路，其适于响应于第一数据和被延迟的第二数据来产生第一下拉驱动信号，并且响应于第二数据和被延迟的第一数据来产生第一上拉驱动信号，其中第一数据和第二数据是差分对；相位偏移补偿电路，其适于补偿第一上拉驱动信号与第一下拉驱动信号之间的相位偏移，以产生第二上拉驱动信号和第二下拉驱动信号；上拉驱动器，其适于响应于第二上拉驱动信号来上拉驱动输出节点；以及下拉驱动器，其适于响应于第二下拉驱动信号来下拉驱动输出节点。

Description

加重电路及包含其的发送器
相关申请的交叉引用
本申请要求于2020年5月21日提交的申请号为10-2020-0060846的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
各种实施例涉及一种用于在各种类型的集成电路中发送信号(例如，数据)的发送器(transmitter)。
背景技术
在半导体***中，集成电路芯片在与***芯片交换信号(例如，数据)的情况下工作。例如，诸如DRAM和快闪存储器的存储芯片与存储器控制器交换数据。中央处理单元(CPU)也与主板上各种类型的芯片交换数据。此外，信号不仅在芯片之间传输，而且在一个集成电路芯片之内的电路之间传输。发送信号的电路被称为发送器或输出驱动器。
随着集成电路的运行速度的增大和由发送器发送的信号的数据速率变高，对执行各种操作以提高由发送器发送的信号的质量(即，信号完整性)的需求不断增长。
发明内容
各种实施例针对一种使用简单结构来改善发送器的质量的技术。
在一个实施例中，发送器可以包括：加重电路(emphasis circuit)，其适于响应于第一数据和被延迟的第二数据来产生第一下拉驱动信号，并且响应于第二数据和被延迟的第一数据来产生第一上拉驱动信号，其中第一数据和第二数据是差分对；相位偏移补偿电路，其适于补偿第一上拉驱动信号与第一下拉驱动信号之间的相位偏移(phase skew)，以产生第二上拉驱动信号和第二下拉驱动信号；上拉驱动器，其适于响应于第二上拉驱动信号来上拉驱动输出节点；以及下拉驱动器，其适于响应于第二下拉驱动信号来下拉驱动输出节点。
在一个实施例中，发送器可以包括：第一反相器，其适于将被施加有第二数据的第一节点的信号反相以驱动第三节点；第二反相器，其适于将被施加有第一数据的第二节点的信号反相以驱动第四节点；第三反相器，其适于将第三节点的信号反相以驱动第二节点；第四反相器，其适于将第四节点的信号反相以驱动第一节点；第五反相器和第六反相器，其串联耦接以将第三节点的信号驱动到第五节点；第七反相器和第八反相器，其串联耦接以将第四节点的信号驱动到第六节点；第九反相器，其适于将第三节点的信号反相以驱动第六节点；第十反相器，其适于将第四节点的信号反相以驱动第五节点；第十一反相器，其适于通过将第五节点的信号反相来输出上拉驱动信号；第十二反相器，其适于通过将第六节点的信号反相来输出下拉驱动信号；上拉驱动器，其适于响应于上拉驱动信号来上拉驱动输出节点；以及下拉驱动器，其适于响应于下拉驱动信号来下拉驱动输出节点。
在一个实施例中，一种加重电路可以包括：第一反相器，其被配置为将第一数据反相以驱动第一输出节点；第二反相器，其被配置为将第二数据反相以驱动第二输出节点；第三反相器，其被配置为将第一输出节点的信号反相以驱动被输入有第一数据的节点；以及第四反相器，其被配置为将第二输出节点的信号反相以驱动被输入有第二数据的节点，其中第一数据和第二数据是差分对。
附图说明
图1是示出根据本发明的实施例的发送器的配置的示图。
图2是用于描述图1所示的加重电路的操作的示图。
图3是示出图1所示的相位偏移补偿电路的相位偏移补偿操作的示图。
图4是示出图1所示的相位偏移补偿电路的可变驱动反相器的实施例的示图。
图5是图示根据本发明的另一个实施例的发送器的配置的示图。
具体实施方式
下面将参考附图更详细地描述各种实施例。然而，本公开可以以不同的形式体现，并且不应被解释为限于本文中所阐述的实施例。准确地说，提供这些实施例使得本公开将是全面和完整的，并且将向本领域技术人员充分传达本公开的范围。在整个本公开中，贯穿本公开的各个附图和实施例，相同的附图标记指代相同的部件。
应注意，对“一个实施例”、“另一个实施例”等的引用不一定意味着仅一个实施例，并且对任何这样的短语的不同引用不一定是相同的实施例。
将理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
还将理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”指定存在所述元件，并且不排除一个或多个其他元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项目的任意组合和全部组合。
如本文中所使用的，单数形式也可以包括复数形式，反之亦然，除非上下文另外明确指出。除非另有说明，或者从上下文可以清楚地理解为单数形式，否则在本申请和所附权利要求书中使用的数量词“一”和“一个/种”通常应解释为“一个/种或多个/种”。
图1是示出根据本发明的一个实施例的发送器100的配置的示图。除了发送器100之外，图1还示出了在发送器100的前端处的并行-至-串行转换器1。
并行-至-串行转换器1可以使用时钟CLK将N个并行数据DATA_1至DATA_N和DATAB_1至DATAB_N转换为第一数据DOUT和第二数据DOUTB(即，N:1并行-至-串行转换)。被输入到并行-至-串行转换器1的N个并行数据DATA_1至DATA_N和DATAB_1至DATAB_N可以具有包括N个并行的第一数据DATA_1至DATA_N和N个并行的第二数据DATAB_1至DATAB_N的差分类型。从并行-至-串行转换器1输出的数据还可以具有包括第一数据DOUT和第二数据DOUTB的差分类型。第一数据DOUT和第二数据DOUTB是差分对，即，第二数据DOUTB是第一数据DOUT的补偿信号。图1示出了并行-至-串行转换器1位于发送器100的前端，但这仅是示例性的。不同类型的电路可以位于发送器100的前端。
发送器100可以将数据DOUT和DOUTB发送到输出节点OUTPUT。发送器100可以包括加重电路110、相位偏移补偿电路130、上拉驱动器150和下拉驱动器170。
加重电路110可以响应于第二数据DOUTB和被延迟的第一数据来产生第一上拉驱动信号PU_1，并且可以响应于第一数据DOUT和被延迟的第二数据来产生第一下拉驱动信号PD_1。加重电路110可以包括：被输入有第二数据DOUTB的节点111、被输入有第一数据DOUT的节点112、从其输出第一上拉驱动信号PU_1的节点113、从其输出第一下拉驱动信号PD_1的节点114。加重电路110还可以包括：反相器115，其用于将节点111的信号反相并将被反相的信号驱动到节点113；反相器116，其用于将节点112的信号反相并将被反相的信号驱动到节点114；反相器117，其用于将节点113的信号反相并将被反相的信号驱动到节点112；以及反相器118，其用于将节点114的信号反相并将被反相的信号驱动到节点111。反相器115和116可以用于将第二数据DOUTB和第一数据DOUT分别发送到节点113和114。反相器117和118可以通过将被延迟的第二数据和被延迟的第一数据分别交叉反馈回到节点112和节点111来用于加重。因此，反相器115和116的驱动功率可以大于反相器117和118的驱动功率。
图2是用于描述加重电路110的操作的示图。在图2中，“201”可以说明第二数据DOUTB已经被反相器115驱动到节点113。“202”可以说明第一数据DOUT已经被反相器116、反相器118和反相器115驱动到节点113。“201”和“202”可以被组合(即，相加)以变成第一上拉驱动信号PU_1。每当信号进行转变时，第一上拉驱动信号PU_1就可以被加重。加重时段的长度可以与两个反相器116和118的延迟值之和相同。
在图2中，“203”可以说明第一数据DOUT已经被反相器116驱动到节点114。“204”可以说明第二数据DOUTB已经被反相器115、反相器117和反相器116驱动到节点114。“203”和“204”可以被组合(即，相加)以变成第一下拉驱动信号PD_1。每当信号进行转变时，第一下拉驱动信号PD_1可以被加重。加重时段的长度可以与两个反相器115和117的延迟值之和相同。
返回参考图1，相位偏移补偿电路130可以补偿第一上拉驱动信号PU_1与第一下拉驱动信号PD_1之间的相位偏移，以产生第二上拉驱动信号PU_2和第二下拉驱动信号PD_2。相位偏移补偿电路130还可以产生辅助上拉驱动信号PU_2_SLEW和辅助下拉驱动信号PD_2_SLEW。辅助上拉驱动信号PU_2_SLEW可以是第二上拉驱动信号PU_2的摆率控制信号，所述第二上拉驱动信号PU_2的摆率(slew rate)根据摆率控制信号CONTROL_SLEW而被控制。辅助下拉驱动信号PD_2_SLEW可以是第二下拉驱动信号PD_2的摆率控制信号，所述第二下拉驱动信号PD_2的摆率根据摆率控制信号CONTROL_SLEW而被控制。
相位偏移补偿电路130可以包括两个串联耦接以将节点113的信号(即，PU_1)驱动到节点131的反相器133和134、两个串联耦接以将节点114的信号(即，PD_1)驱动到节点132的反相器135和136。相位偏移补偿电路130还可以包括：反相器137，其被配置为将节点113的信号(即，PU_1)反相并将被反相的信号驱动到节点132；反相器138，其被配置为将节点114的信号(即，PD_1)反相并将被反相的信号驱动到节点131；反相器139，其被配置为将节点131的信号反相并输出被反相的信号作为第二上拉驱动信号PU_2；反相器140，其被配置为将节点132的信号反相并将被反相的信号输出作为第二下拉驱动信号PD_2；可变驱动反相器141，其被配置为将节点131的信号反相并将被反相的信号输出作为第二辅助上拉驱动信号PU_2_SLEW；以及可变驱动反相器142，其被配置为将节点132的信号反相并将被反相的信号输出作为第二辅助下拉驱动信号PD_2_SLEW。相位偏移补偿电路130还可以包括：反相器143，其被配置为将节点113的信号(即，PU_1)反相并将被反相的信号驱动到节点114；以及反相器144，其被配置为将节点114的信号(即，PD_1)反相并将被反相的信号驱动到节点113。两个反相器143和144可以形成锁存器。
反相器133、134和138可以对第一上拉驱动信号PU_1的延迟信号和第一下拉驱动信号PD_1的反相信号进行合成，并且将合成信号输出到节点131。合成可以通过将第一上拉驱动信号PU_1的延迟信号和第一下拉驱动信号PD_1的反相信号平均而获得，并将合成信号输出到节点131。反相器139可以通过将节点131的合成信号反相来产生第二上拉上拉驱动信号PU_2。因此，第二上拉驱动信号PU_2可以是通过补偿第一上拉驱动信号PU_1与第一下驱动信号PD_1之间的相位偏移而获得的信号。同样，反相器135、136和137可以对第一上拉驱动信号PU_1的延迟信号和第一下拉驱动信号PD_1的反相信号进行合成，并将合成信号输出到节点132。合成可以通过将第一上拉驱动信号PU_1的延迟信号和第一下拉驱动信号PD_1的反相信号平均而获得。反相器140可以通过将节点132的合成信号反相来产生第二下拉驱动信号PD_2。因此，第二下拉驱动信号PD_2可以是通过补偿第一下拉驱动信号PD_1与第一上拉驱动信号PU_1之间的相位偏移而获得的信号。此外，反相器143可以将节点113的信号反相并将被反相的信号驱动到节点114，并且反相器144可以将节点114的信号反相并将被反相的信号驱动到节点113。因此，反相器143和144可以能够补偿第一上拉驱动信号PU_1与第一下拉驱动信号PD_1之间的相位偏移。
图3是示出相位偏移补偿电路130的相位偏移补偿操作的示图。从图3可以看出，尽管在第一上拉驱动信号PU_1和第一下拉驱动信号PD_1之间存在相位偏移，但是在第二上拉驱动信号PU_2和第二下拉驱动信号PD_2之间不存在相位偏移。在图3中，延迟DELAY指示相位偏移补偿电路130的延迟。该延迟DELAY可以由反相器133、134和139以及反相器135、136和140产生。
图4是示出相位偏移补偿电路130的可变驱动反相器141的实施例的示图。参考图4，可变驱动反相器141可以包括：电流源401和402，其被配置为响应于摆率控制信号CONTROL_SLEW来控制拉出电流(sourcing current)和吸收电流(sinking current)；PMOS晶体管403；以及NMOS晶体管404。PMOS晶体管403和NMOS晶体管404可以将节点131的信号反相并输出被反相的信号作为第二辅助上拉驱动信号PU_2_SLEW。电流源401和402可以分别控制供给PMOS晶体管403的拉出电流的量和供给NMOS晶体管404的吸收电流的量。因此，PMOS晶体管403和NMOS晶体管404的驱动功率可以通过摆率控制信号CONTROL_SLEW而被控制。当电流源401和402的电流量增大时，第二辅助上拉驱动信号PU_2_SLEW的摆率可能变高。当电流源401和402的电流量减小时，第二辅助上拉驱动信号PU_2_SLEW的摆率可能变低。可变驱动反相器142可以以与图4中的可变驱动反相器141相同的方式而被配置。
返回参考图1，上拉驱动器150可以响应于第二上拉驱动信号PU_2来上拉驱动输出节点OUTPUT。上拉驱动器150可以响应于第二辅助上拉驱动信号PU_2_SLEW来进一步上拉驱动输出节点OUTPUT。当第二上拉驱动信号PU_2的电平为“高”电平时，上拉驱动器150可以上拉驱动输出节点OUTPUT。上拉驱动器150可以包括：NMOS晶体管151，其被配置为响应于第二上拉驱动信号PU_2来上拉驱动输出节点OUTPUT；NMOS晶体管153，其被配置为响应于第二辅助上拉驱动信号PU_2_SLEW来上拉驱动输出节点OUTPUT；以及电阻器155，其耦接在NMOS晶体管151和153与输出节点OUTPUT之间。通常，上拉驱动器150被配置有PMOS晶体管。然而，在图1中，上拉驱动器150被配置有NMOS晶体管151和153，以用于更高速运行的目的。
下拉驱动器170可以响应于第二下拉驱动信号PD_2来下拉驱动输出节点OUTPUT。下拉驱动器170可以响应于第二辅助下拉驱动信号PD_2_SLEW来进一步下拉驱动输出节点OUTPUT。当第二下拉驱动信号PD_2的电平为“高”电平时，下拉驱动器170可以下拉驱动输出节点OUTPUT。下拉驱动器170可以包括：NMOS晶体管171，其被配置为响应于第二下拉驱动信号PD_2来下拉驱动输出节点OUTPUT；NMOS晶体管173，其被配置为响应于第二辅助下拉驱动信号PD_2_SLEW来下拉驱动输出节点OUTPUT；以及电阻器175，其耦接在NMOS晶体管171和173与输出节点OUTPUT之间。
发送器100可以通过简单的构造将包括加重波形、具有补偿的相位偏移并且具有受控的摆率的高质量数据发送到输出节点。
图5是示出根据另一个实施例的发送器500的配置的示图。
参考图5，发送器500可以包括加重电路510、相位偏移补偿电路530、上拉驱动器550和下拉驱动器570。
在加重电路510中，可以看出，图1中示出的加重电路110的反相器117和118已经被可变驱动反相器517和518替换。可变驱动反相器517和518的驱动功率可以被加重控制信号CONTROL_EMPHASIS控制。可变驱动反相器517和518中的每个可以以与图4所示的可变驱动反相器141相同的方式来配置。由于可变驱动反相器517和518的驱动功率被加重控制信号CONTROL_EMPHASIS控制，因此加重电路510的加重驱动的强度可以被加重控制信号CONTROL_EMPHASIS控制。
与图1所示的相位偏移补偿电路130相比，相位偏移补偿电路530还可以包括反相器545和546。反相器545可以将节点131的信号反相并将被反相的信号驱动到节点132。反相器546可以将节点132的信号反相并将被反相的信号驱动到节点131。因此，节点131和132之间的相位偏移可以被反相器545和546进一步补偿。
上拉驱动器550和下拉驱动器570可以以分别与图1所示的上拉驱动器150和下拉驱动器170相同的方式来配置。
根据本公开的实施例，发送器的质量可以通过使用简单的结构而被改善。
尽管已经出于说明性目的描述了各种实施例，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求所限定的本公开的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种发送器，包括：
加重电路，其适于响应于第一数据和被延迟的第二数据来产生第一下拉驱动信号，并且响应于第二数据和被延迟的第一数据来产生第一上拉驱动信号，其中所述第一数据和所述第二数据是差分对；
相位偏移补偿电路，其适于补偿所述第一上拉驱动信号与所述第一下拉驱动信号之间的相位偏移，以产生第二上拉驱动信号和第二下拉驱动信号；
上拉驱动器，其适于响应于所述第二上拉驱动信号来上拉驱动输出节点；以及
下拉驱动器，其适于响应于所述第二下拉驱动信号来下拉驱动所述输出节点。
2.根据权利要求1所述的发送器，其中，所述相位偏移补偿电路：
还产生具有所述第二上拉驱动信号的摆率控制波形的辅助上拉驱动信号，所述第二上拉驱动信号的摆率根据摆率控制信号而被控制；以及
还产生具有所述第二下拉驱动信号的摆率控制波形的辅助下拉驱动信号，所述第二下拉驱动信号的摆率根据所述摆率控制信号而被控制。
3.根据权利要求2所述的发送器，其中：
所述上拉驱动器还响应于所述辅助上拉驱动信号来上拉驱动所述输出节点，以及
所述下拉驱动器还响应于所述辅助下拉驱动信号来下拉驱动所述输出节点。
4.根据权利要求1所述的发送器，其中，所述加重电路包括：
第一节点，其被输入有所述第二数据；
第二节点，其被输入有所述第一数据；
第三节点，从其输出所述第一上拉驱动信号；
第四节点，从其输出所述第一下拉驱动信号；
第一反相器，其适于将所述第一节点的信号反相以驱动所述第三节点；
第二反相器，其适于将所述第二节点的信号反相以驱动所述第四节点；
第三反相器，其适于将所述第三节点的信号反相以驱动所述第二节点；以及
第四反相器，其适于将所述第四节点的信号反相以驱动所述第一节点；
其中，所述第三反相器和所述第四反相器的驱动功率小于所述第一反相器和所述第二反相器的驱动功率。
5.根据权利要求4所述的发送器，其中，所述第三反相器和所述第四反相器的所述驱动功率根据加重控制信号而被控制。
6.根据权利要求1所述的发送器，其中，所述相位偏移补偿电路包括：
第五反相器和第六反相器，其串联耦接以将被施加有所述第一上拉驱动信号的第三节点的信号驱动到第五节点；
第七反相器和第八反相器，其串联耦接以将被施加有所述第一下拉驱动信号的第四节点的信号驱动到第六节点；
第九反相器，其适于将所述第三节点的所述信号反相以驱动所述第六节点；
第十反相器，其适于将所述第四节点的所述信号反相以驱动所述第五节点；
第十一反相器，其适于通过将所述第五节点的信号反相来输出所述第二上拉驱动信号；以及
第十二反相器，其适于通过将所述第六节点的信号反相来输出所述第二下拉驱动信号。
7.根据权利要求6所述的发送器，其中，所述相位偏移补偿电路还包括：
第十三反相器，其适于将所述第三节点的所述信号反相以驱动所述第四节点；以及
第十四反相器，其适于将所述第四节点的所述信号反相以驱动所述第三节点。
8.根据权利要求7所述的发送器，其中，所述相位偏移补偿电路还包括：
第十五反相器，其适于将所述第五节点的信号反相以驱动所述第六节点；以及
第十六反相器，其适于将所述第六节点的信号反相以驱动所述第五节点。
9.根据权利要求1所述的发送器，其中，所述上拉驱动器包括：
第一NMOS晶体管，其适于响应于所述第二上拉驱动信号来上拉驱动所述输出节点；以及
第二NMOS晶体管，其适于响应于所述第二下拉驱动信号来下拉驱动所述输出节点。
10.根据权利要求9所述的发送器，其中：
所述上拉驱动器还包括：
第一电阻器，其耦接在所述第一NMOS晶体管的漏极与所述输出节点之间；以及
所述下拉驱动器还包括：第二电阻器，其耦接在所述第二NMOS晶体管的源极与所述输出节点之间。
11.一种发送器，包括：
第一反相器，其适于将被施加有第二数据的第一节点的信号反相以驱动第三节点；
第二反相器，其适于将被施加有第一数据的第二节点的信号反相以驱动第四节点；
第三反相器，其适于将所述第三节点的信号反相以驱动所述第二节点；
第四反相器，其适于将所述第四节点的信号反相以驱动所述第一节点；
第五反相器和第六反相器，其串联耦接以将所述第三节点的信号驱动到第五节点；
第七反相器和第八反相器，其串联耦接以将所述第四节点的信号驱动到第六节点；
第九反相器，其适于将所述第三节点的所述信号反相以驱动所述第六节点；
第十反相器，其适于将所述第四节点的所述信号反相以驱动所述第五节点；
第十一反相器，其适于通过将所述第五节点的信号反相来输出上拉驱动信号；
第十二反相器，其适于通过将所述第六节点的信号反相来输出下拉驱动信号；
上拉驱动器，其适于响应于所述上拉驱动信号来上拉驱动输出节点；以及
下拉驱动器，其适于响应于所述下拉驱动信号来下拉驱动所述输出节点。
12.根据权利要求11所述的发送器，还包括：
第十三反相器，其适于将所述第三节点的信号反相以驱动所述第四节点；以及
第十四反相器，其适于将所述第四节点的信号反相以驱动所述第三节点。
13.根据权利要求11所述的发送器，还包括：
第一可变驱动反相器，其适于将所述第五节点的信号反相以产生辅助上拉驱动信号，并且具有根据摆率控制信号而被控制的驱动功率；以及
第二可变驱动反相器，其适于将所述第六节点的信号反相以产生辅助下拉驱动信号，并且具有由所述摆率控制信号控制的驱动功率。
14.根据权利要求13所述的发送器，其中：
所述上拉驱动器响应于所述辅助上拉驱动信号来上拉驱动所述输出节点，以及
所述下拉驱动器响应于所述辅助下拉驱动信号来下拉驱动所述输出节点。
15.根据权利要求11所述的发送器，其中，所述上拉驱动器包括：
第一NMOS晶体管，其适于响应于所述上拉驱动信号来上拉驱动所述输出节点；以及
第二NMOS晶体管，其适于响应于所述下拉驱动信号来下拉驱动所述输出节点。
16.根据权利要求15所述的发送器，其中：
所述上拉驱动器还包括耦接在所述第一NMOS晶体管的漏极与所述输出节点之间的第一电阻器；以及
所述下拉驱动器还包括耦接在所述第二NMOS晶体管的源极与所述输出节点之间的第二电阻器。
17.根据权利要求12所述的发送器，其中，所述第三反相器和所述第四反相器的驱动功率小于所述第一反相器和所述第二反相器的驱动功率。
18.根据权利要求17所述的发送器，其中，所述第三反相器和所述第四反相器的所述驱动功率根据加重控制信号而被控制。
19.一种加重电路，包括：
第一反相器，其被配置为将第一数据反相以驱动第一输出节点；
第二反相器，其被配置为将第二数据反相以驱动第二输出节点；
第三反相器，其被配置为将所述第一输出节点的信号反相以驱动被输入有所述第一数据的节点；以及
第四反相器，其被配置为将所述第二输出节点的信号反相以驱动被输入有所述第二数据的节点，
其中，所述第一数据和所述第二数据是差分对。
20.根据权利要求19所述的加重电路，其中，所述第三反相器和所述第四反相器的驱动功率根据加重控制信号而被控制。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113437962A (zh) * 2020-03-23 2021-09-24 长鑫存储技术(上海)有限公司 输出驱动电路及存储器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200611494A (en) * 2004-04-26 2006-04-01 Samsung Electronics Co Ltd Phase-locked loop integrated circuits having fast phase locking characteristics
US7102449B1 (en) * 2003-01-21 2006-09-05 Barcelona Design, Inc. Delay stage for oscillator circuit and corresponding applications
CN1941195A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 输出驱动装置
KR20120138489A (ko) * 2011-06-15 2012-12-26 에스케이하이닉스 주식회사 가변지연장치
CN103259492A (zh) * 2013-05-28 2013-08-21 上海贝岭股份有限公司 一种视频驱动输出放大器电路
CN103368502A (zh) * 2012-03-28 2013-10-23 德州仪器公司 用于驱动大电容性负载的放大器的补偿电路和方法
CN109783420A (zh) * 2019-01-09 2019-05-21 芯原微电子(上海)股份有限公司 基于fdsoi工艺的采用相位预加重的高速串行发送器
CN110504822A (zh) * 2019-08-26 2019-11-26 电子科技大学 适用于半桥栅驱动电路的上功率管分段驱动控制电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122690A (en) * 1990-10-16 1992-06-16 General Electric Company Interface circuits including driver circuits with switching noise reduction
JPH1125678A (ja) 1997-06-27 1999-01-29 Samsung Electron Co Ltd 出力ドライバ及び半導体メモリ装置
US5977790A (en) * 1997-06-27 1999-11-02 Sony Corporation Apparatus and method of providing a programmable slew rate control output driver
US6242942B1 (en) * 1998-11-13 2001-06-05 Integrated Device Technology, Inc. Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics
US6975135B1 (en) * 2002-12-10 2005-12-13 Altera Corporation Universally programmable output buffer
US9356599B1 (en) * 2014-11-24 2016-05-31 Broadcom Corporation Differential driver circuit having bias equalizing pre-drivers
KR102379446B1 (ko) 2015-12-16 2022-03-30 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102449B1 (en) * 2003-01-21 2006-09-05 Barcelona Design, Inc. Delay stage for oscillator circuit and corresponding applications
TW200611494A (en) * 2004-04-26 2006-04-01 Samsung Electronics Co Ltd Phase-locked loop integrated circuits having fast phase locking characteristics
CN1941195A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 输出驱动装置
KR20120138489A (ko) * 2011-06-15 2012-12-26 에스케이하이닉스 주식회사 가변지연장치
CN103368502A (zh) * 2012-03-28 2013-10-23 德州仪器公司 用于驱动大电容性负载的放大器的补偿电路和方法
CN103259492A (zh) * 2013-05-28 2013-08-21 上海贝岭股份有限公司 一种视频驱动输出放大器电路
CN109783420A (zh) * 2019-01-09 2019-05-21 芯原微电子(上海)股份有限公司 基于fdsoi工艺的采用相位预加重的高速串行发送器
CN110504822A (zh) * 2019-08-26 2019-11-26 电子科技大学 适用于半桥栅驱动电路的上功率管分段驱动控制电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
陈玉虎;周玉梅;张锋;: "一款阻抗自校正5Gbit/s大摆幅电压模发送器", 半导体技术, no. 05 *

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