KR102379446B1

KR102379446B1 - 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법

Info

Publication number: KR102379446B1
Application number: KR1020150179945A
Authority: KR
Inventors: 이현배; 정요한
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-12-16
Filing date: 2015-12-16
Publication date: 2022-03-30
Also published as: CN106888007A; CN106888007B; US20170179956A1; KR20170072391A; US9667252B1

Abstract

제안된 실시예에 따른 듀티 싸이클 보정 회로는 정클럭 신호를 적분하여 생성된 제 1 적분 신호와 상기 정클럭 신호 및 부클럭 신호를 각각 미분 및 적분하여 생성된 제 1 보상 신호를 혼합하여 제 1 위상 혼합 신호를 생성하고, 상기 부클럭 신호를 적분하여 생성된 제 2 적분 신호와 상기 정클럭 신호 및 상기 부클럭 신호를 적분 및 미분하여 생성된 제 2 보상 신호를 혼합하여 제 2 위상 혼합 신호를 생성하는 위상 혼합부; 및 상기 제 1 위상 혼합 신호 및 상기 제 2 위상 혼합 신호를 입력받아 이들의 크로스 포인트를 조절하여 커먼 모드 노이즈를 제거하고, 제 1 및 제 2 듀티 보정 클럭 신호를 출력하는 노이즈 제거부를 포함한다.

Description

듀티 사이클 보정 회로 및 듀티 사이클 보정 방법 {DUTY CYCLE CORRECTION CIRCUIT AND DUTY CYCLE CORRECTION METHOD}

본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 듀티 사이클 보정(DCC: Duty Cycle Correction) 회로에 관한 것이다.

CPU와 메모리 등 클럭에 기반하여 동작하는 집적회로 칩들에 있어서, 클럭(clock)의 듀티(duty)가 정확히 제어되는 것은 매우 중요하다. 예를 들어, 클럭의 라이징 에지와 폴링 에지에서 데이터가 입/출력되는 메모리에서, 클럭의 듀티가 정확히 50%가 되지 못하면 라이징 에지와 폴링 에지간의 타이밍이 틀어져 데이터가 정확한 타이밍에 입/출력되지 못한다. 따라서, 클럭에 기반하여 동작하는 다양한 집적회로 칩들에서 클럭의 듀티 싸이클을 보정해주기 위한 듀티 싸이클 보정 회로가 사용된다. 참고로, 클럭의 듀티 싸이클이 50%라 함은 클럭의 '하이'레벨 구간과 '로우'레벨 구간의 길이가 동일하다는 것을 의미한다.

도 1a 는 종래의 듀티 싸이클 보정 회로의 블록도 이고, 도 1b 는 종래의 듀티 싸이클 보정을 보여두는 파형도 이다.

도 1a 를 참조하면, 듀티 싸이클 보정 회로는, 수신기(110), 드라이버(120), 듀티 감지기(130) 및 듀티 보정기(140)를 포함한다.

수신기(110)는 듀티 싸이클 보정 회로로 입력되는 클럭(CLK, CLKB)을 수신한다. 드라이버(120)는 입력 클럭(CLK_IN, CLK_INB)에 응답해 출력 클럭(CLK_OUT, CLKB_OUT)을 구동한다. 듀티 감지기(130)는 출력 클럭(CLK_OUT, CLKB_OUT)의 듀티 싸이클을 감지한다. 여기서, 듀티 싸이클을 감지한다 함은 출력 클럭(CLK_OUT, CLKB_OUT)의 '하이'레벨 구간(즉, 도 1b 의 'Ta')과 '로우'레벨 구간(즉, 도 1b 의 'Tb') 중 어느 구간이 더 긴지를 알아낸다는 것을 의미한다. 그리고, 듀티 보정기(140)는 듀티 감지기(130)의 감지 결과(DCC_OUT, DCC_OUTB)에 따라 입력 클럭(CLK_IN, CLK_INB)의 듀티 싸이클을 보정한다.

도 1b 를 참조하면, 듀티 감지기(130)에 의해 출력 클럭(CLK_OUT, CLKB_OUT)의 '하이'레벨 구간이 길다고 판단된 경우에 듀티 보정기(140)는 입력 클럭(CLK_IN, CLK_INB)의 '로우' 레벨 구간(Tb)을 늘리고, 반대의 경우 입력 클럭(CLK_IN, CLK_INB)의 '하이'레벨 구간(Ta)을 늘린다. 드라이버(120)는 수신기(110)에 의해 수신된 클럭과 듀티 보정기(140)에 의한 듀티 보정값을 입력으로 하므로, 드라이버(120)로부터는 듀티가 보정된 클럭(CLK_OUT, CLKB_OUT)이 출력된다.

상기와 같이, 피드백(feedback) 타입의 듀티 싸이클 보정 회로는 피드백된 감지 결과를 이용해 입력 클럭(CLK_IN, CLK_INB)의 '하이'펄스 폭을 조금씩 늘리거나 줄이고, 듀티가 틀어진 정도가 일정 마진 이하로 줄어들면 락(lock)이 되는 방식으로 동작한다. 즉, 듀티 싸이클 보정 회로가 지연 고정 루프(DLL: Delay Locked Loop)와 유사하게 동작하며, 지연 고정 루프와 마찬가지로 듀티가 보정되기까지의 락킹 타임(locking time)을 필요로 한다.

듀티의 보정 전까지 락킹 타임이 필요한 경우에, 대기 모드, 즉, 아이들(idle) 모드와 동작 모드, 즉, 액티브(active) 모드가 반복되는 디바이스의 경우 아이들 모드에서 액티브 모드로 모드가 변환되는 웨이크 업(wake-up)시에 듀티의 보정을 위해 락킹 타임만큼을 기다려야 하는 문제가 있을 수 있다.

본 발명의 실시예들은, 락킹 타임 없이 실시간으로 듀티 보정이 가능한 듀티 사이클 보정 회로를 제공한다.

또한, 본 발명의 실시예들은, 아날로그 증폭기 대신 인버터 혹은 디지털 로직 게이트 등을 통해 듀티 보정이 가능한 듀티 사이클 보정 회로를 제공한다.

본 발명의 일 실시예에 따르면, 듀티 싸이클 보정 회로는, 정클럭 신호를 적분하여 생성된 제 1 적분 신호와 상기 정클럭 신호 및 부클럭 신호를 각각 미분 및 적분하여 생성된 제 1 보상 신호를 혼합하여 제 1 위상 혼합 신호를 생성하고, 상기 부클럭 신호를 적분하여 생성된 제 2 적분 신호와 상기 정클럭 신호 및 상기 부클럭 신호를 적분 및 미분하여 생성된 제 2 보상 신호를 혼합하여 제 2 위상 혼합 신호를 생성하는 위상 혼합부; 및 상기 제 1 위상 혼합 신호 및 상기 제 2 위상 혼합 신호를 입력받아 이들의 크로스 포인트를 조절하여 커먼 모드 노이즈를 제거하고, 제 1 및 제 2 듀티 보정 클럭 신호를 출력하는 노이즈 제거부를 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 듀티 싸이클 보정 회로는, 정클럭 신호를 입력받아 제 1 노드를 구동하는 제 1 인버터; 상기 제 1 노드와 접지 전압단 사이에 연결된 제 1 캐패시터; 부클럭 신호를 입력받아 제 2 노드를 구동하는 제 2 인버터; 상기 제 2 노드와 접지 전압단 사이에 연결된 제 2 캐패시터; 상기 부클럭 신호를 입력받아 제 3 노드를 구동하는 제 3 인버터; 상기 정클럭 신호를 입력받아 제 4 노드를 구동하는 제 4 인버터; 상기 제 3 노드와 상기 제 4 노드 사이에 연결된 제 3 캐패시터; 상기 제 1 노드에서 출력되는 제 1 적분 신호를 입력받아 정합성 노드를 구동하는 제 5 인버터; 상기 제 2 노드에서 출력되는 제 2 적분 신호를 입력받아 부합성 노드를 구동하는 제 6 인버터; 상기 제 3 노드에서 출력되는 제 1 보상 신호를 입력받아 상기 정합성 노드를 구동하는 제 7 인버터; 및 상기 제 4 노드에서 출력되는 제 2 보상 신호를 입력받아 상기 부합성 노드를 구동하는 제 8 인버터를 포함할 수 있다.

본 발명의 또 다른 실시예에 따르면, 듀티 싸이클 보정 방법은, 정클럭 신호를 적분하여 생성된 제 1 적분 신호와 상기 정클럭 신호 및 부클럭 신호를 각각 미분 및 적분하여 생성된 제 1 보상 신호를 혼합하여 제 1 위상 혼합 신호를 생성하는 단계; 상기 부클럭 신호를 적분하여 생성된 제 2 적분 신호와 상기 정클럭 신호 및 상기 부클럭 신호를 적분 및 미분하여 생성된 제 2 보상 신호를 혼합하여 제 2 위상 혼합 신호를 생성하는 단계; 및 상기 제 1 위상 혼합 신호 및 상기 제 2 위상 혼합 신호의 크로스 포인트를 조절하여 커먼 모드 노이즈를 제거하는 단계를 포함할 수 있다.

제안된 실시예에 따른 듀티 사이클 보정 회로는 락킹 타이밍 없이 실시간으로 듀티 사이클 보정이 가능함으로써 전체 동작에 소요되는 시간을 줄일 수 있는 효과가 있다.

또한, 제안된 실시예에 따른 듀티 사이클 보정 회로는 아날로그 증폭기 대신 인버터 혹은 디지털 로직 게이트 등을 통해 듀티 사이클 보정이 가능함으로써 PVT 변동에 민감하지 않다는 효과가 있다.

도 1a 및 도 1b 는 종래의 듀티 사이클 보정 회로의 블록도 및 파형도 이다.
도 2 는 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로(200)의 블록도 이다.
도 3 은 도 2 의 듀티 사이클 보정 회로(200)의 상세 회로도 이다.
도 4a 및 도 4b 는 도 3 의 위상 혼합기(210)의 동작을 설명하기 위한 회로도 이다.
도 5 는 도 2 의 듀티 사이클 보정 회로(200)의 동작을 설명하기 위한 파형도 이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.

도 2 는 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로(200)의 블록도 이다.

도 2 를 참조하면, 듀티 싸이클 보정 회로(200)는, 위상 혼합부(210) 및 노이즈 제거부(250)를 포함한다.

위상 혼합부(210)는, 정클럭 신호(CLK)를 적분하여 생성된 제 1 적분 신호(INT_C)와 정클럭 신호(CLK) 및 부클럭 신호(CLKB)를 각각 미분 및 적분하여 생성된 제 1 보상 신호(DIF_CB)를 혼합하여 제 1 위상 혼합 신호(MIX)를 생성하고, 부클럭 신호(CLKB)를 적분하여 생성된 제 2 적분 신호(INT_CB)와 정클럭 신호(CLK) 및 부클럭 신호(CLKB)를 적분 및 미분하여 생성된 제 2 보상 신호(DIF_C)를 혼합하여 제 2 위상 혼합 신호(MIXB)를 생성한다. 노이즈 제거부(250)는, 제 1 위상 혼합 신호(MIX) 및 제 2 위상 혼합 신호(MIXB)를 입력받아 각 신호의 커먼 모드 노이즈를 제거하여 제 1 듀티 보정 클럭 신호(CLK_OUT) 및 제 2 듀티 보정 클럭 신호(CLKB_OUT)를 출력한다.

보다 상세하게, 상기 위상 혼합부(210)는, 제 1 적분부(212), 제 2 적분부(214), 미적분부(216), 및 제 1 내지 제 4 이득 조절부(222 ~ 228)를 포함한다.

제 1 적분부(212)는, 정클럭 신호(CLK)를 적분하여 제 1 적분 신호(INT_C)를 생성한다. 제 2 적분부(214)는, 부클럭 신호(CLKB)를 적분하여 제 2 적분 신호(INT_CB)를 생성한다. 미적분부(216)는, 정클럭 신호(CLK) 및 부클럭 신호(CLKB)를 각각 미분 및 적분하여 제 1 보상 신호(DIF_CB)를 생성하고, 부클럭 신호(CLKB) 및 정클럭 신호(CLK)를 미분 및 적분하여 제 2 보상 신호(DIF_C)를 생성한다. 제 1 이득 조절부(222)는, 제 1 적분 신호(INT_C)를 제 1 이득(α)으로 증폭하여 정합성 노드(ND1)로 출력한다. 제 2 이득 조절부(224)는, 제 2 적분 신호(INT_CB)를 제 1 이득(α)으로 증폭하여 부합성 노드(ND2)로 출력한다. 제 3 이득 조절부(226)는, 제 1 보상 신호(DIF_CB)를 제 2 이득(β)으로 증폭하여 정합성 노드(ND1)로 출력한다. 제 4 이득 조절부(228)는, 제 2 보상 신호(DIF_C)를 제 2 이득(β)으로 증폭하여 부합성 노드(ND2)로 출력한다.

결과적으로, 상기 정합성 노드(ND1)에서는, 제 1 이득(α)으로 증폭된 제 1 적분 신호(INT_C)와 제 2 이득(β)으로 증폭된 제 1 보상 신호(DIF_CB)가 혼합되어 제 1 위상 혼합 신호(MIX)로 출력된다. 또한, 상기 부합성 노드(ND2)에서는, 제 1 이득(α)으로 증폭된 제 2 적분 신호(INT_CB)와 제 2 이득(β)으로 증폭된 제 2 보상 신호(DIF_C)가 혼합되어 제 2 위상 혼합 신호(MIXB)로 출력된다. 이 때, 제 1 이득(α)은 제 2 이득(β) 보다 더 큰 값을 가지기 때문에, 정합성 노드(ND1)에서는 정클럭 신호(CLK)가 부클럭 신호(CLKB)보다 더 지배적인(dominant) 영향을 가지도록 제 1 위상 혼합 신호(MIX)가 생성될 수 있고, 부합성 노드(ND2)에서는 부클럭 신호(CLKB)가 정클럭 신호(CLK)보다 더 지배적인(dominant) 영향을 가지도록 제 2 위상 혼합 신호(MIXB)가 생성될 수 있다. 한편, 상기 제 1 이득(α) 및 제 2 이득(β)은 캘리브레이팅 동작을 통해 공정/전압/온도(PVT) 변동에 따라 최적의 값을 가지도록 설정될 수 있다.

한편, 상기 노이즈 제거부(250)는, 입력 버퍼(260), 커먼 모드 보상부(270) 및 출력 버퍼(280)를 포함한다.

입력 버퍼(260)는, 제 1 위상 혼합 신호(MIX)를 버퍼링 하여 제 1 스윙 입력 신호(MIXD)를 출력하는 제 1 입력 버퍼(262)와, 제 2 위상 혼합 신호(MIXB)를 버퍼링 하여 제 2 스윙 입력 신호(MIXBD)를 출력하는 제 2 입력 버퍼(264)를 포함한다.

커먼 모드 보상부(270)는, 제 1 스윙 입력 신호(MIXD) 및 제 2 스윙 입력 신호(MIXBD)를 입력받아 제 1 스윙 출력 신호(MIXDD) 및 제 2 스윙 출력 신호(MIXBDD)를 출력하되, 제 1 스윙 입력 신호(MIXD) 및 제 2 스윙 입력 신호(MIXBD)의 크로스 포인트와 제 1 스윙 출력 신호(MIXDD) 및 제 2 스윙 출력 신호(MIXBDD)의 크로스 포인트를 조절하여 커먼 모드 노이즈(common mode noise)를 제거하기 위한 것으로, 스윙 감축 버퍼(272, 274) 및 구동력 보상부(276, 278)를 포함한다. 스윙 감축 버퍼(272, 274)는, 제 1 스윙 입력 신호(MIXD)를 버퍼링하여 제 1 스윙 출력 신호(MIXDD)를 출력하는 제 1 스윙 감축 버퍼(272)와, 제 2 스윙 입력 신호(MIXBD)를 버퍼링하여 제 2 스윙 출력 신호(MIXBDD)를 출력하는 제 2 스윙 감축 버퍼(274)를 포함한다. 구동력 보상부(276, 278)는, 제 1 스윙 입력 신호(MIXD)단과 제 2 스윙 입력 신호(MIXBD)단 사이에 연결된 제 1 구동력 보상부(276)와, 제 1 스윙 출력 신호(MIXDD)단과 제 2 스윙 출력 신호(MIXBDD)단 사이에 연결된 제 2 구동력 보상부(278)를 포함한다.

상기 출력 버퍼(282, 284)는, 제 1 스윙 출력 신호(MIXDD)를 버퍼링하여 제 1 듀티 보정 클럭 신호(CLK_OUT)를 출력하는 제 1 출력 버퍼(282)와, 제 2 스윙 출력 신호(MIXBDD)를 버퍼링하여 제 2 듀티 보정 클럭 신호(CLKB_OUT)를 출력하는 제 1 출력 버퍼(284)를 포함한다.

상기와 같이, 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로(200)는, 종래의 피드백 루프(feed-back loop) 방식 대신, 정클럭 신호(CLK)와 부클럭 신호(CLKB) 위상 정보를 위상 혼합부(210)를 통해 피드-포워드(feed-forward) 방식으로 혼합(Mixing)한 후, 위상 혼합시 발생하는 커먼 모드(Common mode)의 불일치성을 노이즈 제거부(250)를 통해 보상함으로써 듀티 싸이클 보정이 가능하게 한다.

이하, 본 발명의 일실시예에 따라 듀티 싸이클 보정 회로의 구체적인 회로도에 대해 알아보고자 한다.

도 3 은 도 2 의 듀티 싸이클 보정 회로(200)의 상세 회로도 이다.

이하, 도면에서는, 설명의 편의를 위해서, 같은 구성에 대해서는 같은 도면 부호를 부여하여 설명하기로 한다.

도 3 을 참조하면, 듀티 싸이클 보정 회로(200)는, 위상 혼합부(210) 및 노이즈 제거부(250)를 포함한다.

위상 혼합부(210)는, 정클럭 신호(CLK)를 입력받아 제 1 노드(NT1)를 구동하는 제 1 인버터(INV1), 제 1 노드(NT1)와 접지 전압(VSS)단 사이에 연결된 제 1 캐패시터(C1), 부클럭 신호(CLKB)를 입력받아 제 2 노드(NT2)를 구동하는 제 2 인버터(INV2), 제 2 노드(NT2)와 접지 전압(VSS)단 사이에 연결된 제 2 캐패시터(C2), 부클럭 신호(CLKB)를 입력받아 제 3 노드(NT3)를 구동하는 제 3 인버터(INV3), 정클럭 신호(CLK)를 입력받아 제 4 노드(NT4)를 구동하는 제 4 인버터(INV4), 제 3 노드(NT3)와 제 4 노드(NT4) 사이에 연결된 제 3 캐패시터(C3), 제 1 노드(NT1)에서 출력되는 제 1 적분 신호(INT_C)를 입력받아 정합성 노드(ND1)를 구동하는 제 5 인버터(INV5), 제 2 노드(NT2)에서 출력되는 제 2 적분 신호(INT_CB)를 입력받아 부합성 노드(ND2)를 구동하는 제 6 인버터(INV6), 제 3 노드(NT3)에서 출력되는 제 1 보상 신호(DIF_CB)를 입력받아 정합성 노드(ND1)를 구동하는 제 7 인버터(INV7) 및 제 4 노드(NT4)에서 출력되는 제 2 보상 신호(DIF_C)를 입력받아 부합성 노드(ND2)를 구동하는 제 8 인버터(INV8)을 구비한다.

참고로, 상기 제 1 인버터(INV1)와 제 1 캐패시터(C1)는 도 2 의 제 1 적분부(212)를 구성할 수 있다. 상기 제 2 인버터(INV2)와 제 2 캐패시터(C2)는 도 2 의 제 2 적분부(214)를 구성할 수 있다. 정클럭 신호(CLK)와 부클럭 신호(CLKB)의 스큐를 최소화하기 위해, 상기 제 1 캐패시터(C1)는 상기 제 2 캐패시터(C2)와 실질적으로 동일한 캐패시턴스를 가질 수 있다. 상기 제 1 인버터(INV1)와 제 1 캐패시터(C1)는, 입력되는 정클럭 신호(CLK)를 전하 적분하여 제 1 적분 신호(INT_C)를 제 1 노드(NT1)로 출력할 수 있고, 상기 상기 제 2 인버터(INV2)와 제 2 캐패시터(C2)는 도 2 의 제 2 적분부(214)는, 입력되는 부클럭 신호(CLKB)를 전하 적분하여 제 2 적분 신호(INT_CB)를 제 2 노드(NT2)로 출력할 수 있다.

상기 제 3 인버터(INV3), 제 4 인버터(INV4), 및 제 3 캐패시터(C3)는 도 2 의 미적분부(216)를 구성할 수 있다. 이 때, 제 3 캐패시터(C3)는 정클럭 신호(CLK)와 부클럭 신호(CLKB)의 위상 정보를 저장하기 위한 적분기와 정클럭 신호(CLK)와 부클럭 신호(CLKB)의 딜레이 스큐 발생 시에 이를 보정하기 위한 미분기로 동시에 사용된다.

상기 제 5 인버터(INV5)는 도 2 의 제 1 이득 조절부(222)에 대응될 수 있다. 상기 제 6 인버터(INV6)는 도 2 의 제 2 이득 조절부(224)에 대응될 수 있다. 상기 제 7 인버터(INV7)는 도 2 의 제 3 이득 조절부(226)에 대응될 수 있다. 상기 제 8 인버터(INV8)는 도 2 의 제 4 이득 조절부(228)에 대응될 수 있다. 이 때, 제 5 인버터(INV5) 및 제 6 인버터(INV6)는 제 1 이득(α)을 가지고, 제 7 인버터(INV7) 및 제 8 인버터(INV8)는 제 2 이득(β)을 가질 수 있다.

결과적으로, 상기 정합성 노드(ND1)에서는, 제 1 이득(α)으로 증폭된 제 1 적분 신호(INT_C)와 제 2 이득(β)으로 증폭된 제 1 보상 신호(DIF_CB)가 혼합되어 제 1 위상 혼합 신호(MIX)로 출력된다. 또한, 상기 부합성 노드(ND2)에서는, 제 1 이득(α)으로 증폭된 제 2 적분 신호(INT_CB)와 제 2 이득(β)으로 증폭된 제 2 보상 신호(DIF_C)가 혼합되어 제 2 위상 혼합 신호(MIXB)로 출력된다. 이 때, 제 1 이득(α)은 제 2 이득(β) 보다 더 큰 값을 가지기 때문에, 정합성 노드(ND1)에서는 정클럭 신호(CLK)가 부클럭 신호(CLKB)보다 더 지배적인(dominant) 영향을 가지도록 제 1 위상 혼합 신호(MIX)가 생성될 수 있고, 부합성 노드(ND2)에서는 부클럭 신호(CLKB)가 정클럭 신호(CLK)보다 더 지배적인(dominant) 영향을 가지도록 제 2 위상 혼합 신호(MIXB)가 생성될 수 있다.

상기 노이즈 제거부(250)는, 정합성 노드(ND1) 및 부합성 노드(ND2)에서 각각 출력되는 제 1 및 제 2 위상 혼합 신호(MIX, MIXB)의 크로스 포인트를 조절하여 커먼 모드 노이즈를 제거한다.

보다 자세하게, 상기 노이즈 제거부(250)는, 제 1 입력 버퍼(262), 제 2 입력 버퍼(264), 제 1 스윙 감축 버퍼(272), 제 2 스윙 감축 버퍼(274), 제 1 구동력 보상부(276), 제 2 구동력 보상부(278), 제 1 출력 버퍼(282) 및 제 2 출력 버퍼(284)를 포함한다.

제 1 입력 버퍼(262), 제 2 입력 버퍼(264), 제 1 출력 버퍼(282) 및 제 2 출력 버퍼(284)는 인버터로 구현 될 수 있다. 하지만, 이는 일예일 뿐이며, 동일한 기능을 갖는 로직 게이트 등으로 전환이 가능하다. 제 1 스윙 감축 버퍼(272)는 제 1 스윙 입력 신호(MIXD)단과 제 1 스윙 출력 신호(MIXDD)단 사이에 연결된 인버터(SW_INV1) 및 이와 병렬 연결된 피드백 저항(FB_R1)으로 구현될 수 있다. 제 2 스윙 감축 버퍼(274)는 제 2 스윙 입력 신호(MIXBD)단과 제 2 스윙 출력 신호(MIXBDD)단 사이에 연결된 인버터(SW_INV2) 및 이와 병렬 연결된 피드백 저항(FB_R2)으로 구현될 수 있다. 제 1 구동력 보상부(276)는, 제 1 스윙 입력 신호(MIXD)단과 제 2 스윙 입력 신호(MIXBD)단 사이에 연결된 크로스 커플드 인버터 쌍으로 구성될 수 있다. 제 2 구동력 보상부(278)는, 제 1 스윙 출력 신호(MIXDD)단과 제 2 스윙 출력 신호(MIXBDD)단 사이에 연결된 크로스 커플드 인버터 쌍으로 구성될 수 있다.

일반적으로, 인버터의 P/N 비(PMOS size : NMOIS size ratio)가 정확한 비로 설계될 수 없기 때문에 공정/전압/온도(PVT) 변동에 의해 PMOS 트랜지스터와 NMOS 트랜지스터의 구동력(strength)의 차이가 발생하게 된다. 이와 같은, 구동력의 차이는, 차동 신호들 간의 크로스 포인트의 불일치를 유발하게 된다. 본 발명의 일실시예에서는, 제 1 및 제 2 스윙 감축 버퍼(272, 274)의 피드백 저항(FB_R1, FB_R2) 및 제 1 및 제 2 구동력 보상부(276, 278)을 통해 인버터(SW_INV1, SW_INV2)의 PMOS 트랜지스터와 NMOS 트랜지스터의 구동력(strength)의 차이를 보상하여 각 입출력 차동 신호들, 즉, 제 1 및 제 2 스윙 입력 신호(MIXD, MIXBD) 및 제 1 및 제 2 스윙 출력 신호(MIXDD, MIXBDD)의 라이징 타임과 폴링 타임을 조절함으로써 각 입출력 차동 신호들의 크로스 포인트를 일치 시키고, 커먼 모드 노이즈를 제거할 수 있다.

도 4a 및 도 4b 는 도 3 의 위상 혼합기(210)의 동작을 설명하기 위한 회로도 이다. 도 4a 는 제 1 위상 혼합 신호(MIX)의 생성 과정을 보여주기 위한 도면이고, 도 4b 는 제 2 위상 혼합 신호(MIXB)의 생성 과정을 보여주기 위한 도면이다.

도 4a 를 참조하면, 제 1 위상 혼합 신호(MIX)는, 정클럭 신호(CLK)를 적분하여 생성된 제 1 적분 신호(INT_C)와 정클럭 신호(CLK) 및 부클럭 신호(CLKB)를 각각 미분 및 적분하여 생성된 제 1 보상 신호(DIF_CB)를 혼합하여 생성된다. 즉, 정클럭 신호(CLK)가 제 1 인버터(INV1)와 제 1 캐패시터(C1)로 구성된 적분기를 통과하여 제 1 적분 신호(INT_C)로 출력된다. 또한, 정클럭 신호(CLK)가 제 4 인버터(INV4)와 제 3 캐패시터(C3)로 구성된 미분기를 통과하여 생성된 신호와, 부클럭 신호(CLKB)가 제 3 인버터(INV3)와 제 3 캐패시터(C3)로 구성된 적분기를 통과하여 생성된 신호가 혼합되어 제 1 보상 신호(DIF_CB)로 출력된다. 최종적으로, 제 1 적분 신호(INT_C)가 제 5 인버터(INV5)를 통해 제 1 이득(α)으로 증폭된 신호와 제 1 보상 신호(DIF_CB)가 제 7 인버터(INV7)를 통해 제 2 이득(β)으로 증폭된 신호가 혼합되어 제 1 위상 혼합 신호(MIX)로 출력된다. 이 때, 제 1 이득(α)은 제 2 이득(β) 보다 더 큰 값을 가지기 때문에, 정클럭 신호(CLK)가 부클럭 신호(CLKB)보다 더 지배적인(dominant) 영향을 가지도록 제 1 위상 혼합 신호(MIX)가 생성될 수 있다.

도 4b 를 참조하면, 제 2 위상 혼합 신호(MIXB)는, 부클럭 신호(CLKB)를 적분하여 생성된 제 2 적분 신호(INT_CB)와 정클럭 신호(CLK) 및 부클럭 신호(CLKB)를 적분 및 미분하여 생성된 제 2 보상 신호(DIF_C)를 혼합하여 생성된다.

즉, 부클럭 신호(CLKB)가 제 2 인버터(INV2)와 제 2 캐패시터(C2)로 구성된 적분기를 통과하여 제 2 적분 신호(INT_CB)로 출력된다. 또한, 부클럭 신호(CLKB)가 제 3 인버터(INV3)와 제 3 캐패시터(C3)로 구성된 미분기를 통과하여 생성된 신호와, 정클럭 신호(CLK)가 제 4 인버터(INV4)와 제 3 캐패시터(C3)로 구성된 적분기를 통과하여 생성된 신호가 혼합되어 제 2 보상 신호(DIF_C)로 출력된다. 최종적으로, 제 2 적분 신호(INT_CB)가 제 6 인버터(INV6)를 통해 제 1 이득(α)으로 증폭된 신호와 제 2 보상 신호(DIF_C)가 제 8 인버터(INV8)를 통해 제 2 이득(β)으로 증폭된 신호가 혼합되어 제 2 위상 혼합 신호(MIXB)로 출력된다. 이 때, 제 1 이득(α)은 제 2 이득(β) 보다 더 큰 값을 가지기 때문에, 부클럭 신호(CLKB)가 정클럭 신호(CLK)보다 더 지배적인(dominant) 영향을 가지도록 제 2 위상 혼합 신호(MIXB)가 생성될 수 있다.

참고로, 적분기와 미분기의 차이는 해당 신호가 캐패시터를 통과하느냐 아니냐에 따라 나눠질 수 있다. 예를 들어, 도 4a 에서, 정클럭 신호(CLK)가 제 4 인버터(INV4)와 제 3 캐패시터(C3)를 둘다 통과하여 생성된 신호는 미분 신호이고, 고 4b 에서, 정클럭 신호(CLK)가 제 4 인버터(INV4)만을 통과하여 생성된 신호는 적분 신호가 될 수 있다.

이하, 도 2 내지 도 5를 참조하여 본 발명의 실시예에 따른 듀티 싸이클 보정 회로(200)의 동작을 설명하기로 한다.

도 5 는 도 2 의 듀티 싸이클 보정 회로(200)의 동작을 설명하기 위한 파형도 이다.

도 5 를 참조하면, 정클럭 신호(CLK)가 제 1 인버터(INV1)와 제 1 캐패시터(C1)로 구성된 적분기를 통과하여 제 1 적분 신호(INT_C)로 출력되고, 부클럭 신호(CLKB)가 제 2 인버터(INV2)와 제 2 캐패시터(C2)로 구성된 적분기를 통과하여 제 2 적분 신호(INT_CB)로 출력된다. 또한, 정클럭 신호(CLK)가 제 4 인버터(INV4)와 제 3 캐패시터(C3)로 구성된 미분기를 통과하여 생성된 신호와, 부클럭 신호(CLKB)가 제 3 인버터(INV3)와 제 3 캐패시터(C3)로 구성된 적분기를 통과하여 생성된 신호가 혼합되어 제 1 보상 신호(DIF_CB)로 출력되고, 부클럭 신호(CLKB)가 제 3 인버터(INV3)와 제 3 캐패시터(C3)로 구성된 미분기를 통과하여 생성된 신호와, 정클럭 신호(CLK)가 제 4 인버터(INV4)와 제 3 캐패시터(C3)로 구성된 적분기를 통과하여 생성된 신호가 혼합되어 제 2 보상 신호(DIF_C)로 출력된다.

따라서, 최종적으로, 제 1 적분 신호(INT_C)가 제 5 인버터(INV5)를 통해 제 1 이득(α)으로 증폭된 신호와 제 1 보상 신호(DIF_CB)가 제 7 인버터(INV7)를 통해 제 2 이득(β)으로 증폭된 신호가 혼합되어 제 1 위상 혼합 신호(MIX)로 출력되고, 제 2 적분 신호(INT_CB)가 제 6 인버터(INV6)를 통해 제 1 이득(α)으로 증폭된 신호와 제 2 보상 신호(DIF_C)가 제 8 인버터(INV8)를 통해 제 2 이득(β)으로 증폭된 신호가 혼합되어 제 2 위상 혼합 신호(MIXB)로 출력된다.

이 때, 위상 혼합기(210)에서 출력되는 제 1 위상 혼합 신호(MIX) 및 제 2 위상 혼합 신호(MIXB)는, '하이'레벨 구간(Ta)과 '로우' 레벨 구간(Tb)이 동일한 비를 가지는 반면, 제 1 위상 혼합 신호(MIX)와 제 2 위상 혼합 신호(MIXB) 간의 크로스 포인트가 틀어져 있다.

노이즈 제거부(250)는 제 1 위상 혼합 신호(MIX) 및 제 2 위상 혼합 신호(MIXB)를 입력받아, 이들의 라이징 타임과 폴링 타임을 조절함으로써 제 1 위상 혼합 신호(MIX) 및 제 2 위상 혼합 신호(MIXB)의 틀어진 크로스 포인트를 일치시키고, 커먼 모드 노이즈를 제거하여, 제 1 듀티 보정 클럭 신호(CLK_OUT) 및 제 2 듀티 보정 클럭 신호(CLKB_OUT)를 출력한다.

따라서, 최종적으로, 제 1 듀티 보정 클럭 신호(CLK_OUT) 및 제 2 듀티 보정 클럭 신호(CLKB_OUT)는, '하이'레벨 구간(Ta)과 '로우' 레벨 구간(Tb)이 동일한 비를 가지는 동시에, 크로스 포인트가 보상됨으로써 듀티 싸이클이 보정되어 출력될 수 있다.

상기와 같이, 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로는, 정클럭 신호(CLK)와 부클럭 신호(CLKB)의 위상 정보를 피드-포워드(feed-forward) 방식으로 혼합(Mixing)한 후, 위상 혼합 시 발생하는 커먼 모드(Common mode)의 불일치성을 크로스-커플드 인버터로 구현된 커먼 모드 보상부 및 피드백 저항(FB_R)을 이용한 인버터 버퍼로 구현된 스윙 감축 버퍼를 통해, 듀티 싸이클 보정이 가능하게 한 구조이다. 따라서, 종래의 피드백 루프(feed-back loop) 방식의 듀티 싸이클 보정 회로와 비교하여, 본 발명은 실시간으로 위상 혼합(Phase mixing)을 통해 빠른 시간 안에 듀티 싸이클 보정이 가능하다.

또한, 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로는, 락킹 타임이 불필요하기 때문에 대기 모드와 동작 모드가 반복되는 반도체 메모리 장치가 포함된 시스템의 성능을 개선 시킬 수 있다.

또한, 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로는, 아날로그 증폭기 대신 인버터 혹은 디지털 로직 게이트 등을 통해 듀티 싸이클 보정이 가능하므로, PVT 변동에 의한 면역(Immunity)이 종래 기술에 비해 개선될 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

210: 위상 혼합부 212: 제 1 적분부
214: 제 2 적분부 216: 미적분부
222 ~ 228: 이득 조절부 250: 노이즈 제거부
260: 입력 버퍼 270: 커먼 모드 보상부
280: 출력 버퍼

Claims

정클럭 신호를 적분하여 생성된 제 1 적분 신호와 상기 정클럭 신호 및 부클럭 신호를 각각 미분 및 적분하여 생성된 제 1 보상 신호를 혼합하여 제 1 위상 혼합 신호를 생성하고, 상기 부클럭 신호를 적분하여 생성된 제 2 적분 신호와 상기 정클럭 신호 및 상기 부클럭 신호를 적분 및 미분하여 생성된 제 2 보상 신호를 혼합하여 제 2 위상 혼합 신호를 생성하는 위상 혼합부; 및
상기 제 1 위상 혼합 신호 및 상기 제 2 위상 혼합 신호를 입력받아 이들의 크로스 포인트를 조절하여 커먼 모드 노이즈를 제거하고, 제 1 및 제 2 듀티 보정 클럭 신호를 출력하는 노이즈 제거부
를 포함하는 듀티 싸이클 보정 회로.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 위상 혼합부는,
상기 정클럭 신호를 적분하여 상기 제 1 적분 신호를 생성하는 제 1 적분부;
상기 부클럭 신호를 적분하여 상기 제 2 적분 신호를 생성하는 제 2 적분부;
상기 정클럭 신호 및 부클럭 신호를 각각 미분 및 적분하여 상기 제 1 보상 신호를 생성하고, 상기 부클럭 신호 및 상기 정클럭 신호를 미분 및 적분하여 상기 제 2 보상 신호를 생성하는 미적분부;
상기 제 1 적분 신호를 제 1 이득으로 증폭하여 제 1 위상 혼합 신호의 출력 노드로 출력하는 제 1 이득 조절부;
상기 제 2 적분 신호를 상기 제 1 이득으로 증폭하여 제 2 위상 혼합 신호의 출력 노드로 출력하는 제 2 이득 조절부;
상기 제 1 보상 신호를 상기 제 1 이득 보다 작은 제 2 이득으로 증폭하여 상기 제 1 위상 혼합 신호의 출력 노드로 출력하는 제 3 이득 조절부; 및
상기 제 2 보상 신호를 상기 제 2 이득으로 증폭하여 상기 제 2 위상 혼합 신호의 출력 노드로 출력하는 제 4 이득 조절부
를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 2 항에 있어서,
상기 제 1 및 제 2 적분부 각각은,
상기 정클럭 신호와 부클럭 신호 중 대응되는 신호를 입력받아 적분 노드를 구동하는 인버터; 및
상기 적분 노드와 접지 전압단 사이에 연결된 캐패시터
를 포함하고, 상기 적분 노드에서 상기 제 1 적분 신호와 상기 제 2 적분 신호 중 대응되는 신호가 출력되는 것
을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 2 항에 있어서,
상기 미적분부는,
상기 부클럭 신호를 입력받아 제 1 노드를 구동하는 제 1 인버터;
상기 정클럭 신호를 입력받아 제 2 노드를 구동하는 제 2 인버터; 및
상기 제 1 노드와 상기 제 2 노드 사이에 연결된 캐패시터
를 포함하고, 상기 제 1 노드에서 상기 제 1 보상 신호가 출력되고, 상기 제 2 노드에서 상기 제 2 보상 신호가 출력되는 것
을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 2 항에 있어서,
상기 제 1 및 제 2 이득 조절부는, 상기 제 1 이득을 가지는 인버터이고,
상기 제 3 및 제 4 이득 조절부는, 상기 제 1 이득 보다 작은 상기 제 2 이득을 가지는 인버터인 것
을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 노이즈 제거부는,
상기 제 1 위상 혼합 신호 및 상기 제 2 위상 혼합 신호를 버퍼링하여 제 1 및 제 2 스윙 입력 신호를 출력하는 입력 버퍼;
상기 제 1 및 제 2 스윙 입력 신호를 입력받아 제 1 및 제 2 스윙 출력 신호를 출력하되, 상기 제 1 및 제 2 스윙 입력 신호의 크로스 포인트 및 상기 제 1 및 제 2 스윙 출력 신호의 크로스 포인트를 조절하여 커먼 모드 노이즈(common mode noise)를 제거하는 커먼 모드 보상부; 및
상기 제 1 및 제 2 스윙 출력 신호를 각각 버퍼링하여 상기 제 1 및 제 2 듀티 보정 클럭 신호를 출력하는 출력 버퍼
를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 6 항에 있어서,
상기 커먼 모드 보상부는,
상기 제 1 스윙 입력 신호를 버퍼링하여 상기 제 1 스윙 출력 신호를 출력하는 제 1 스윙 감축 버퍼;
상기 제 2 스윙 입력 신호를 버퍼링하여 상기 제 2 스윙 출력 신호를 출력하는 제 2 스윙 감축 버퍼;
제 1 스윙 입력 신호단과 제 2 스윙 입력 신호단 사이에 연결되어 상기 제 1 및 제 2 스윙 입력 신호들의 구동력을 보상하는 제 1 구동력 보상부; 및
제 1 스윙 출력 신호단과 제 2 스윙 출력 신호단 사이에 연결되어 상기 제 1 및 제 2 스윙 출력 신호들의 구동력을 보상하는 제 2 구동력 보상부
를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 제 1 및 제 2 스윙 감축 버퍼 각각은,
상기 제 1 및 제 2 스윙 입력 신호 중 대응하는 신호를 입력받아 상기 제 1 및 제 2 스윙 출력 신호 중 대응하는 신호를 출력하는 인버터; 및
상기 인버터와 병렬 연결된 피드백 저항
을 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 제 1 구동력 보상부는, 상기 제 1 스윙 입력 신호단과 상기 제 2 스윙 입력 신호단 사이에 연결되어 제 1 및 제 2 스윙 입력 신호들의 구동력을 보상하는크로스 커플드 인버터 쌍으로 구성되고,
상기 제 2 구동력 보상부는, 상기 제 1 스윙 출력 신호단과 상기 제 2 스윙 출력 신호단 사이에 연결되어 제 1 및 제 2 스윙 출력 신호들의 구동력을 보상하는크로스 커플드 인버터 쌍으로 구성되는 것
을 특징으로 하는 듀티 싸이클 보정 회로.
정클럭 신호를 입력받아 제 1 노드를 구동하는 제 1 인버터;
상기 제 1 노드와 접지 전압단 사이에 연결된 제 1 캐패시터;
부클럭 신호를 입력받아 제 2 노드를 구동하는 제 2 인버터;
상기 제 2 노드와 접지 전압단 사이에 연결된 제 2 캐패시터;
상기 부클럭 신호를 입력받아 제 3 노드를 구동하는 제 3 인버터;
상기 정클럭 신호를 입력받아 제 4 노드를 구동하는 제 4 인버터;
상기 제 3 노드와 상기 제 4 노드 사이에 연결된 제 3 캐패시터;
상기 제 1 노드에서 출력되는 제 1 적분 신호를 입력받아 정합성 노드를 구동하는 제 5 인버터;
상기 제 2 노드에서 출력되는 제 2 적분 신호를 입력받아 부합성 노드를 구동하는 제 6 인버터;
상기 제 3 노드에서 출력되는 제 1 보상 신호를 입력받아 상기 정합성 노드를 구동하는 제 7 인버터; 및
상기 제 4 노드에서 출력되는 제 2 보상 신호를 입력받아 상기 부합성 노드를 구동하는 제 8 인버터
를 포함하는 듀티 싸이클 보정 회로.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 제 5 및 제 6 인버터의 이득은 상기 제 7 및 제 8 인버터의 이득보다 큰 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 제 1 캐패시터는 상기 제 2 캐패시터와 동일한 캐패시턴스를 가지는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서,
상기 정합성 노드 및 상기 부합성 노드에서 각각 출력되는 제 1 및 제 2 위상 혼합 신호의 크로스 포인트를 조절하여 커먼 모드 노이즈를 제거하는 노이즈 제거부
를 더 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 13 항에 있어서,
상기 노이즈 제거부는,
상기 제 1 위상 혼합 신호를 버퍼링하여 제 1 스윙 입력 신호를 출력하는 제 1 입력 버퍼;
상기 제 2 위상 혼합 신호를 버퍼링하여 제 2 스윙 입력 신호를 출력하는 제 2 입력 버퍼;
상기 제 1 및 제 2 스윙 입력 신호를 입력받아 제 1 및 제 2 스윙 출력 신호를 출력하되, 상기 제 1 및 제 2 스윙 입력 신호의 크로스 포인트 및 상기 제 1 및 제 2 스윙 출력 신호의 크로스 포인트를 조절하여 커먼 모드 노이즈(common mode noise)를 제거하는 커먼 모드 보상부;
상기 제 1 스윙 출력 신호를 버퍼링하여 제 1 듀티 보정 클럭 신호를 출력하는 제 1 출력 버퍼; 및
상기 제 2 스윙 출력 신호를 버퍼링하여 제 2 듀티 보정 클럭 신호를 출력하는 제 2 출력 버퍼
를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서,
상기 제 1 및 제 2 입력 버퍼 및 상기 제 1 및 제 2 출력 버퍼는,
인버터를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서,
상기 커먼 모드 보상부는,
상기 제 1 스윙 입력 신호를 버퍼링하여 상기 제 1 스윙 출력 신호를 출력하는 제 1 스윙 감축 버퍼;
상기 제 2 스윙 입력 신호를 버퍼링하여 상기 제 2 스윙 출력 신호를 출력하는 제 2 스윙 감축 버퍼;
제 1 스윙 입력 신호단과 제 2 스윙 입력 신호단 사이에 연결되어 상기 제 1 및 제 2 스윙 입력 신호들의 구동력을 보상하는 제 1 구동력 보상부; 및
제 1 스윙 출력 신호단과 제 2 스윙 출력 신호단 사이에 연결되어 상기 제 1 및 제 2 스윙 출력 신호들의 구동력을 보상하는 제 2 구동력 보상부
를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 16 항에 있어서,
상기 제 1 및 제 2 스윙 감축 버퍼 각각은,
상기 제 1 및 제 2 스윙 입력 신호 중 대응하는 신호를 입력받아 상기 제 1 및 제 2 스윙 출력 신호 중 대응하는 신호를 출력하는 인버터; 및
상기 인버터와 병렬 연결된 피드백 저항
을 포함하는 것을 특징으로 하는 듀티 싸이클 보정 회로.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 16 항에 있어서,
상기 제 1 구동력 보상부는, 상기 제 1 스윙 입력 신호단과 상기 제 2 스윙 입력 신호단 사이에 연결된 크로스 커플드 인버터 쌍으로 구성되고,
상기 제 2 구동력 보상부는, 상기 제 1 스윙 출력 신호단과 상기 제 2 스윙 출력 신호단 사이에 연결된 크로스 커플드 인버터 쌍으로 구성되는 것
을 특징으로 하는 듀티 싸이클 보정 회로.
정클럭 신호를 적분하여 생성된 제 1 적분 신호와 상기 정클럭 신호 및 부클럭 신호를 각각 미분 및 적분하여 생성된 제 1 보상 신호를 혼합하여 제 1 위상 혼합 신호를 생성하는 단계;
상기 부클럭 신호를 적분하여 생성된 제 2 적분 신호와 상기 정클럭 신호 및 상기 부클럭 신호를 적분 및 미분하여 생성된 제 2 보상 신호를 혼합하여 제 2 위상 혼합 신호를 생성하는 단계; 및
상기 제 1 위상 혼합 신호 및 상기 제 2 위상 혼합 신호의 크로스 포인트를 조절하여 커먼 모드 노이즈를 제거하는 단계
를 포함하는 듀티 싸이클 보정 방법.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 19 항에 있어서,
상기 제 1 위상 혼합 신호를 생성하는 단계는,
상기 정클럭 신호를 적분하여 상기 제 1 적분 신호를 생성하는 단계;
상기 정클럭 신호 및 부클럭 신호를 각각 미분 및 적분하여 상기 제 1 보상 신호를 생성하는 단계; 및
상기 제 1 적분 신호를 제 1 이득으로 증폭하고, 상기 제 1 보상 신호를 상기 제 1 이득 보다 작은 제 2 이득으로 증폭하여, 증폭된 신호들은 혼합하는 단계
를 포함하는 듀티 싸이클 보정 방법.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제 19 항에 있어서,
상기 제 2 위상 혼합 신호를 생성하는 단계는,
상기 부클럭 신호를 적분하여 상기 제 2 적분 신호를 생성하는 단계;
상기 부클럭 신호 및 상기 정클럭 신호를 미분 및 적분하여 상기 제 2 보상 신호를 생성하는 단계; 및
상기 제 2 적분 신호를 제 1 이득으로 증폭하고, 상기 제 2 보상 신호를 상기 제 1 이득 보다 작은 제 2 이득으로 증폭하여, 증폭된 신호들은 혼합하는 단계
를 포함하는 듀티 싸이클 보정 방법.
◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈

제 19 항에 있어서,
상기 커먼 모드 노이즈를 제거하는 단계는,
상기 제 1 위상 혼합 신호 및 상기 제 2 위상 혼합 신호를 버퍼링하여 제 1 및 제 2 스윙 입력 신호를 출력하는 단계;
상기 제 1 및 제 2 스윙 입력 신호를 입력받아 제 1 및 제 2 스윙 출력 신호를 출력하되, 상기 제 1 및 제 2 스윙 입력 신호의 크로스 포인트 및 상기 제 1 및 제 2 스윙 출력 신호의 크로스 포인트를 조절하여 커먼 모드 노이즈(common mode noise)를 제거하는 단계; 및
상기 제 1 및 제 2 스윙 출력 신호를 각각 버퍼링하여 상기 제 1 및 제 2 듀티 보정 클럭 신호를 출력하는 단계
를 포함하는 듀티 싸이클 보정 방법.