CN113676184A - 一种基于半休眠结构的逐次逼近模数转换器开关方法 - Google Patents

一种基于半休眠结构的逐次逼近模数转换器开关方法 Download PDF

Info

Publication number
CN113676184A
CN113676184A CN202110979176.6A CN202110979176A CN113676184A CN 113676184 A CN113676184 A CN 113676184A CN 202110979176 A CN202110979176 A CN 202110979176A CN 113676184 A CN113676184 A CN 113676184A
Authority
CN
China
Prior art keywords
dac
capacitor
ref
capacitors
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110979176.6A
Other languages
English (en)
Other versions
CN113676184B (zh
Inventor
吴建辉
黄毅
孙志伟
李红
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Southeast University
Original Assignee
Southeast University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Southeast University filed Critical Southeast University
Priority to CN202110979176.6A priority Critical patent/CN113676184B/zh
Publication of CN113676184A publication Critical patent/CN113676184A/zh
Application granted granted Critical
Publication of CN113676184B publication Critical patent/CN113676184B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/0607—Offset or drift compensation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明公开了一种基于半休眠结构的逐次逼近模数转换器开关方法，所述方法包括：对于输入信号VIP和VIN，经过模数转换器的N次比较后，得到N位数字输出码，分为采样和转换两个阶段；采样阶段中，输入信号VIP和VIN通过采样开关连接到两个子模数转换器的上下电容阵列的顶极板，各电容底极板连接到对应电压；转换阶段中，比较器对上下电容阵列顶极板电压进行MSB位至LSB位的比较，得到相应数字码以控制各电容底极板的状态；经N次比较得到N位数字码。本发明首次切换产生±Vref的电压变化，将电容阵列参考电压Vref缩减为一般方法的一半；切换过中多次合并操作进一步降低功耗；仅LSB位引入0.5LSB的共模电平偏移。

Description

一种基于半休眠结构的逐次逼近模数转换器开关方法
技术领域
本发明涉及一种基于半休眠结构的逐次逼近模数转换器开关方法，属于低功耗电荷重分配型SAR ADC领域。
背景技术
随着物联网(IoT)技术的发展，对于物联网节点上传感器的使用寿命要求日益增加，从而对这些传感设备中的模数转换器的功耗提出更严格的要求。SAR ADC结构简单、能效高、高度数字化，中等精度(8-12bits)和中等采样率(1-1000kS/s)的SAR ADC广泛应用于医疗监测、移动设备和可穿戴设备等场合。
目前，电荷重分配型DAC是SAR ADC的主流方向。它通过改变电容阵列底极板所接的参考电压来实现逐次逼近的目的。在低压下，CDAC电容切换所产生的动态开关功耗占整体ADC的很大一部分，因此，国内外各个研究团队在这个方向上做出了很多努力，提出了很多高能效的开关算法。但是，它们在降低CDAC功耗的同时引入多个电平，共模电平漂移[1]、或着复杂的控制逻辑[3]等，甚至还面临着实用性问题，最终，降低CDAC功耗的同时提高了其他模块功耗。因此，这些开关算法并不能有效提高SAR ADC整体能效。本发明基于[2]的结构设计了一种一种基于半休眠结构的逐次逼近模数转换器开关方法。
[1]Z.Zhu et al.:‘A 0.6-V 38-nW 9.4-ENOB 20-kS/s SAR ADC in 0.18-CMOSfor medical implant devices’,IEEE Transactions on Circuits and Systems-I.,2015,62,(9),pp.2167-2176
[2]S.-E.Hsieh and C.-C.Hsieh.:‘A 0.44-fJ/conversion-step 11-bit 600-kS/s SAR ADC with semi-resting DAC’,IEEE Journal of Solid-State Circuits.,2018,53,(9),pp.2595-2603
[3]C.H.Kuo and C.E.Hsieh.:‘Floating capacitor switching SAR ADC’.Electronics Letters,2011,47，(13),742-743
发明内容
本发明的目的是提供一种基于半休眠结构的逐次逼近模数转换器开关方法，以降低CDAC功耗的同时对ADC其他模块不会产生有过高的要求。
为实现上述目的，本发明采用的技术方案为：
一种基于半休眠结构的逐次逼近模数转换器开关方法，所述方法基于的模数转换器包含两个相同子模数转换器ADC1和ADC0，每个子模数转换器包括采样开关、电容阵列、比较器和数字控制逻辑，其中，电容阵列包括完全相同的上电容阵列DACP1、DACN1和下电容阵列DACP0、DACN0；输入信号VIP通过采样开关连接到DACP1和DACP0的顶极板，输入信号VIN通过采样开关连接到DACN1和DACN0的顶极板；DACP1和DACP0的顶极板与比较器同相输入端相连，DACN1和DACN0的顶极板与比较器的反相输入端相连，比较器的差分输出端通过数字控制逻辑后产生控制信号来控制上电容阵列和下电容阵列的底极板开关，使上电容阵列和下电容阵列的底极板连接到对应电压、合并、***或浮置；
每一个子电容阵列由一个最高位电容CN-4以及N-6个高位电容、次低位电容C1、最低位电容C0以及dummy电容Cd组成，各电容大小为：Ci＝2iC，其中0≤i≤N-4，dummy电容Cd＝C，其中N表示模数转换器的位数，C为单位电容大小；
所述方法包括：对于输入信号VIP和VIN，经过模数转换器的N次比较后，得到N位数字输出码，分为采样和转换两个阶段；采样阶段中，输入信号VIP和VIN通过采样开关连接到两个子模数转换器的上下电容阵列的顶极板，各电容底极板连接到对应电压；转换阶段中，比较器对上下电容阵列顶极板电压进行MSB位至LSB位的比较，得到相应数字码以控制各电容底极板的状态；经N次比较得到N位数字码。
所述采样阶段包括以下步骤：
输入信号VIP和VIN通过采样开关分别连接到ADC1和ADC0的电容阵列的顶极板，ADC1的子电容阵列DACP1的所有电容底极板连接到Vref参考电压，而子电容阵列DACN1的所有电容底极板连接到gnd；ADC0的子电容阵列DACP0的所有电容底极板连接到gnd，而子电容阵列DACN0的所有电容底极板连接到Vref参考电压。
所述转换阶段包括以下步骤：
步骤B1，将模数转换器的采样开关断开，然后比较器直接对保持在上电容阵列和下电容阵列顶极板的输入信号VIP和VIN进行比较，得出最高有效位DN-1，根据数字码DN-1控制上电容阵列和下电容阵列中电容底极板的连接关系，从而得到新的顶极板电压；
步骤B2，比较器通过比较从步骤B1获取的上下电容阵列顶极板电压，得出数字码DN-2，根据数字码DN-1和DN-2控制上电容阵列和下电容阵列中电容底极板的连接关系，从而得到新的顶极板电压；
步骤B3，比较器通过比较从步骤B2获取的上电容阵列和下电容阵列顶极板电压，得出数字码DK，其中1≤K≤N-3，根据数字码DN-1和DN-2和DK控制上下电容阵列中电容底极板的连接关系；且重复步骤B4，直至得出数字码D1；
步骤B4，根据数字码DN-1和D1控制上下电容阵列中电容底极板的连接关系，比较器通过比较此时的上下电容阵列顶极板电压，得出数字码D0。
所述步骤B1中，根据数字码DN-1控制上下电容阵列中电容底极板的连接关系具体为：
情况一：若DN-1＝1，ADC0变为休眠状态，此次转换过程中不再对ADC0进行其他操作，DACP1和DACN1中所有电容底极板合并，这样整个DAC的差分电压将减少Vref；
情况二：若DN-1＝0，ADC1变为休眠状态，此次转换过程中不再对ADC1进行其他操作，DACP0和DACN0中所有电容底极板合并，这样整个DAC的差分电压将增加Vref。
所述步骤B2中，根据数字码DN-1和DN-2控制上下电容阵列中电容底极板的连接关系，具体为：
情况一：若DN-1DN-2＝11，DACP1除最高位电容之外的所有电容由合并连接到gnd，而DACN1除最高位电容之外的所有电容由合并连接到Vref参考电压，这样整个DAC的差分电压将减少0.5Vref；
情况二：若DN-1DN-2＝10，DACP1除最高位电容之外的所有电容由合并连接到Vref参考电压，而DACN1除最高位电容之外的所有电容由合并连接到gnd，这样整个DAC的差分电压将增加0.5Vref；
情况三：若DN-1DN-2＝01，DACP0除最高位电容之外的所有电容由合并连接到gnd，而DACN0除最高位电容之外的所有电容由合并连接到Vref参考电压，这样整个DAC的差分电压将减少0.5Vref；
情况四：若DN-1DN-2＝00，DACP0除最高位电容之外的所有电容由合并连接到Vref参考电压，而DACN0除最高位电容之外的所有电容由合并连接到gnd，这样整个DAC的差分电压将增加0.5Vref。
所述步骤B3中，根据数字码DN-1、DN-2和DK控制上下电容阵列中电容底极板的连接关系，具体为：
情况一：若DN-1DN-2DK＝111，DACP1的CK-1电容连接到gnd，DACN1的CK-1电容连接到Vref参考电压，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况二：若DN-1DN-2DK＝110，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
情况三：若DN-1DN-2DK＝101，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况四：若DN-1DN-2DK＝100，DACP1的CK-1电容连接到Vref参考电压，DACN1的CK-1电容连接到gnd，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
情况五：若DN-1DN-2DK＝011，DACP0的CK-1电容连接到gnd，DACN0的CK-1电容连接到Vref参考电压，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况六：若DN-1DN-2DK＝010，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
情况七：若DN-1DN-2DK＝001，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况八：若DN-1DN-2DK＝000，DACP0的CK-1电容连接到Vref参考电压，DACN0的CK-1电容连接到gnd，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
其中，N为模数转换器位数，K为当前所得数字码的序数，且1≤K≤N-3，即，在步骤B4中将从高到低依次得到DN-3到D1等多个数字码。
所述步骤B4中，根据数字码DN-1和D1控制上下电容阵列中电容底极板的连接关系，具体为：
情况一：若DN-1D1＝11，DACP1的电容C1解除合并状态并连接到gnd，DACN1的电容C1由合并状态变为浮置状态，这样整个DAC的差分电压将减小2(2-N)Vref；
情况二：若DN-1D1＝10，DACP1的电容C1由合并状态变为浮置状态，DACN1的电容C1解除合并状态并连接到gnd，这样整个DAC的差分电压将增加2(2-N)Vref；
情况三：若DN-1D1＝01，DACP0的电容C1解除合并状态并连接到gnd，DACN0的电容C1由合并状态变为浮置状态，这样整个DAC的差分电压将减小2(2-N)Vref；
情况四：若DN-1D1＝00，DACP0的电容C1由合并状态变为浮置状态，DACN0的电容C1解除合并状态并连接到gnd，这样整个DAC的差分电压将增加2(2-N)Vref；
其中，N为模数转换器位数。有益效果：本发明采用上述技术方案，能产生如下技术效果：
本发明提出的基于半休眠结构的逐次逼近模数转换器开关方法第一次切换在电容顶极板产生±Vref的电压变化，因此，在相同量程条件下，电容阵列的参考电压Vref仅为其他开关算法的一半，即相同参考电压下，ADC的量程可扩至正常的两倍，切换过程中几乎每一步切换都用到了合并操作，进一步减小了DAC的功耗；仅在最后一位的判决上采用单端切换的开关算法，节省了电容面积，降低了共模电平漂移。与传统的开关算法相比，本发明降低了99.22％的电容DAC的功耗，节省75％的电容面积，对其他模块的要求也没有提高，提升了SAR ADC整体的能效。
附图说明
图1为本发明方法实现10位分辨率采用的SAR ADC的结构示意图。
图2为本发明方法应用于5位SAR ADC的开关切换示意图。
图3为本发明方法应用于10位SAR ADC的开关切换能耗随ADC输出码变化的MATLAB仿真结果图(为了方便比较，图中的V为包括split-monotonic开关算法在内的大多数开关算法的CDAC参考电压)。
具体实施方式
下面结合附图对本发明作更进一步的说明。
本发明的一种基于半休眠结构的逐次逼近模数转换器开关方法，该方法基于的10位逐次逼近型模数转换器的结构如图1所示，包含两个相同子模数转换器ADC1和ADC0，每个子模数转换器包括采样开关1、电容阵列2、比较器3和数字控制逻辑4，其中电容阵列2包括完全相同的上电容阵列DACP1、DACN1和下电容阵列DACP0、DACN0；输入信号VIP通过采样开关1连接到DACP1和DACP0的顶极板，输入信号VIN通过采样开关1连接到DACN1和DACN0的顶极板；DACP1和DACP0的顶极板与比较器同相输入端相连，DACN1和DACN0的顶极板与比较器3的反相输入端相连，比较器3的差分输出端通过数字控制逻辑4后产生控制信号来控制上电容阵列和下电容阵列的底极板开关，使上电容阵列和下电容阵列的底极板连接到对应电压、合并、***或浮置；
每一个子电容阵列由一个最高位电容CN-4以及N-6个高位电容、次低位电容C1、最低位电容C0以及dummy电容Cd组成，各电容大小为：Ci＝2iC，其中0≤i≤N-4,dummy电容Cd＝C，其中N表示模数转换器的位数，C为单位电容大小；
对于输入信号VIP和VIN，经过模数转换器的N次比较后，得到N位数字输出码，分为采样和转换两个阶段，具体如下：
步骤A、采样阶段
输入信号VIP和VIN通过采样开关分别连接到ADC1和ADC0的电容阵列的顶极板，ADC1的子电容阵列DACP1的所有电容底极板连接到Vref参考电压，而子电容阵列DACN1的所有电容底极板连接到gnd；ADC0的子电容阵列DACP0的所有电容底极板连接到gnd，而子电容阵列DACN0的所有电容底极板连接到Vref参考电压；
步骤B、转换阶段
步骤B1，将模数转换器的采样开关断开，然后比较器直接对保持在上电容阵列和下电容阵列顶极板的输入信号VIP和VIN进行比较，得出最高有效位DN-1，根据数字码DN-1控制上电容阵列和下电容阵列中电容底极板的连接关系，从而得到新的顶极板电压；
情况一：若DN-1＝1，ADC0变为休眠状态，此次转换过程中不再对ADC0进行其他操作，DACP1和DACN1中所有电容底极板合并，这样整个DAC的差分电压将减少Vref；
情况二：若DN-1＝0，ADC1变为休眠状态，此次转换过程中不再对ADC1进行其他操作，DACP0和DACN0中所有电容底极板合并，这样整个DAC的差分电压将增加Vref。
步骤B2，比较器3通过比较从步骤B1获取的上下电容阵列顶极板电压，得出数字码DN-2，根据数字码DN-1DN-2控制上下电容阵列中电容底极板的连接关系；
情况一：若DN-1DN-2＝11，DACP1除最高位电容之外的所有电容由合并连接到gnd，而DACN1除最高位电容之外的所有电容由合并连接到Vref参考电压，这样整个DAC的差分电压将减少0.5Vref；
情况二：若DN-1DN-2＝10，DACP1除最高位电容之外的所有电容由合并连接到Vref参考电压，而DACN1除最高位电容之外的所有电容由合并连接到gnd，这样整个DAC的差分电压将增加0.5Vref；
情况三：若DN-1DN-2＝01，DACP0除最高位电容之外的所有电容由合并连接到gnd，而DACN0除最高位电容之外的所有电容由合并连接到Vref参考电压，这样整个DAC的差分电压将减少0.5Vref；
情况四：若DN-1DN-2＝00，DACP0除最高位电容之外的所有电容由合并连接到Vref参考电压，而DACN0除最高位电容之外的所有电容由合并连接到gnd，这样整个DAC的差分电压将增加0.5Vref。
步骤B3，比较器通过比较从步骤B2获取的上电容阵列和下电容阵列顶极板电压，得出数字码DK，其中1≤K≤N-3，根据数字码DN-1和DN-2和DK控制上下电容阵列中电容底极板的连接关系；且重复步骤B4，直至得出数字码D1；
情况一：若DN-1DN-2DK＝111，DACP1的CK-1电容连接到gnd，DACN1的CK-1电容连接到Vref参考电压，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况二：若DN-1DN-2DK＝110，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
情况三：若DN-1DN-2DK＝101，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况四：若DN-1DN-2DK＝100，DACP1的CK-1电容连接到Vref参考电压，DACN1的CK-1电容连接到gnd，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
情况五：若DN-1DN-2DK＝011，DACP0的CK-1电容连接到gnd，DACN0的CK-1电容连接到Vref参考电压，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况六：若DN-1DN-2DK＝010，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
情况七：若DN-1DN-2DK＝001，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况八：若DN-1DN-2DK＝000，DACP0的CK-1电容连接到Vref参考电压，DACN0的CK-1电容连接到gnd，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
其中，N为模数转换器位数，K为当前所得数字码的序数，且1≤K≤N-3，即，在步骤B4中将从高到低依次得到DN-3到D1等多个数字码。
步骤B4，根据数字码DN-1和D1控制上下电容阵列中电容底极板的连接关系，比较器通过比较此时的上下电容阵列顶极板电压，得出数字码D0。
情况一：若DN-1D1＝11，DACP1的电容C1解除合并状态并连接到gnd，DACN1的电容C1由合并状态变为浮置状态，这样整个DAC的差分电压将减小2(2-N)Vref；
情况二：若DN-1D1＝10，DACP1的电容C1由合并状态变为浮置状态，DACN1的电容C1解除合并状态并连接到gnd，这样整个DAC的差分电压将增加2(2-N)Vref；
情况三：若DN-1D1＝01，DACP0的电容C1解除合并状态并连接到gnd，DACN0的电容C1由合并状态变为浮置状态，这样整个DAC的差分电压将减小2(2-N)Vref；
情况四：若DN-1D1＝00，DACP0的电容C1由合并状态变为浮置状态，DACN0的电容C1解除合并状态并连接到gnd，这样整个DAC的差分电压将增加2(2-N)Vref；
其中，N为模数转换器位数。
比较器的差分输出端通过数字控制逻辑后产生控制信号来控制上下电容阵列的底极板开关，使连接到对应的参考电压、合并、***和浮置。通过对其核心模块电容阵列的特殊构建并结合所提出的新型开关算法，能够大大降低转换过程中的DAC部分的功耗，节省电容面积和减小共模电平漂移。
下面结合一个实例对本发明做具体的说明，由于DN-1＝1和DN-1＝0两种情况下，MSB到LSB位的量化拨电容的过程是完全对称的，为避免叙述累赘，设DN-1＝1，图2所示为本发明实施例的5bit SAR ADC的具体转换过程：
步骤A、采样阶段
输入信号VIP和VIN通过采样开关分别连接到ADC1和ADC0电容阵列的顶极板，ADC1的子电容阵列DACP1的所有电容底极板连接到Vref参考电压，而子电容阵列DACN1的所有电容底极板连接到gnd；ADC0的子电容阵列DACP0的所有电容底极板连接到gnd，而子电容阵列DACN0的所有电容底极板连接到Vref参考电压；
步骤B、转换阶段
步骤B1，将模数转换器的采样开关断开，然后比较器直接对保持在上下电容阵列顶极板的输入信号VIP和VIN进行MSB位比较，得出数字码D4，根据数字码D4控制上下电容阵列中电容底极板的连接关系；
由于D4＝1，ADC0变为休眠状态，此次转换过程中不再对ADC0进行其他操作，DACP1和DACN1中所有电容底极板合并，这样整个DAC的差分电压将减少Vref；
步骤B2，比较器通过比较从步骤B1获取的上下电容阵列顶极板电压，得出数字码D4，根据数字码D4D3控制上下电容阵列中电容底极板的连接关系；
情况一：若D4D3＝11，DACP1除最高位电容之外的所有电容由合并连接到gnd，而DACN1除最高位电容之外的所有电容由合并连接到Vref参考电压，这样整个DAC的差分电压将减少0.5Vref；
情况二：若D4D3＝10，DACP1除最高位电容之外的所有电容由合并连接到Vref参考电压，而DACN1除最高位电容之外的所有电容由合并连接到gnd，这样整个DAC的差分电压将增加0.5Vref；
步骤B3，比较器通过比较从步骤B2获取的上下电容阵列顶极板电压，得出数字码DK，其中1≤K≤2，根据数字码D4D3和DK控制上下电容阵列中电容底极板的连接关系；且重复步骤B4，直至得出数字码D1；
情况一：若D4D3D2＝111，DACP1的C1电容连接到gnd，DACN1的C1电容连接到Vref参考电压，DACP1的C0电容和DACN1的C0电容合并，这样整个DAC的差分电压将减小0.25Vref；
情况二：若D4D3D2＝110，DACP1的C0电容和DACN1的C0电容合并，这样整个DAC的差分电压将增加0.25Vref；
情况三：若D4D3D2＝101，DACP1的C0电容和DACN1的C0电容合并，这样整个DAC的差分电压将减小0.25Vref；
情况四：若D4D3D2＝100，DACP1的C1电容连接到Vref参考电压，DACN1的C1电容连接到gnd，DACP1的C0电容和DACN1的C0电容合并，这样整个DAC的差分电压将增加0.25Vref；
步骤B4，根据数字码D4和D1控制上下电容阵列中电容底极板的连接关系，比较器通过比较此时的上下电容阵列顶极板电压，得出数字码D0。
情况一：若D4D1＝11，DACP1的电容C1解除合并状态并连接到gnd，DACN1的电容C1由合并状态变为浮置状态，这样整个DAC的差分电压将减小2(-3)Vref；
情况二：若D4D1＝10，DACP1的电容C1由合并状态变为浮置状态，DACN1的电容C1解除合并状态并连接到gnd，这样整个DAC的差分电压将增加2(-3)Vref；
如图3所示，是本发明应用于10位SAR ADC的开关与复位功耗随ADC输出码变化的MATLAB仿真结果图，本发明能够降低99.22％的电容DAC的功耗，节省75％的电容面积，对其他模块的要求也没有提高，提升了SAR ADC整体的能效。
综上，本发明方法利用第一次切换的±Vref的电压变化和多次合并操作，降低CDAC开关功耗，提升了SAR ADC整体的能效。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种基于半休眠结构的逐次逼近模数转换器开关方法，其特征在于：所述方法基于的模数转换器包含两个相同子模数转换器ADC1和ADC0，每个子模数转换器包括采样开关(1)、电容阵列(2)、比较器(3)和数字控制逻辑(4)，其中，电容阵列(2)包括完全相同的上电容阵列DACP1、DACN1和下电容阵列DACP0、DACN0；输入信号VIP通过采样开关(1)连接到DACP1和DACP0的顶极板，输入信号VIN通过采样开关(1)连接到DACN1和DACN0的顶极板；DACP1和DACP0的顶极板与比较器(3)同相输入端相连，DACN1和DACN0的顶极板与比较器(3)的反相输入端相连，比较器(3)的差分输出端通过数字控制逻辑(4)后产生控制信号来控制上电容阵列和下电容阵列的底极板开关，使上电容阵列和下电容阵列的底极板连接到对应电压、合并、***或浮置；
每一个子电容阵列由一个最高位电容CN-4以及N-6个高位电容、次低位电容C1、最低位电容C0以及dummy电容Cd组成，各电容大小为：Ci＝2iC，其中0≤i≤N-4，dummy电容Cd＝C，其中N表示模数转换器的位数，C为单位电容大小；
所述方法包括：对于输入信号VIP和VIN，经过模数转换器的N次比较后，得到N位数字输出码，分为采样和转换两个阶段；采样阶段中，输入信号VIP和VIN通过采样开关连接到两个子模数转换器的上下电容阵列的顶极板，各电容底极板连接到对应电压；转换阶段中，比较器对上下电容阵列顶极板电压进行MSB位至LSB位的比较，得到相应数字码以控制各电容底极板的状态；经N次比较得到N位数字码。
2.根据权利要求1所述的基于半休眠结构的逐次逼近模数转换器开关方法，其特征在于：所述采样阶段包括以下步骤：
输入信号VIP和VIN通过采样开关(1)分别连接到ADC1和ADC0的电容阵列的顶极板，ADC1的子电容阵列DACP1的所有电容底极板连接到Vref参考电压，而子电容阵列DACN1的所有电容底极板连接到gnd；ADC0的子电容阵列DACP0的所有电容底极板连接到gnd，而子电容阵列DACN0的所有电容底极板连接到Vref参考电压。
3.根据权利要求1所述的基于半休眠结构的逐次逼近模数转换器开关方法，其特征在于：所述转换阶段包括以下步骤：
步骤B1，将模数转换器的采样开关(1)断开，然后比较器(3)直接对保持在上电容阵列和下电容阵列顶极板的输入信号VIP和VIN进行比较，得出最高有效位DN-1，根据数字码DN-1控制上电容阵列和下电容阵列中电容底极板的连接关系，从而得到新的顶极板电压；
步骤B2，比较器(3)通过比较从步骤B1获取的上下电容阵列顶极板电压，得出数字码DN-2，根据数字码DN-1和DN-2控制上电容阵列和下电容阵列中电容底极板的连接关系，从而得到新的顶极板电压；
步骤B3，比较器(3)通过比较从步骤B2获取的上电容阵列和下电容阵列顶极板电压，得出数字码DK，其中1≤K≤N-3，根据数字码DN-1和DN-2和DK控制上下电容阵列中电容底极板的连接关系；且重复步骤B4，直至得出数字码D1；
步骤B4，根据数字码DN-1和D1控制上下电容阵列中电容底极板的连接关系，比较器(3)通过比较此时的上下电容阵列顶极板电压，得出数字码D0。
4.根据权利要求3所述的基于半休眠结构的逐次逼近模数转换器开关方法，其特征在于：所述步骤B1中，根据数字码DN-1控制上下电容阵列中电容底极板的连接关系具体为：
情况一：若DN-1＝1，ADC0变为休眠状态，此次转换过程中不再对ADC0进行其他操作，DACP1和DACN1中所有电容底极板合并，这样整个DAC的差分电压将减少Vref；
情况二：若DN-1＝0，ADC1变为休眠状态，此次转换过程中不再对ADC1进行其他操作，DACP0和DACN0中所有电容底极板合并，这样整个DAC的差分电压将增加Vref。
5.根据权利要求3所述的基于半休眠结构的逐次逼近模数转换器开关方法，其特征在于：所述步骤B2中，根据数字码DN-1和DN-2控制上下电容阵列中电容底极板的连接关系，具体为：
情况一：若DN-1DN-2＝11，DACP1除最高位电容之外的所有电容由合并连接到gnd，而DACN1除最高位电容之外的所有电容由合并连接到Vref参考电压，这样整个DAC的差分电压将减少0.5Vref；
情况二：若DN-1DN-2＝10，DACP1除最高位电容之外的所有电容由合并连接到Vref参考电压，而DACN1除最高位电容之外的所有电容由合并连接到gnd，这样整个DAC的差分电压将增加0.5Vref；
情况三：若DN-1DN-2＝01，DACP0除最高位电容之外的所有电容由合并连接到gnd，而DACN0除最高位电容之外的所有电容由合并连接到Vref参考电压，这样整个DAC的差分电压将减少0.5Vref；
情况四：若DN-1DN-2＝00，DACP0除最高位电容之外的所有电容由合并连接到Vref参考电压，而DACN0除最高位电容之外的所有电容由合并连接到gnd，这样整个DAC的差分电压将增加0.5Vref。
6.根据权利要求3所述的基于半休眠结构的逐次逼近模数转换器开关方法，其特征在于：所述步骤B3中，根据数字码DN-1、DN-2和DK控制上下电容阵列中电容底极板的连接关系，具体为：
情况一：若DN-1DN-2DK＝111，DACP1的CK-1电容连接到gnd，DACN1的CK-1电容连接到Vref参考电压，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况二：若DN-1DN-2DK＝110，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
情况三：若DN-1DN-2DK＝101，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况四：若DN-1DN-2DK＝100，DACP1的CK-1电容连接到Vref参考电压，DACN1的CK-1电容连接到gnd，DACP1的CK-2电容和DACN1的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
情况五：若DN-1DN-2DK＝011，DACP0的CK-1电容连接到gnd，DACN0的CK-1电容连接到Vref参考电压，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况六：若DN-1DN-2DK＝010，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
情况七：若DN-1DN-2DK＝001，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将减小2(K-N+1)Vref；
情况八：若DN-1DN-2DK＝000，DACP0的CK-1电容连接到Vref参考电压，DACN0的CK-1电容连接到gnd，DACP0的CK-2电容和DACN0的CK-2电容合并，这样整个DAC的差分电压将增加2(K-N+1)Vref；
其中，N为模数转换器位数，K为当前所得数字码的序数，且1≤K≤N-3，即，在步骤B4中将从高到低依次得到DN-3到D1等多个数字码。
7.根据权利要求3所述的基于半休眠结构的逐次逼近模数转换器开关方法，其特征在于：所述步骤B4中，根据数字码DN-1和D1控制上下电容阵列中电容底极板的连接关系，具体为：
情况一：若DN-1D1＝11，DACP1的电容C1解除合并状态并连接到gnd，DACN1的电容C1由合并状态变为浮置状态，这样整个DAC的差分电压将减小2(2-N)Vref；
情况二：若DN-1D1＝10，DACP1的电容C1由合并状态变为浮置状态，DACN1的电容C1解除合并状态并连接到gnd，这样整个DAC的差分电压将增加2(2-N)Vref；
情况三：若DN-1D1＝01，DACP0的电容C1解除合并状态并连接到gnd，DACN0的电容C1由合并状态变为浮置状态，这样整个DAC的差分电压将减小2(2-N)Vref；
情况四：若DN-1D1＝00，DACP0的电容C1由合并状态变为浮置状态，DACN0的电容C1解除合并状态并连接到gnd，这样整个DAC的差分电压将增加2(2-N)Vref；
其中，N为模数转换器位数。
CN202110979176.6A 2021-08-25 2021-08-25 一种基于半休眠结构的逐次逼近模数转换器开关方法 Active CN113676184B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110979176.6A CN113676184B (zh) 2021-08-25 2021-08-25 一种基于半休眠结构的逐次逼近模数转换器开关方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110979176.6A CN113676184B (zh) 2021-08-25 2021-08-25 一种基于半休眠结构的逐次逼近模数转换器开关方法

Publications (2)

Publication Number Publication Date
CN113676184A true CN113676184A (zh) 2021-11-19
CN113676184B CN113676184B (zh) 2022-11-11

Family

ID=78545956

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110979176.6A Active CN113676184B (zh) 2021-08-25 2021-08-25 一种基于半休眠结构的逐次逼近模数转换器开关方法

Country Status (1)

Country Link
CN (1) CN113676184B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110380730A (zh) * 2019-07-04 2019-10-25 东南大学 一种应用于低电压sar adc的电容阵列开关方法
CN112332847A (zh) * 2020-12-07 2021-02-05 东南大学 一种应用于逐次逼近型模数转换器的两电平开关方法
CN112583409A (zh) * 2020-12-28 2021-03-30 东南大学 一种应用于逐次逼近型模数转换器及其三电平开关方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110380730A (zh) * 2019-07-04 2019-10-25 东南大学 一种应用于低电压sar adc的电容阵列开关方法
CN112332847A (zh) * 2020-12-07 2021-02-05 东南大学 一种应用于逐次逼近型模数转换器的两电平开关方法
CN112583409A (zh) * 2020-12-28 2021-03-30 东南大学 一种应用于逐次逼近型模数转换器及其三电平开关方法

Also Published As

Publication number Publication date
CN113676184B (zh) 2022-11-11

Similar Documents

Publication Publication Date Title
CN111371457B (zh) 一种模数转换器及应用于sar adc的三电平开关方法
CN109039332B (zh) 一种逐次逼近型模数转换器及其低功耗开关算法
CN108574487B (zh) 逐次逼近寄存器模数转换器
CN111641413B (zh) 一种高能效sar adc的电容阵列开关方法
CN112583409B (zh) 一种应用于逐次逼近型模数转换器及其三电平开关方法
US11418209B2 (en) Signal conversion circuit utilizing switched capacitors
CN110380730B (zh) 一种应用于低电压sar adc的电容阵列开关方法
CN108306644B (zh) 基于10位超低功耗逐次逼近型模数转换器前端电路
CN110198169B (zh) 一种适用于sar adc的自适应预测型低功耗开关方法
CN106877869B (zh) 一种能提高电阻电容型逐次逼近模数转换器线性度的电容排序方法
CN111130550B (zh) 一种逐次逼近寄存器型模数转换器及其信号转换方法
CN111327324B (zh) 一种适用于逐次逼近型模数转换器的电容阵列结构
US8493260B2 (en) Successive approximation analog to digital converter
KR20190071536A (ko) 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법
CN111585577A (zh) 一种用于逐次逼近型模数转换器的电容阵列开关方法
CN110912558B (zh) 两步非对称交替单调切换的逐次逼近型模数转换器
CN112332847B (zh) 一种应用于逐次逼近型模数转换器的两电平开关方法
CN105071811A (zh) 一种提高逐次逼近模数转换器dnl/inl的位循环方法
CN113676184B (zh) 一种基于半休眠结构的逐次逼近模数转换器开关方法
CN109936370B (zh) 一种应用于sar adc的低功耗开关算法
CN112968704B (zh) 基于暂态电容切换方式的逐次逼近型模数转换器量化方法
CN113810053B (zh) 一种应用于逐次逼近型模数转换器的旁路窗口开关方法
CN109768800B (zh) 一种基于电荷再分配的超低功耗逐次逼近型模数转换器
CN109245771B (zh) 一种逐次逼近型数模转换器
CN110266312B (zh) 一种应用于sar adc的dac开关方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant