CN113658955A - 一种半导体结构及其形成方法 - Google Patents
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Abstract
本申请公开了一种半导体结构及其形成方法，用以提高位线结构稳定性。本申请提供的半导体结构，形成于衬底内的位线沟槽中，包括：位线导电层，形成于所述位线沟槽中，且所述位线导电层的顶部表面高于所述衬底的表面；阻挡层，至少部分形成于所述位线导电层和所述位线沟槽的内壁之间；隔离层，形成于所述位线导电层的顶部。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
现有的动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，包含大量的存储单元，其中一个存储单元由一个电容接触一个晶体管构成，用于存储一个字节的信息。
动态存储器的发展追求高速度、高集成密度、低功耗等。随着半导体器件结构尺寸的微缩，尤其是在关键尺寸小于20nm的DRAM制造过程中，位线的结构稳定性，直接决定了DRAM在电性方面的优良与否。
此外，在DRMA的制造工艺中，随着关键尺寸的缩小，对位线尺寸及稳定性要求越来越高，位线稳定是一种亟待解决的问题。
发明内容
本申请实施例提供了一种半导体结构及其形成方法，用以提高位线结构稳定性。
本申请实施例提供的一种半导体结构，形成于衬底内的位线沟槽中，包括：
位线导电层，形成于所述位线沟槽中，且所述位线导电层的顶部表面高于所述衬底的表面；
阻挡层，至少部分形成于所述位线导电层和所述位线沟槽的内壁之间；
隔离层，形成于所述位线导电层的顶部。
本申请实施例提供的一种半导体结构，包括位线导电层，形成于所述位线沟槽中，且所述位线导电层的顶部表面高于所述衬底的表面；阻挡层，至少部分形成于所述位线导电层和所述位线沟槽的内壁之间；隔离层，形成于所述位线导电层的顶部，从而提高了位线结构的稳定性。
可选地，所述阻挡层底部设置有第一接触层。
可选地，所述半导体结构还包括：
第二接触层，覆盖在所述隔离层之上，其底部与所述衬底连接。
可选地，所述半导体结构还包括：
覆盖在所述隔离层顶部、侧壁，以及高于所述衬底表面的位线导电层部分的侧壁的绝缘层和/或另一隔离层。
本申请实施例提供的一种半导体结构的形成方法，包括：
提供具有第一区域和第二区域的衬底，所述衬底上依次设置有第一绝缘层和第一隔离层，所述第一区域内形成有第一沟槽；
填充第一沟槽；
去除所述第二区域的第一隔离层；
在所述第一沟槽处形成第二沟槽。
可选地，所述第一沟槽具体是通过如下步骤形成的：
在第一区域和第二区域的第一隔离层之上覆盖第二隔离层；
在第一区域和第二区域的第二隔离层之上覆盖第一光刻胶，并对第一区域第一光刻胶经过曝光后形成所需图案；
以所述第一光刻胶作为掩膜层，垂直衬底向下刻蚀，形成第一沟槽。
可选地，所述填充第一沟槽具体包括：
在所述第一沟槽回填第一多晶硅层，然后将所述第一多晶硅层回刻至所述第一隔离层。
可选地，去除所述第二区域的隔离层之前还包括：
在第三区域上蚀刻出预设深度的位线接触孔后，在所述第一区域覆盖第二光刻胶。
可选地，在所述第一沟槽处形成第二沟槽具体包括：
在所述位线接触孔填充第二多晶硅层；
在所述第二区域覆盖第三光刻胶，并进行回刻，从而在所述第一沟槽处形成第二沟槽，并使得位于所述第二区域的第二多晶硅层不受损坏。
可选地，形成所述第二沟槽之后，该方法还包括：
在所述第二沟槽处形成位线。
可选地，在所述第二沟槽处形成位线具体包括：
填充所述第二沟槽；
堆叠用于形成位线的材料；
对所述材料经过光刻和蚀刻形成所需位线导电层，所述位线导电层顶部设置有第三隔离层。
可选地，填充所述第二沟槽具体包括：
先填充阻挡层，再填充位线导电层，其中，所述阻挡层至少部分形成于所述位线导电层和所述第二沟槽的内壁之间。
可选地，形成所述位线之后，该方法还包括：
形成覆盖在所述第三隔离层和所述衬底之上的第二接触层。
可选地，形成所述第二接触层，具体包括：
在所述第三隔离层顶部、侧壁，以及高于所述衬底表面的位线导电层部分的侧壁，形成第三绝缘层和/或第六隔离层；
经过干法刻蚀去除位于所述衬底表面的第二绝缘层，形成节点接触孔；
在所述节点接触孔回填第三多晶硅层，形成第二接触层。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a和图1b分别为本申请实施例提供的半导体结构制作工艺中在阵列区光刻胶经过曝光后形成所需图案后得到的产品的剖面、侧面结构示意图；
图2a和图2b分别为本申请实施例提供的半导体结构制作工艺中形成位线接触孔后得到的产品的剖面、侧面结构示意图；
图3a和图3b分别为本申请实施例提供的半导体结构制作工艺中在位线接触孔的孔内回填多晶硅后得到的产品的剖面、侧面结构示意图；
图4a和图4b分别为本申请实施例提供的半导体结构制作工艺中在位线接触孔的孔内回填多晶硅后，直接回刻至氮化硅绝缘层后得到的产品的剖面、侧面结构示意图；
图5a和图5b分别为本申请实施例提供的半导体结构制作工艺中在有源区上蚀刻出位线接触孔后，在阵列区覆盖光刻胶后得到的产品的剖面、侧面结构示意图；
图6a和图6b分别为本申请实施例提供的半导体结构制作工艺中进行***电路区氮化硅绝缘层的去除后得到的产品的剖面、侧面结构示意图；
图7a和图7b分别为本申请实施例提供的半导体结构制作工艺中在位线接触孔填充多晶硅层后得到的产品的剖面、侧面结构示意图；
图8a和图8b分别为本申请实施例提供的半导体结构制作工艺中在***电路区覆盖光刻胶后得到的产品的剖面、侧面结构示意图；
图9a和图9b分别为本申请实施例提供的半导体结构制作工艺中在***电路区覆盖光刻胶，再进行回刻后得到的产品的剖面、侧面结构示意图；
图10为本申请实施例提供的半导体结构制作工艺中在进行位线接触孔填充时，先填充氮化钛层，再填充入金属钨层，使位线一半埋入位线接触孔内后得到的产品的剖面结构示意图；
图11为本申请实施例提供的半导体结构制作工艺中堆叠形成位线所需材料后得到的产品的剖面结构示意图；
图12为本申请实施例提供的半导体结构制作工艺中经过光刻和蚀刻等图形化工艺形成所需位线后得到的产品的剖面结构示意图；
图13为本申请实施例提供的半导体结构制作工艺中在位线表面覆盖氧化硅和氮化硅，形成侧壁沉积绝缘层保护后得到的产品的剖面结构示意图；
图14为本申请实施例提供的半导体结构制作工艺中经过干法刻蚀打开节点接触孔表面氧化层后得到的产品的剖面结构示意图；
图15为本申请实施例提供的半导体结构制作工艺中回填多晶硅，使有源区与顶部器件连接形成联通电路后得到的产品的剖面结构示意图；
图16为本申请实施例提供的一种半导体结构的形成方法的流程示意图。
附图标记说明：
101 衬底
102a 第一绝缘层
102b 第二绝缘层
102c 第三绝缘层
103a 第一隔离层
104a 第二隔离层
103b 第三隔离层
104b 第四隔离层
104c 第五隔离层
103c 第六隔离层
105a 第一光刻胶
105b 第二光刻胶
105c 第三光刻胶
105d 第三光刻胶
106a 第一多晶硅层(即第一接触层)
106b 第二多晶硅层
106c 第三多晶硅层(即第二接触层)
107 阻挡层
108 位线导电层
109 非晶碳层
110 旋涂硬掩模(Spin On Hardmask，SOH)层
111 节点接触孔
112a 第一沟槽
112b 第二沟槽(即位线沟槽)
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，并不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例，就位线结构坍塌的问题提出一种简单、有效、实用的位线制造流程，应用于DRAM结构的制造。
本申请实施例利用阵列区和***电路区光罩分段工艺，减少了制程工艺步骤过程，并消除了位线接触孔多晶硅高度不平整的技术问题，同时采用了将位线半埋入有源区内部的工艺，从而降低位线高度，减少了位线坍塌风险，并减小了节点接触孔产生空洞的风险，即节点接触孔深度和位线高度保持一致，位线高度降低会减小节点接触孔深度，从而方便后续多晶硅填充。
本申请实施例提供的半导体结构制作工艺流程包括：
步骤一、在阵列区(即第一区域)和***电路区(即第二区域)覆盖光刻胶105a，阵列区第一光刻胶105a经过曝光后形成所需图案，即如图1a、图1b、图2a、图2b所示图案，其中包括衬底101、第一绝缘层102a和第二绝缘层102b、第一隔离层103a和第二隔离层104a；其中，
衬底101，也可以称为基底，其材料可以是Si。
第一绝缘层102a和第二绝缘层102b构成整个绝缘层，第二绝缘层102b覆盖在衬底101顶部。第一绝缘层102a和第二绝缘层102b的材料都可以是SiO2。
第一隔离层103a和第二隔离层104a构成整个隔离层，第一隔离层103a的材料可以是SiN，第二隔离层104a的材料可以是SiON。
步骤二、直接以第一光刻胶105a作为掩膜层直接往下(垂直衬底向下)刻蚀，形成第一沟槽112a，如图2a、图2b所示；
所述第一沟槽112a也可以称为位线接触孔。
步骤三、如图3a、图3b所示，在第一沟槽112a内回填第一多晶硅(POLY)层106a后，直接回刻至第一隔离层103a，如图4a、图4b所示；
步骤四、在有源区(即第三区域)上蚀刻出深度例如为32～38nm的位线接触孔(图中未示出)后，在阵列区覆盖第二光刻胶105b，如图5a、图5b所示；
步骤五、进行***电路区第一隔离层103a的去除，如图6a、图6b所示；
步骤六、如图7a、图7b所示，在位线接触孔填充第二多晶硅层106b；
步骤七、在***电路区覆盖第三光刻胶105c，如图8a、图8b所示，再进行回刻，在第一沟槽112a处形成第二沟槽112b，如图9a、图9b所示，并保证***电路区的第二多晶硅层106b不受损害。
其中，所述第二沟槽112b也属于位线接触孔。
本申请实施例中所述的位线接触孔，也可以称为位线沟槽等，即用于形成位线的位置。
本申请实施例提供的上述工艺流程的有益效果如下：
1、成本降低，去除了位线接触孔氧化硅掩膜层生长及去除制程，节约了工艺流程；
2、消除了位线接触孔形成过程中不同位线接触孔的多晶硅高度不一致的问题。
步骤八、在进行位线接触孔填充时，先填充阻挡层107，再填充位线导电层108，使位线一半埋入位线接触孔内，如图10所示；其中，所述阻挡层至少部分形成于所述位线导电层和位线沟槽的内壁之间。阻挡层的作用是防止金属扩散到衬底中，而影响衬底的性能，阻挡层的材料可以是TiAlN、TaCN、TaSiN、TiN或TaN等金属氮化物，厚度介于100埃～200埃之间。所述位线导电层的材料可以包括钨、钨化钛、氮化钛中的一种或多种。
需要说明的是，上述及后续所提到的“介于…之间”是指包括两个端点的数值范围，譬如，上述的“介于100埃～200埃之间”是指包括100和200两个端点的数值范围。
步骤九、堆叠形成位线所需材料，如图11所示，包括第三隔离层103b、非晶碳层(Armorphous Carbon Layer，ACL)109、第四隔离层104b、旋涂硬掩模(Spin On Hardmask，SOH)层110、第五隔离层104c，其中，第三隔离层103b的材料可以是SiN，第四隔离层104b和第五隔离层104c的材料可以是SiON。
步骤十、经过光刻和蚀刻等图形化工艺形成所需位线导电层108，在位线导电层108顶部覆盖有第三隔离层103b，如图12所示；
步骤十一、如图13所示，在高于衬底的位线导电层108、第三隔离层103b表面依次覆盖第三绝缘层102c和第六隔离层103c，形成侧壁沉积绝缘层保护；其中，第三绝缘层102c的材料可以是氧化硅(SiO2)，第六隔离层103c的材料可以是氮化硅(SiN)。
另外，本实施例中形成了第三绝缘层102c和第六隔离层103c，但只形成其中一层也是可以的。
步骤十二、再经过干法刻蚀打开节点接触孔111表面氧化层(SiO2)，即去除衬底表面的第二绝缘层102b，如图13和14所示；其中，所述节点接触孔111，即相邻的覆盖有第六隔离层103c的位线导电层108(步骤十一形成的)之间的空隙。
步骤十三、如图15所示，在所述节点接触孔111回填第三多晶硅层106c，第三多晶硅层106c与衬底101接触，使有源区与顶部器件连接形成联通电路；
由图15可以看出，本申请实施例中，由于位线半埋入，位线处的隔离层103b高度降低，后续位线108与位线108之间的节点接触孔111处的第三多晶硅层106c填充效果得到改善，避免了空隙或者空洞的产生。
本申请实施例中所述的第一多晶硅层106a，也即第一接触层。
本申请实施例中所述的第三多晶硅层106c，也即第二接触层，所述第二接触层用于使有源区与顶部器件连接形成联通电路。
本申请实施例提供的上述工艺流程的有益效果如下：
1、位线一半埋入位线接触孔内，使得位线高度减小，提高了位线结构稳定性；
2、位线处的氮化硅高度降低，减少了节点接触孔处的多晶硅填充过程中产生的空洞的概率，使填充效果得到了改善。
综上所述，可以参见图1～图15，本申请实施例提供的一种半导体结构，形成于衬底101内的位线沟槽112b中，该半导体结构包括：
位线导电层108，形成于所述位线沟槽中，且所述位线导电层108的顶部表面高于所述衬底101的表面；
阻挡层107，至少部分形成于所述位线导电层108和所述位线沟槽的内壁之间；
隔离层(可以包括一层或多层，例如第一隔离层103a、第二隔离层104a、第三隔离层103b、第四隔离层104b、第五隔离层104c、第六隔离层103c)，形成于所述位线导电层的顶部。
可选地，所述阻挡层底部设置有第一接触层106a。
可选地，所述半导体结构还包括：
第二接触层106c，覆盖在所述隔离层之上，其底部与所述衬底101连接。
可选地，所述半导体结构还包括：
覆盖在所述隔离层顶部、侧壁，以及高于所述衬底表面的位线导电层部分的侧壁的绝缘层(可以包括一层或多层，例如第一绝缘层102a、第二绝缘层102b、第三绝缘层102c)和/或另一隔离层。
参见图16，以及图1～图15，本申请实施例提供的一种半导体结构的形成方法包括：
S101、提供具有第一区域和第二区域的衬底101，所述衬底101上依次设置有第一绝缘层102a和第一隔离层103a，所述第一区域内形成有第一沟槽112a；
S102、填充第一沟槽112a；
S103、去除所述第二区域的第一隔离层103a；
S104、在所述第一沟槽112a处形成第二沟槽112b。
可选地，所述第一沟槽112a具体是通过如下步骤形成的：
在第一区域和第二区域的第一隔离层103a之上覆盖第二隔离层104a；
在第一区域和第二区域的第二隔离层104a之上覆盖第一光刻胶105a，并对第一区域第一光刻胶105a经过曝光后形成所需图案；
以所述第一光刻胶105a作为掩膜层，垂直衬底向下刻蚀，形成第一沟槽112a。
可选地，所述填充第一沟槽112a具体包括：
在所述第一沟槽112a回填第一多晶硅层106a，然后将所述第一多晶硅层106a回刻至所述第一隔离层103a。
可选地，去除所述第二区域的隔离层之前还包括：
在第三区域上蚀刻出预设深度的位线接触孔111后，在所述第一区域覆盖第二光刻胶105b。
可选地，在所述第一沟槽112a处形成第二沟槽112b具体包括：
在所述位线接触孔111填充第二多晶硅层106b；
在所述第二区域覆盖第三光刻胶105d，并进行回刻，从而在所述第一沟槽112a处形成第二沟槽112b，并使得位于所述第二区域的第二多晶硅层106b不受损坏。
可选地，形成所述第二沟槽112b之后，该方法还包括：
在所述第二沟槽112b处形成位线。
可选地，在所述第二沟槽处形成位线具体包括：
填充所述第二沟槽112b；
堆叠用于形成位线的材料；
对所述材料经过光刻和蚀刻形成所需位线导电层108，所述位线导电层108顶部设置有第三隔离层103b。
可选地，填充所述第二沟槽112b具体包括：
先填充阻挡层107，再填充位线导电层108，其中，所述阻挡层107至少部分形成于所述位线导电层108和所述第二沟槽112b的内壁之间。
可选地，形成所述位线之后，该方法还包括：
形成覆盖在所述第三隔离层103b和所述衬底101之上的第二接触层106c。
可选地，形成所述第二接触层106c，具体包括：
在所述第三隔离层103b顶部、侧壁，以及高于所述衬底101表面的位线导电层108部分的侧壁，形成第三绝缘层102c和/或第六隔离层103c；
经过干法刻蚀去除位于所述衬底101表面的第二绝缘层102b，形成节点接触孔111；
在所述节点接触孔111回填第三多晶硅层106c，形成第二接触层。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (14)
1.一种半导体结构，其特征在于，形成于衬底内的位线沟槽中，包括：
位线导电层，形成于所述位线沟槽中，且所述位线导电层的顶部表面高于所述衬底的表面；
阻挡层，至少部分形成于所述位线导电层和所述位线沟槽的内壁之间；
隔离层，形成于所述位线导电层的顶部。
2.根据权利要求1所述的半导体结构，其特征在于，所述阻挡层底部设置有第一接触层。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第二接触层，覆盖在所述隔离层之上，其底部与所述衬底连接。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
覆盖在所述隔离层顶部、侧壁，以及高于所述衬底表面的位线导电层部分的侧壁的绝缘层和/或另一隔离层。
5.一种半导体结构的形成方法，其特征在于，包括：
提供具有第一区域和第二区域的衬底，所述衬底上依次设置有第一绝缘层和第一隔离层，所述第一区域内形成有第一沟槽；
填充第一沟槽；
去除所述第二区域的第一隔离层；
在所述第一沟槽处形成第二沟槽。
6.根据权利要求5所述的方法，其特征在于，所述第一沟槽具体是通过如下步骤形成的：
在第一区域和第二区域的第一隔离层之上覆盖第二隔离层；
在第一区域和第二区域的第二隔离层之上覆盖第一光刻胶，并对第一区域第一光刻胶经过曝光后形成所需图案；
以所述第一光刻胶作为掩膜层，垂直衬底向下刻蚀，形成第一沟槽。
7.根据权利要求6所述的方法，其特征在于，所述填充第一沟槽具体包括：
在所述第一沟槽回填第一多晶硅层，然后将所述第一多晶硅层回刻至所述第一隔离层。
8.根据权利要求7所述的方法，其特征在于，去除所述第二区域的隔离层之前还包括：
在第三区域上蚀刻出预设深度的位线接触孔后，在所述第一区域覆盖第二光刻胶。
9.根据权利要求8所述的方法，其特征在于，在所述第一沟槽处形成第二沟槽具体包括：
在所述位线接触孔填充第二多晶硅层；
在所述第二区域覆盖第三光刻胶，并进行回刻，从而在所述第一沟槽处形成第二沟槽，并使得位于所述第二区域的第二多晶硅层不受损坏。
10.根据权利要求9所述的方法，其特征在于，形成所述第二沟槽之后，该方法还包括：
在所述第二沟槽处形成位线。
11.根据权利要求10所述的方法，其特征在于，在所述第二沟槽处形成位线具体包括：
填充所述第二沟槽；
堆叠用于形成位线的材料；
对所述材料经过光刻和蚀刻形成所需位线导电层，所述位线导电层顶部设置有第三隔离层。
12.根据权利要求11所述的方法，其特征在于，填充所述第二沟槽具体包括：
先填充阻挡层，再填充位线导电层，其中，所述阻挡层至少部分形成于所述位线导电层和所述第二沟槽的内壁之间。
13.根据权利要求10所述的方法，其特征在于，形成所述位线之后，该方法还包括：
形成覆盖在所述第三隔离层和所述衬底之上的第二接触层。
14.根据权利要求13所述的方法，其特征在于，形成所述第二接触层，具体包括：
在所述第三隔离层顶部、侧壁，以及高于所述衬底表面的位线导电层部分的侧壁，形成第三绝缘层和/或第六隔离层；
经过干法刻蚀去除位于所述衬底表面的第二绝缘层，形成节点接触孔；
在所述节点接触孔回填第三多晶硅层，形成第二接触层。
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Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070026633A1 (en) * | 2005-08-01 | 2007-02-01 | Wook-Hyoung Lee | Semiconductor device and related method |
| US20110101499A1 (en) * | 2009-10-30 | 2011-05-05 | Jin-A Kim | Semiconductor device and method for fabricating the same |
| US20110217820A1 (en) * | 2010-03-02 | 2011-09-08 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
| CN108155147A (zh) * | 2016-12-02 | 2018-06-12 | 三星电子株式会社 | 半导体存储器件及其制造方法 |
| CN109065501A (zh) * | 2018-07-19 | 2018-12-21 | 长鑫存储技术有限公司 | 电容阵列结构及其制备方法 |
| CN112951769A (zh) * | 2021-03-19 | 2021-06-11 | 长鑫存储技术有限公司 | 半导体存储器及其形成方法 |
| CN112992775A (zh) * | 2019-12-02 | 2021-06-18 | 长鑫存储技术有限公司 | 半导体存储器及其形成方法 |
| CN113035872A (zh) * | 2021-03-05 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN113097146A (zh) * | 2021-03-31 | 2021-07-09 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113113303A (zh) * | 2021-04-02 | 2021-07-13 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303424B1 (en) * | 1999-10-21 | 2001-10-16 | United Microelectronics Corp. | Method for fabricating a buried bit line in a DRAM cell |
| KR100618819B1 (ko) * | 2004-02-06 | 2006-08-31 | 삼성전자주식회사 | 오버레이 마진이 개선된 반도체 소자 및 그 제조방법 |
| KR101076881B1 (ko) * | 2008-12-26 | 2011-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 및 형성 방법 |
| CN109979940B (zh) * | 2017-12-27 | 2021-03-26 | 长鑫存储技术有限公司 | 半导体存储器件及其制作方法 |
| CN111048467A (zh) * | 2018-10-11 | 2020-04-21 | 长鑫存储技术有限公司 | 半导体器件位线形成方法、半导体器件 |
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070026633A1 (en) * | 2005-08-01 | 2007-02-01 | Wook-Hyoung Lee | Semiconductor device and related method |
| US20110101499A1 (en) * | 2009-10-30 | 2011-05-05 | Jin-A Kim | Semiconductor device and method for fabricating the same |
| US20110217820A1 (en) * | 2010-03-02 | 2011-09-08 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
| CN108155147A (zh) * | 2016-12-02 | 2018-06-12 | 三星电子株式会社 | 半导体存储器件及其制造方法 |
| CN109065501A (zh) * | 2018-07-19 | 2018-12-21 | 长鑫存储技术有限公司 | 电容阵列结构及其制备方法 |
| CN112992775A (zh) * | 2019-12-02 | 2021-06-18 | 长鑫存储技术有限公司 | 半导体存储器及其形成方法 |
| CN113035872A (zh) * | 2021-03-05 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN112951769A (zh) * | 2021-03-19 | 2021-06-11 | 长鑫存储技术有限公司 | 半导体存储器及其形成方法 |
| CN113097146A (zh) * | 2021-03-31 | 2021-07-09 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113113303A (zh) * | 2021-04-02 | 2021-07-13 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
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