CN113655991B - 一种近似2比特乘法器和大规模乘法器 - Google Patents

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Abstract

本发明公开了一种近似2比特乘法器和大规模乘法器，将大规模乘法器模块化，由多个小规模乘法器构成，其中的小规模乘法器又可以进一步由2比特乘法器构成，并且每一部分的计算都是并行处理，从而提高乘法器速度。通过引入近似2比特乘法器，可以进一步降低乘法器面积和功耗，相比于精确乘法器，在第二输出端和第三输出端分别降低了41％和71％的硬件复杂度，在第四输出端能够达到100％的节省。

Description

一种近似2比特乘法器和大规模乘法器
技术领域
本发明属于运算电路领域，特别涉及了大规模乘法器的近似电路设计。
背景技术
随着工艺发展，摩尔定律逐渐失效，为了支撑通信***日益发展的规格需求，需要引入新的计算模式来降低硬件复杂度，减少芯片面积和功耗。随着芯片制程工艺的不断进步，传统的技术手段已经无法在功耗受限的情况下大幅提升***的计算性能。因此，功耗预计已经成为限制通信基带芯片***性能提升的主要障碍。在纳米尺度下的芯片设计迫切需要新的方法和范式，特别是针对特定的应用场景以及考虑硬件和算法相互作用的计算***。
作为一种具有广泛应用前景的高能效计算范式，近似计算通过产生近似的计算结果来降低功耗并提升***的性能，通过引入计算错误来实现计算精度、性能和功耗的最佳平衡点。其中，近似算术运算单元电路是最直接和有效的直接在硬件层面实现的降功耗设计。乘法器作为一种基本的运算单元，广泛应用于硬件电路的实现中，目前的乘法器硬件电路均作为一个整体实现，并占据了大量功耗和面积。
发明内容
为了解决上述背景技术提到的技术问题，本发明提出了一种近似2比特乘法器和大规模乘法器，降低乘法器的面积、功耗和传输延迟。
为了实现上述技术目的，本发明的技术方案为：
一种近似2比特乘法器，包括第一与门、第二与门、第三与门、第四与门、或门和非门；第一与门的第一输入端连接被乘数的第一输入端，第一与门的第二输入端连接乘数的第一输入端，第一与门的输出端为乘积的第一输出端；第二与门的第一输入端连接被乘数的第二输入端，第二与门的第二输入端连接乘数的第一输入端，第二与门的输出端连接或门的第一输入端；第三与门的第一输入端连接被乘数的第一输入端，第三与门的第二输入端连接乘数的第二输入端，第三与门的第三输入端经非门连接乘数的第一输入端，第三与门的输出端连接或门的第二输入端；或门的输出端为乘积的第二输出端；第四与门的第一输入端连接被乘数的第二输入端，第四与门的第二输入端连接乘数的第二输入端，第四与门的输出端为乘积的第三输出端。
一种大规模乘法器，由上述近似2比特乘法器与精确乘法器组合而成。
进一步地，设被乘数X和乘数Y的位宽分别为2W，将X和Y分别写为XH、XL和YH、YL，其中L和H均为W比特，XLYL、XHYL、XLYH和XHYH作为一个整体的部分积，需要W乘W位宽的乘法器计算，将XLYL、XHYL、XLYH和XHYH分别通过近似乘法器或精确乘法器实现，其中近似乘法器通过上述近似2比特乘法器作为基本模块组合而成。
采用上述技术方案带来的有益效果：
本发明将大规模乘法器模块化，由多个小规模乘法器构成，其中的小规模乘法器又可以进一步由2比特乘法器构成，并且每一部分的计算都是并行处理，从而提高乘法器速度。本发明通过引入近似2比特乘法器，可以进一步降低乘法器面积和功耗，相比于精确乘法器，在第二输出端和第三输出端分别降低了41％和71％的硬件复杂度，在第四输出端能够达到100％的节省。
附图说明
图1为基本乘法器块组成的大规模乘法器结构示意图；
图2为8乘8乘法器输入的划分示意图；
图3为使用2比特乘法器的8乘8递归乘法器的结构示意图；
图4为本发明设计的近似2比特乘法器电路图。
具体实施方式
以下将结合附图，对本发明的技术方案进行详细说明。
一个大规模乘法器可以递归地被分为多个小规模乘法器的组合操作，这样，每一种组合都可以在一个时钟下并行处理。假设输入X和Y的位宽分别为2W，可以将X和Y分别写为XH、XL和YH、YL，其中L和H均为W比特。图1展示了X乘Y的递归分区和部分积加法的过程。XLYL、XHYL、XLYH和XHYH作为一个整体的部分积，需要W乘W位宽的乘法器计算。对于完整的乘法器，其中可以有多种组合，比如XLYL可以使用近似乘法器，其余的使用精确乘法器。对于每一个W位乘法器，又可以使用2比特乘法器作为基本模块组合而成。
假设W＝4，即完整的乘法器为一个8x8乘法器，则其部分积是由4个4x4乘法器构成的，并且每一个又可以进一步划分为4个2x2乘法器。假设一个8比特乘法器的输入分别为A和B，其二进制分别用ai和bi表示。将A和B都分为四个部分：AHH、AHL、ALH、AHH和BHH、BHL、BLH、BHH，其中每一个部分表示2比特数据，用于2比特乘法器中处理，如图2所示。这样可以将一个8乘8的乘法器分为16个2比特乘法器，图3为所述使用2比特乘法器构成的8乘8递归乘法器通用结构。其中虚线框中的4个2比特乘法器为本发明设计的近似2比特乘法器。
一个2比特乘法器的最终结果可以用4个输出端口表示，每个输出端口代表计算乘积的每一位。2比特乘法器的输入输出结果可以用一个4位输入的真值表来表示，下表1为精确2比特乘法器和近似2比特乘法器的真值表及计算结果。
表1
其中输入信号分别为被乘数的a1和a0，乘数的b1和b0，输出信号为c3、c2、c1、c0。当输入信号为0111时，输出信号c1近似为0，对应的十进制数表示由3近似为1；当输入信号为1111时，输出信号c3c2c1近似为011，对应的十进制数表示由9近似为7。
根据真值表可以得出输出信号的精确逻辑表达式如下：
c0＝a0·b0 (1)
c3＝a1·a0·b1·b0 (4)
近似后的输出信号逻辑表达式为：
c0＝a0·b0 (5)
c2＝a1·b1 (7)
c3＝0 (8)
可以看出，其中的c1、c2和c3均做了化简，相比于精确的逻辑表达式，近似后的c1、c2所需的输入变量从12和7减少到了5和2，即c1和c2在硬件复杂度上分别取得了41％和71％的优势，其中c3近似为0，节省了100％的电路。下表2展示了精确的2比特乘法器门级单元数量与本发明的对比结果。
表2
2比特乘法器 与门 或门 非门 总数
精确 17 4 6 27
近似 4 1 1 7
从2比特乘法器整体电路所需的门电路数量上看，本发明相比与精确的2比特乘法器，在电路复杂度上节省了74％。图4展示了本发明近似2比特乘法器的完整电路图，可以看出其由三个两输入与门、一个三输入与门、一个非门和一个或门构成。
实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (3)

1.一种近似2比特乘法器，其特征在于：包括第一与门、第二与门、第三与门、第四与门、或门和非门；第一与门的第一输入端连接被乘数的第一输入端，第一与门的第二输入端连接乘数的第一输入端，第一与门的输出端为乘积的第一输出端；第二与门的第一输入端连接被乘数的第二输入端，第二与门的第二输入端连接乘数的第一输入端，第二与门的输出端连接或门的第一输入端；第三与门的第一输入端连接被乘数的第一输入端，第三与门的第二输入端连接乘数的第二输入端，第三与门的第三输入端经非门连接乘数的第一输入端，第三与门的输出端连接或门的第二输入端；或门的输出端为乘积的第二输出端；第四与门的第一输入端连接被乘数的第二输入端，第四与门的第二输入端连接乘数的第二输入端，第四与门的输出端为乘积的第三输出端。
2.一种大规模乘法器，其特征在于：由权利要求1所述近似2比特乘法器与精确乘法器组合而成。
3.根据权利要求2所述大规模乘法器，其特征在于：设被乘数X和乘数Y的位宽分别为2W，将X和Y分别写为XH、XL和YH、YL，其中L和H均为W比特，XLYL、XHYL、XLYH和XHYH作为一个整体的部分积，需要W乘W位宽的乘法器计算，将XLYL、XHYL、XLYH和XHYH分别通过近似乘法器或精确乘法器实现，其中近似乘法器通过权利要求1所述近似2比特乘法器作为基本模块组合而成。
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