CN110362292B - 一种基于近似4-2压缩器的近似乘法运算方法和近似乘法器 - Google Patents

一种基于近似4-2压缩器的近似乘法运算方法和近似乘法器 Download PDF

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Abstract

一种基于近似4‑2压缩器的近似乘法运算方法和近似乘法器,根据乘数和被乘数得到部分积所有位的值,并将所有位部分积分为精确压缩部分、近似压缩部分和截断部分,精确压缩部分利用4‑2压缩器、全加器和半加器进行精确压缩,近似压缩部分添加第一补偿值后用近似4‑2压缩器进行近似压缩,将精确压缩后的部分积和近似压缩后的部分积相加得到精确压缩部分和近似压缩部分对应的输出位,并结合第二补偿值作为的截断部分对应的输出位共同构成最终乘法结果。本发明通过采用低位部分积截断和近似树形压缩减少了电路复杂度,降低了延迟功耗,同时结合常数补偿进一步减小乘法运算误差,保持了较高的精度。

Description

一种基于近似4-2压缩器的近似乘法运算方法和近似乘法器
技术领域
本发明属于集成电路技术领域,具体的说涉及一种基于近似4-2压缩器的高精度低复杂度近似乘法器和近似乘法运算方法。
背景技术
现代计算机体系结构和传统数字电路建立在精确的布尔代数的基础上,然而维持这样“精确”计算的代价是高昂的,电路往往具有很高的复杂度。同时,许多应用不需要全精度计算,例如数字信号处理、多媒体、模糊逻辑、神经网络、数据挖掘等。因此,近似逻辑电路被用来减少电路复杂度,进而减少延迟和功耗。对于高性能的电路,近似逻辑电路的应用可以降低延迟从而提高计算速度,降低功耗从而避免集成度过高带来的局部热点和散热问题;对于便携式轻量级设备,近似逻辑电路的应用可以降低能耗从而延长电池寿命。
乘法器一直是许多应用的基本运算单元,对电路的延迟、功耗、面积有很大的影响。目前较常见的树形乘法器通常由三部分组成:与门阵列或布斯编码的部分积产生模块;使用半加器、全加器、4-2压缩器等压缩单元的树形部分积压缩模块,把部分积产生模块的输出压缩成两行部分积;快速的进位传播加法器,将树形部分积压缩模块输出的两行部分积相加得到最终结果。传统精确乘法器保证了输出结果完全正确,但是消耗了大量的资源,具有较高的延迟和功耗。将传统精确乘法器进行改进能够得到近似乘法器,然而不合理地改动逻辑得到的近似往往具有很大的误差。某些可以容忍一定误差的应用场景中,如果同时考虑乘法器的复杂度与运算精度,就需要设计一个高精度、低复杂度的近似乘法器,以满足其要求。
发明内容
针对上述乘法器往往无法同时满足复杂度和运算精度的问题,本发明提出一种近似乘法器和近似乘法运算方法,基于近似4-2压缩器,将压缩分为精确压缩和近似压缩,并采用低位截断的乘法器架构来降低乘法器复杂度;同时提供常数补偿来保证乘法器具有较高的精度。
为实现上述目的,本发明采用如下技术方案:
一种基于近似4-2压缩器的近似乘法运算方法,包括如下步骤:
步骤一、将乘数和被乘数进行逻辑运算得到部分积所有位的值;
步骤二、将步骤一得到的所述所有位部分积分为精确压缩部分、近似压缩部分和截断部分,其中所述精确压缩部分中部分积的权重值最高,所述截断部分中部分积的权重值最低;
步骤三、在没有补偿的情况下遍历乘法运算的所有输入情况并计算此时的均值误差记为E1,取E1的绝对值后进行舍入得到第一补偿值,把所述第一补偿值添加到所述近似压缩部分的对应权重列中;
步骤四、添加所述第一补偿值后,遍历乘法运算的所有输入情况并计算此时的均值误差记为E2;
步骤五、利用4-2压缩器、全加器和半加器对步骤二划分得到的所述精确压缩部分中的部分积进行精确压缩,利用近似4-2压缩器对步骤三得到的添加所述第一补偿值后的所述近似压缩部分中的部分积进行近似压缩,舍去步骤二划分得到的所述截断部分中的部分积;
步骤六、将步骤五进行精确压缩和近似压缩后的部分积相加得到所述精确压缩部分和近似压缩部分对应的输出位;
步骤七、将E2作为第二补偿值赋给所述截断部分对应的输出位,并与步骤六得到的所述精确压缩部分和近似压缩部分对应的输出位共同构成最终乘法结果。
具体的,求所述均值误差的方法为:遍历乘法运算的所有输入情况分别进行精确乘法运算和所述近似乘法运算,将精确乘法运算的结果和所述近似乘法运算的结果之差求和并除以所有输入情况的总情况数得到所述均值误差。
一种基于近似4-2压缩器的近似乘法器,包括部分积产生模块、精确树形压缩模块、近似树形压缩模块、补偿模块和进位传播加法器模块,
所述部分积产生模块的输入端连接乘数和被乘数,用于将乘数和被乘数进行逻辑运算得到部分积所有位的值,并将所述所有位部分积分为精确压缩部分、近似压缩部分和截断部分,其中所述精确压缩部分中部分积的权重值最高,所述截断部分中部分积的权重值最低;所述部分积产生模块的第一输出端将所述精确压缩部分中的所有部分积输出到所述精确树形压缩模块的输入端,所述部分积产生模块的第二输出端将所述近似压缩部分中的所有部分积输出到所述近似树形压缩模块的第一输入端;
所述精确树形压缩模块用于利用4-2压缩器、全加器和半加器对所述精确压缩部分中的所有部分积进行精确压缩后输出到所述进位传播加法器模块的第一输入端;
所述补偿模块用于产生第一补偿值并通过所述补偿模块的第一输出端输出,当没有补偿情况时遍历所述乘法器的所有输入情况计算得到均值误差,对此时的均值误差取绝对值并舍入得到所述第一补偿值;
所述近似树形压缩模块的第二输入端连接所述补偿模块的第一输出端,用于将所述第一补偿值添加到所述近似树形压缩模块的第一输入端输入的所述近似压缩部分的对应权重列中;所述近似树形压缩模块利用近似4-2压缩器对添加所述第一补偿值后的所述近似压缩部分中的部分积进行近似压缩后输出到所述进位传播加法器模块的第二输入端;
所述补偿模块还用于产生第二补偿值,当所述第一补偿值添加到所述近似压缩部分的对应权重列中后遍历所述乘法器的所有输入情况计算得到均值误差作为所述第二补偿值并通过所述补偿模块的第二输出端输出;
所述进位传播加法器模块的输出端和所述补偿模块的第二输出端连接到所述近似乘法器的输出端,其中所述进位传播加法器模块的输出端输出所述精确压缩部分和近似压缩部分对应的输出位,所述补偿模块的第二输出端输出所述截断部分对应的输出位。
本发明的有益效果为:本发明通过将近似4-2压缩器用于乘法器的近似压缩树模块,并采用低位截断的乘法器架构来降低乘法器复杂度;结合常数补偿来保证乘法器具有较高的精度,实现复杂度和精度的平衡。本发明适用于计算精度要求较高,但硬件复杂度要求较低且可以容忍一定误差的运算场景。实施例中提出的8×8近似乘法器相比传统8×8无符号Dadda树形乘法器,功耗降低了32.76%,延迟时间降低17.13%,同时具有几乎为0的均值误差与较小的最大误差。
附图说明
图1为本发明中提出的一种基于近似4-2压缩器的近似乘法器的结构示意图。
图2为根据本发明提出的一种基于近似4-2压缩器的近似乘法运算方法和近似乘法器在实施例中实现8×8位近似乘法器的结构示意图和工作过程图。
图3为8×8位传统精确乘法器结构示意图。
具体实施方式
下面结合附图和具体实施例详细描述本发明的技术方案。
本发明提出了一种基于近似4-2压缩器的高精度低复杂度近似乘法器和近似乘法运算方法,因为树形部分积压缩模块在面积、延迟和功耗方面占据最大的比例,所以优化乘法器的树形部分积压缩模块是至关重要的,本发明通过将近似4-2压缩器代替传统乘法器中部分精确4-2压缩器用于乘法器的近似压缩树模块,并采用低位截断的乘法器架构来降低乘法器复杂度;同时结合简单的常数补偿来保证乘法器具有较高的精度,优化乘法器的均值误差。
如图1所示是本发明提出的一种基于近似4-2压缩器的高精度低复杂度近似乘法器,包括部分积产生模块、补偿模块、近似树形压缩模块、精确树形压缩模块和进位传播加法器模块。
本实施例中采用基于与门阵列的部分积产生模块,基于与门阵列的部分积产生模块的输入端接固定字长的外部输入数据,外部输入数据为具有任意比特的二进制数据,包括乘数和被乘数,基于与门阵列的部分积产生模块通过“与”逻辑将乘数和被乘数的每一位进行运算得到部分积所有位的值。将部分积产生模块产生的所有位部分积分为精确压缩部分、近似压缩部分和截断部分,其中精确压缩部分中部分积的权重值最高,截断部分中部分积的权重值最低,其余为近似压缩部分。部分积产生模块的第一输出端将精确压缩部分中的所有部分积输出到精确树形压缩模块的输入端,部分积产生模块的第二输出端将近似压缩部分中的所有部分积输出到近似树形压缩模块的第一输入端。
精确树形压缩模块接收基于与门阵列的部分积产生模块的数据,用4-2压缩器、全加器和半加器将这些数据进行逻辑运算,得到精确压缩之后的结果通过精确树形压缩模块的输出端连接进位传播加法器的第一输入端。
补偿模块用于产生第一补偿值和第二补偿值,将确定的补偿常数分别输入到近似树形压缩模块和最终结果;其中第一补偿值通过补偿模块的第一输出端连接近似树形压缩模块的第二输入端。
近似树形压缩模块将其第二输入端输入的第一补偿值添加到其第一输入端输入的近似压缩部分的对应权重列中,并利用近似4-2压缩器进行逻辑运算,得到近似压缩之后的结果通过近似树形压缩模块的输出端连接进位传播加法器的第二输入端。
进位传播加法器模块将精确压缩后的部分积和近似压缩后的部分积进行进位传播相加后与补偿模块第二输出端输出的第二补偿值共同构成了本发明提出的近似乘法器的最终结果。
本发明提出的近似乘法运算方法包括如下步骤:
步骤1、将乘法器的乘数和被乘数进行逻辑运算得到部分积所有位的值,可以通过基于与门阵列的部分积产生模块得到。
步骤2、将步骤一得到的所有位部分积分为精确压缩部分、近似压缩部分和截断部分,其中精确压缩部分中部分积的权重值最高,截断部分中部分积的权重值最低。本发明的主要思想为将压缩树部分划分为精确压缩部分、近似压缩部分和截断部分,其中精确部分在权重值最高的几位,截断部分在权重值最低的几位,其他为近似部分。可以通过设置不同的位置来进行乘法器精度和复杂度的折中:精确部分占的位数越多就越精确,同时越复杂;截断部分占的位数越多就越精简但精度会损失更多,这里可以通过传统的迭代仿真方式选取符合精度的乘法器压缩树划分方法,例如二分法之类的通用方法。
步骤3、计算近似乘法运算中的第一补偿值和第二补偿值,第一补偿值用于补偿近似压缩部分,第二补偿值用于补偿最终乘法结果。计算第一补偿值的方法为:在没有补偿的情况下遍历乘法运算的所有输入情况并计算此时的均值误差记为E1,取E1的绝对值后进行舍入得到第一补偿值,由于这一次的补偿的低位为零,所以需要对E1的绝对值用四舍五入的方式取整。计算第二补偿值的方法为:添加第一补偿值后,遍历乘法运算的所有输入情况并计算此时的均值误差记为E2。
树形压缩结构的划分和方式对各种的近似4-2压缩器具有普适性。这里介绍一种均值误差的计算方法:遍历乘法器的所有输入情况,对传统现有的精确乘法器输出结果与本发明提出的近似乘法器输出结果的差求和,并除以所有输入情况的总数即可得到均值误差。假如放置于近似树形压缩模块的近似4-2压缩器具有一个值为正的均值误差,则近似树形压缩模块的结果也具有一个值为正的均值误差。此时由于截断部分完全舍弃了低位的计算结果,必然得到一个值为负的均值误差。可以通过不同的压缩树划分方式和补偿值的微调,将乘法器的均值误差减小到几乎为0。假如放置于近似树形压缩模块的近似4-2压缩器具有一个值为负的均值误差,则近似树形压缩模块的结果也具有一个负的均值误差,虽然此时二者的均值误差都是负值,但依然可以通过补偿函数值的调整将均值误差减小到0。
步骤4、利用4-2压缩器、全加器和半加器对步骤二划分得到的精确压缩部分中的部分积进行精确压缩,利用近似4-2压缩器对步骤三得到的添加第一补偿值后的近似压缩部分中的部分积进行近似压缩,舍去步骤二划分得到的截断部分中的部分积。
步骤5、将精确压缩和近似压缩后的部分积相加得到精确压缩部分和近似压缩部分对应的输出位,并结合第二补偿值作为截断部分对应的输出位共同构成最终乘法结果。
下面以一个8×8近似乘法器为例详细描述本发明的工作过程,本实施例中的8×8近似乘法器的结构示意图如图2所示,其中与门阵列的部分积产生模块与传统实现方法相同没有在图中表现;圆代表一比特位的部分积,正方形代表需要补偿到运算部分的补偿值,三角形为需要直接补偿到结果的补偿值;方框分别代表精确4-2压缩器、近似4-2压缩器、全加器、半加器,精确4-2压缩器是5输入3输出,近似4-2压缩器是4输入2输出,全加器3输入2输出,半加器2输入2输出;方框上的连线表示数据的进位传播;乘法器的树形压缩结构被分成了截断部分、近似压缩部分、精确压缩部分;截断部分中部分积并不会产生也不会参与到运算;近似部分中部分积的压缩通过一种近似4-2压缩器完成;精确部分中部分积的压缩通过传统精确4-2压缩器、全加器、半加器完成;图中乘法器经过了两级压缩得到2行部分积并通过一组由全加器和半加器构成的行波进位加法器结合补偿得到最终结果。相比图3所示的传统精确乘法器,本发明提出的这种近似乘法器拥有着更简化的硬件复杂度。
补偿值的确定通过使乘法器的均值误差尽量小来确定。这里以一种均值误差为负的近似4-2压缩器为例,确定补偿值的具体步骤为:第一步,将近似乘法器的补偿值设为0,遍历乘法器的所有输入情况,并计算其均值误差,记此时均值误差为E1。因为近似4-2压缩器的误差距离都是负的,且低位的部分积没有参与计算,所以近似结果必然小于精确结果。因此,E1必然是负数。第二步,求得E1的相反数,并将其进行舍入得到第一补偿值,第一补偿值为E1转化为的可以对应放于图2正方形位置的值。例如,如果E1的相反数是“0101110”,则补偿值可以舍入近似为“0110000”,而两个“1”分别被添加到25和24权重列中。第三步,在增加补偿值后,遍历乘法器所有的输入情况,计算新的均值误差,记为E2。此时依然可能会有一个绝对值很小的负数均值误差,这时由于补偿值通过近似4-2压缩器依然会得到一个小于等于精确值的结果。最后,通过直接将E2作为第二补偿值赋给截断部分对应的输出结果得到最优效果,即将第二补偿值赋给图3中的三角形位置。以图2的8×8乘法器为例,一种最优的补偿值如图所示。根据经验可知,需要把补偿值置于靠近输出的位置以减少信号活动性,从而降低功耗,避免产生不必要的误差。因此,第五位的“1”被添加到第二级压缩树中。
相比传统8×8无符号Dadda树形乘法器,本实施例中提出的一种基于近似4-2压缩器的高精度低复杂度乘法器经过实验仿真得出功耗降低了32.76%,延迟时间降低17.13%,同时具有几乎为0的均值误差与较小的最大误差。
本领域的普通技术人员将会意识到,这里所述的实施例是为了帮助读者理解本发明的原理,应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合,这些变形和组合仍然在本发明的保护范围内。

Claims (2)

1.一种基于近似4-2压缩器的近似乘法运算方法,其特征在于,包括如下步骤:
步骤一、将乘数和被乘数进行逻辑运算得到部分积所有位的值;
步骤二、将步骤一得到的所述所有位部分积分为精确压缩部分、近似压缩部分和截断部分,其中所述精确压缩部分中部分积的权重值最高,所述截断部分中部分积的权重值最低;
步骤三、在没有补偿的情况下遍历乘法运算的所有输入情况并计算此时的均值误差记为E1,取E1的绝对值后进行舍入得到第一补偿值,把所述第一补偿值添加到所述近似压缩部分的对应权重列中;
步骤四、添加所述第一补偿值后,遍历乘法运算的所有输入情况并计算此时的均值误差记为E2;其中,求所述均值误差E2的方法为:遍历乘法运算的所有输入情况分别进行精确乘法运算和所述近似乘法运算,将精确乘法运算的结果和所述近似乘法运算的结果之差求和并除以所有输入情况的总情况数得到所述均值误差;
步骤五、利用4-2压缩器、全加器和半加器对步骤二划分得到的所述精确压缩部分中的部分积进行精确压缩,利用近似4-2压缩器对步骤三得到的添加所述第一补偿值后的所述近似压缩部分中的部分积进行近似压缩,舍去步骤二划分得到的所述截断部分中的部分积;
步骤六、将步骤五进行精确压缩和近似压缩后的部分积相加得到所述精确压缩部分和近似压缩部分对应的输出位;
步骤七、将E2作为第二补偿值赋给所述截断部分对应的输出位,并与步骤六得到的所述精确压缩部分和近似压缩部分对应的输出位共同构成最终乘法结果。
2.一种基于近似4-2压缩器的近似乘法器,其特征在于,包括部分积产生模块、精确树形压缩模块、近似树形压缩模块、补偿模块和进位传播加法器模块,
所述部分积产生模块的输入端连接乘数和被乘数,用于将乘数和被乘数进行逻辑运算得到部分积所有位的值,并将所述所有位部分积分为精确压缩部分、近似压缩部分和截断部分,其中所述精确压缩部分中部分积的权重值最高,所述截断部分中部分积的权重值最低;所述部分积产生模块的第一输出端将所述精确压缩部分中的所有部分积输出到所述精确树形压缩模块的输入端,所述部分积产生模块的第二输出端将所述近似压缩部分中的所有部分积输出到所述近似树形压缩模块的第一输入端;
所述精确树形压缩模块用于利用4-2压缩器、全加器和半加器对所述精确压缩部分中的所有部分积进行精确压缩后输出到所述进位传播加法器模块的第一输入端;
所述补偿模块用于产生第一补偿值并通过所述补偿模块的第一输出端输出,当没有补偿情况时遍历所述乘法器的所有输入情况计算得到均值误差,对此时的均值误差取绝对值并舍入得到所述第一补偿值;
所述近似树形压缩模块的第二输入端连接所述补偿模块的第一输出端,用于将所述第一补偿值添加到所述近似树形压缩模块的第一输入端输入的所述近似压缩部分的对应权重列中;所述近似树形压缩模块利用近似4-2压缩器对添加所述第一补偿值后的所述近似压缩部分中的部分积进行近似压缩后输出到所述进位传播加法器模块的第二输入端;
所述补偿模块还用于产生第二补偿值,当所述第一补偿值添加到所述近似压缩部分的对应权重列中后遍历所述乘法器的所有输入情况计算得到均值误差作为所述第二补偿值并通过所述补偿模块的第二输出端输出;
所述进位传播加法器模块的输出端和所述补偿模块的第二输出端连接到所述近似乘法器的输出端,其中所述进位传播加法器模块的输出端输出所述精确压缩部分和近似压缩部分对应的输出位,所述补偿模块的第二输出端输出所述截断部分对应的输出位。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110825346B (zh) * 2019-10-31 2023-09-12 南京大学 一种低逻辑复杂度的无符号近似乘法器
CN111221499B (zh) * 2019-11-18 2022-04-26 合肥工业大学 基于近似6-2和4-2压缩器的近似乘法器及计算方法
CN110955403B (zh) * 2019-11-29 2023-04-07 电子科技大学 近似基-8布斯编码器及混合布斯编码的近似二进制乘法器
CN111428863B (zh) * 2020-03-23 2023-05-16 河海大学常州校区 一种基于近似乘法器的低功耗卷积运算电路
CN111488133B (zh) * 2020-04-15 2023-03-28 电子科技大学 高基数近似布斯编码方法和混合基数布斯编码近似乘法器
CN111695313B (zh) * 2020-06-01 2024-05-17 中国人民解放军国防科技大学 近似乘法器设计方法、近似乘法器和fir滤波器
CN111694543B (zh) * 2020-06-01 2022-06-14 中国人民解放军国防科技大学 近似乘法器设计方法、近似乘法器和图像锐化电路
CN111695312A (zh) * 2020-06-01 2020-09-22 中国人民解放军国防科技大学 基于最优补偿的近似乘法器设计方法和近似乘法器
CN111897513B (zh) * 2020-07-29 2023-07-21 上海芷锐电子科技有限公司 一种基于反向极性技术的乘法器及其代码生成方法
CN114816329B (zh) * 2022-04-02 2024-04-30 杭州缘及科技有限公司 用于实现基4 Booth乘法器的32位加法器及其实现方法
CN115033204B (zh) * 2022-05-23 2024-07-12 东南大学 一种精度与位宽可重构的高能效近似乘法器
CN116205244B (zh) * 2023-05-06 2023-08-11 中科亿海微电子科技(苏州)有限公司 一种数字信号处理结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101482808A (zh) * 2009-01-23 2009-07-15 清华大学 用于大数乘法器的(7:2)压缩器
CN103488459A (zh) * 2013-09-13 2014-01-01 复旦大学 一种基于改进的高基cordic算法的复数乘法运算单元
CN105183425A (zh) * 2015-08-21 2015-12-23 电子科技大学 一种具有高精度低复杂度特性的固定位宽乘法器
CN106909970A (zh) * 2017-01-12 2017-06-30 南京大学 一种基于近似计算的二值权重卷积神经网络硬件加速器计算模块
CN108984149A (zh) * 2018-08-07 2018-12-11 电子科技大学 一种高速低功耗的近似4-2压缩器
CN109542393A (zh) * 2018-11-19 2019-03-29 电子科技大学 一种近似4-2压缩器及近似乘法器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105183424B (zh) * 2015-08-21 2017-09-01 电子科技大学 一种具有高精度低能耗特性的固定位宽乘法器
CN106019129B (zh) * 2016-05-22 2018-11-13 复旦大学 Fpga中嵌入式dsp内乘法器的测试方法
US10352251B2 (en) * 2016-07-14 2019-07-16 General Electric Company Systems and methods for controlling load rate of change using a variable multiplier

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101482808A (zh) * 2009-01-23 2009-07-15 清华大学 用于大数乘法器的(7:2)压缩器
CN103488459A (zh) * 2013-09-13 2014-01-01 复旦大学 一种基于改进的高基cordic算法的复数乘法运算单元
CN105183425A (zh) * 2015-08-21 2015-12-23 电子科技大学 一种具有高精度低复杂度特性的固定位宽乘法器
CN106909970A (zh) * 2017-01-12 2017-06-30 南京大学 一种基于近似计算的二值权重卷积神经网络硬件加速器计算模块
CN108984149A (zh) * 2018-08-07 2018-12-11 电子科技大学 一种高速低功耗的近似4-2压缩器
CN109542393A (zh) * 2018-11-19 2019-03-29 电子科技大学 一种近似4-2压缩器及近似乘法器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种基于存储的乘法器查找表的近似优化方法;万晨雨 等;《电子产品世界》;20190704;44-47 *

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