CN101140511A - 串行进位二进制加法器 - Google Patents

Abstract

本发明公开了一种串行进位二进制加法器。加法器包括一个或多个单元组。单元组包括：第一单元R_i，

，

；第二单元R_j，

，

。每个单元组中的第一单元R_i与第二单元R_j所对应的二进制位相邻，并且j＝i+1。在加法器中，任意两个第一单元R_i不邻接，任意两个第二单元R_j不邻接。本发明在不增加电路面积的前提下，采用最简单的ripple结构，通过采用基本逻辑单元“与或非”门来实现进位输出，使得加法器的延时大大减小，从而极大加快了运算速度。

Description

串行进位二进制加法器

技术领域

本发明涉及组合逻辑电路，尤其涉及一种串行进位的二进制加法器。

背景技术

数字***中包含有许多数字逻辑电路，数字逻辑电路可分为两大类，一类是组合逻辑电路，一类是时序逻辑电路。

组合逻辑电路在逻辑功能上的特点是，这种电路任何时刻的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用前电路原来的状态无关。也就是说，输出状态只与当前的输入状态有关，与原输出状态无关。或者说，当输入变量取任意一组确定的值以后，输出变量的状态就唯一地被确定。电路结构基本上由逻辑门组成。只有从输入到输出的通路，没有从输出反馈到输入的回路。这种电路无记忆功能。

常用的组合逻辑电路种类很多，主要有全加器、译码器、编码器、多路选择器、多路分配器、数值比较器、奇偶校验电路等。

数字***的基本任务之一是进行算术运算。而在***中加、减、乘、除均是利用加法来进行的，所以加法器便成为数字***中最基本的运算单元，用于二进制数的加法运算。

一位二进制数相加，若只考虑两个加数本身，而不考虑来自相邻低位的进位，称为半加，实现半加运算功能的电路称为半加器。

根据加法法则可列出半加器的真值表如下：

Ai	Bi	Si	Ci
				0011	0101	0110	0001

由真值表可得出半加器的逻辑表达式：

$S_i={\stackrel{\‾}{A}}_i{B}_i+A_i{\stackrel{\‾}{B}}_i=A_i\⊕B_i$

C_i＝A_iB_i

半加器的电路图如图1所示，半加器的符号如图2所示。

若两个二进制数相加时，在考虑本位的两个加数的同时，还考虑来自低位的进位数，称为全加。实现全加运算功能的电路称为全加器。

根据二进制加法规则，列出全加器的真值表如下：

Ai	Bi	Ci-1	Si	Ci
					00001111	00110011	01010101	01101001	00010111

由真值表可得出全加器的逻辑表达式为：

$S_i=m_1+m_2+m_4+m_7={\stackrel{\‾}{A}}_i{\stackrel{\‾}{B}}_i{C}_{i-1}+{\stackrel{\‾}{A}}_i{B}_i{\stackrel{\‾}{C}}_{i-1}+A_i{\stackrel{\‾}{B}}_i{\stackrel{\‾}{C}}_{i-1}+A_i{B}_i{C}_{i-1}$

$={\stackrel{\‾}{A}}_i({\stackrel{\‾}{B}}_i{C}_{i-1}+B_i{\stackrel{\‾}{C}}_{i-1})+A_i({\stackrel{\‾}{B}}_i{\stackrel{\‾}{C}}_{i-1}+B_i{C}_{i-1})={\stackrel{\‾}{A}}_i(B_i\⊕C_{i-1})+A_i\stackrel{\‾}{(B_i\⊕C_{i-1})}$

$=A_i\⊕B_i\⊕C_{i-1}$

$C_i=m_3+m_5+A_i{B}_i={\stackrel{\‾}{A}}_i{B}_i{C}_{i-1}+A_i{\stackrel{\‾}{B}}_i{C}_{i-1}+A_i{B}_i=({\stackrel{\‾}{A}}_i{B}_i+A_i{\stackrel{\‾}{B}}_i)C_{i-1}+A_{i}B$

$=(A_i\⊕B_i)C_{i-1}+A_i{B}_i$

全加器逻辑图如图3所示。全加器逻辑符号如图4所示。

实现多位二进制数相加运算的电路称为多位加法器，根据进位方式不同，分为串行进位加法器(又称ripple adder，逐位进位加法器)和超前进位加法器。

图5示出由四个全加器组成的4位串行进位加法器。低位全加器的进位输出依次连在相邻高位全加器的进位输入端，最低位全加器的进位输入端C接“地”。

串行进位加法器电路简单，但工作速度较慢，N位二进制数相加，需要N位全加器的传输时间。最不利的情况下，做一次加法运算需要经过四个全加器的传输延时时间(从输入加数到输出状态稳定建立起来所需要的时间)才能得到稳定可靠的运算结果。但考虑到串行进位加法器的电路结构比较简单，因而在对运算速度要求不高的设备中，这种加法器仍不失为一种可取的电路。

为提高速度，必须消除等待进位时间，在做加法运算的同时，利用快速进位电路把各进位数求出来，从而加快了运算速度，具有这种功能的电路称为超前进位加法器。

由全加器的进位输出逻辑表达式可得各位全加器进位输出：

C₁＝A₁B₁+(A₁B₁)C₀

C₂＝A₂B₂+(A₂B₂)C₁

C₃＝A₃B₃+(A₃B₃)C₂

C₄＝A₄B₄+(A₄B₄)C₃

根据上述表达式可知，只要两个四位二进制数以及C确定之后，就可直接算出C₄、C₃、C₂、C₁，即各位全加器可同时进行加法运算，因此速度快。但是由于超前进位加法器所采用逻辑复杂，使得电路的面积变大，这样在一些节约成本的应用中会受到限制。

超前进位加法器的逻辑图如图6所示。

目前大规模和超大规模数字集成电路中应用得相当广泛的一种集成电路是MOS(Metal Oxide Semiconductor，金属氧化物半导体)型数字集成电路。MOS型数字集成电路可分为NMOS(N沟道金属氧化物半导体)电路、PMOS(P沟道金属氧化物半导体)电路和CMOS(互补金属氧化物半导体)电路。由于CMOS电路具有电路简单、输入电阻高、功耗小、带负载能力强、抗干扰能力强、允许电源波动范围大、工作速度与TTL接近等优点，从而获得广泛运用。

在CMOS电路中，最基本的逻辑单元为反相器、“与非”门逻辑和“或非”门逻辑，如图7所示。在这三个基本逻辑单元上，可以构建出所有数字电路所需要的逻辑关系。比如“与”逻辑就是由一个“与非”门与一个反相器级联而成。

在数字电路中，如果要获得更高的运算速度，就需要在构成运算的逻辑级联上尽可能的简化，即要求在决定运算速度的逻辑上级联的基本逻辑单元数越少越好。

在数字电路中，我们一般最关心两个要素：最高速度能到多少，电路面积会有多大。速度决定了电路的性能，面积决定了生产成本。而在电路实现中，在同样工艺条件下设计更快的电路需要牺牲一定面积来满足性能的要求，因此需要采取速度与面积的折中考虑。

加法器是数字电路中常用的基本运算单元。在高速电路中，加法器的速度和面积直接影响着整个电路的速度与面积。最简单的加法器是ripple结构的加法器，其占用面积最小，逻辑最为简单，但是由于是由一位全加器进位级联而成，其速度很慢，n位的加法器的延时等于n×一位全加器进位延时。在0.18um工艺下，标准单元的一位全加器的延时大概是0.3ns。因此，8位ripple加法器的延时大概是8×0.3＝2.4ns。这就为构造高速加法器带来困难。

工业上已经对传统加法器的结构进行了各种改进，主要集中在进位逻辑和电路设计上的优化，以符合实际应用中对时间、尺寸、功耗等方面的要求。

在中国发明专利第95116550.X号(公开号CN1138717)中披露了一种“高速动态二进制加法器”。无论该加法器的位宽如何，只需要两级，在两级中完成相加。二进制加法器使用逻辑的进位表达式的反作为第一级。求和级接收已求反的进位和输入信号来提供加得的值。动态连线或门被有效地用来提供动态二进制加法器。动态二进制加法器包括多个进位输入端，并包括：第一级，用于提供一个进位表达式的逻辑反，该第一级包含多个进位单元，每个进位单元用来接收一个输入信号和提供一个进位信号，特定进位单元的输入信号是该二进制加法器的每个输入信号反码的逻辑或，从当前位开始到最低位LSB，多个进位单元是并行地耦合的；以及第二级，该第二级包含多个求和单元，每个求和单元用来从对应的多个输入单元中的一个接收进位信号和相关的输入信号值并提供一个和数的输出。每个进位单元还包括输入信号的逻辑反和C_in的逻辑反的逻辑或，其中C_in是二进制加法器的进位输入。

在中国发明专利第02140712.6号(公开号CN1432907)中披露了一种“异或进位产生器及使用其的条件选择加法器及方法”。条件选择加法器具有：进位产生单元，用于根据初始进位产生两个n位输入数据单元X₀-X_n-1和Y₀-Y_n-1的进位；以及和产生单元，产生输入数据的和。进位产生单元包括：第一输入单元，接收基于输入数据X_i和Y_i的预定数据；第二输入单元，接收初始进位；以及选择单元，接收在输入数据X_i和Y_i上执行XOR操作的结果，其中根据该XOR结果，选择或是输入到第一输入单元的基于输入数据X_i和Y_i的预定数据、或是输入到第二输入单元的初始进位，并且作为进位输出。和产生单元利用由进位产生单元产生的进位计算和，减少了功耗、芯片区、逻辑计数和延迟时间。

在中国发明专利申请第200310101005.5号(公开号CN1497428)中披露了一种“二进制加法器电路及生产其中使用的进位逻辑电路的方法”。包括进位逻辑电路和选择逻辑的二进制加法器电路。该进位逻辑电路使用组生成和传播信号来产生补充进位信号。该选择逻辑根据该补充进位信号产生两个预和之一。在产生进位逻辑电路的方法中，将执行组生成逻辑函数G_I，I+1＝G_IORG_I+1ANDP_I。当G_I+1＝C_I+1且G_I，I+1＝C_I时，调查生成信号G_I和G_I+1的到达时间。如果G_I比G_I+1先到达，使用复杂AND-OR-INVERT门，否则选择NAND门的级联对。为了产生补充进位信号，将执行逻辑函数G_I，I+1’＝G_I’AND G_I+1’OR P_I’。如果G_I’比G_I+1’先到达，使用复杂OR-AND-INVERT门，否则选择NOR门的级联对。二进制加法器电路包括：进位逻辑电路，连接为接收组生成信号和组传播信号，并配置为根据该组生成信号和组传播信号产生一对补充进位信号；以及选择逻辑，连接为接收第一预和、第二预和、及一对补充进位信号，并配置为根据一对补充进位信号产生第一预和或第二预和。

在中国发明专利申请第200310119677.9号(公开号CN1503119)中披露了一种“高速加法器”。提供了一种在2N比特的情况下由(N+1)个电路级组成的加法器。在N＝4(即，16比特)的情况中，表示低阶比特产生进位的情况和低阶比特没有产生进位的情况的临时进位由第一电路级中的条件单元生成。在第二至第四电路级中，与除最高有效比特之外的较高的7比特相应的临时进位被临时进位在其中传送的电路级中的转换器转换成临时和。此外，在临时进位在其中传送的电路级中，从与除最低有效比特之外的较低的7比特相应的临时进位中选出实际进位信号。在第五电路级中，每个比特的比特和被生成并输出。加法器中事先生成由表示低阶比特产生进位的情况和低阶比特没有产生进位的情况的一对信号组成的临时进位，并根据来自低阶比特的选择信息从临时进位中选择实际进位。加法器包括：进位传送路径；以及多个转换器，每个转换器均把临时进位转换成由表示低阶比特产生进位的情况和低阶比特没有产生进位的情况的一对信号组成的临时和，这些转换器位于进位传送路径上预先设定的部位。

由于ripple结构的加法器是最简单的加法器，其占用面积最小，如果能将其运算速度提高，将对整个数字电路的高性能起到极大的促进作用。

发明内容

本发明的主要目的在于提供一种二进制的串行进位加法器，用于在不增加元器件面积的前提下，尽可能地提高运算速度。

为了实现上述目的，根据本发明的第一方面，本发明提供了一种串行进位二进制加法器。加法器中与每个二进制位对应的单元由低至高依次为R₁、R₂、...、R_n。R₁的输入包括A₁和B₁，R₁的输出为S₁和C₁。R_k的输入为A_k、B_k、和C_k-1，R_k的输出为S_k和C_k，其中，2≤k≤n。加法器包括一个或多个单元组，单元组包括：第一单元R_i，其中，S_i＝A_iB_iC_i-1， $C_i=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 以及第二单元R_j，其中， $S_i=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$ 第一单元R_i与第二单元R_j所对应的二进制位相邻，并且j＝i+1。上面表达式中，为逻辑异或，·为逻辑与，+为逻辑或，￣为逻辑非。在加法器中，任意两个第一单元R_i不邻接，任意两个第二单元R_j不邻接。

如果单元组为R₁和R₂，则在R₁中，S₁＝A₁B₁， $C_1=\stackrel{\‾}{A_1\·B_1},$ 相当于C₀＝0，在R₂中， $S_2=A_2\⊕B_2\⊕\stackrel{\‾}{C_1},$ $C_2=\stackrel{\‾}{\stackrel{\‾}{A_2+B_2}+C_1\·\stackrel{\‾}{A_2\·B_2}}.$

可选地，在第一单元R_i中，通过“与”门电路实现A_i·B_i，通过“或”门电路实现A_i+B_i，以及通过“与或非”门电路实现 $\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)}.$ 在第二单元R_j中，通过“与非”门电路实现

通过“或非”门电路实现

以及通过“与或非”门电路实现 $\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

在电路结构上，第二单元R_j可以由第一单元R_i增加三个反相器来构成，反相器分别连接在A_i和B_i之前以及S_i之后。基于第一单元R_i的输入输出关系，所构成的第二单元R_j中， $S_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}}=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·({\stackrel{\‾}{A}}_j+\stackrel{\‾}{B_j})}=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

加法器可以为CMOS数字电路。

为了实现上述目的，根据本发明的第二方面，本发明提供了一种用于串行进位二进制加法器的单元组。单元组对应于加法器中的相邻两个二进制位的加法运算，单元组包括：第一单元R_i，其输入为A_i、B_i、和C_i-1，输出为S_i和C_i，其中，S_i＝A_iB_iC_i-1， $C_i=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 以及第二单元R_j，其输入为A_j、B_j、和C_j-1，输出为S_j和C_j，其中，j＝i+1， $S_j=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j\·B_j}\·\stackrel{\‾}{(A_j+B_j)}+C_{j-1}\·\stackrel{\‾}{(A_j+B_j)}}.$ 上面表达式中，为逻辑异或，·为逻辑与，+为逻辑或，￣为逻辑非。R_j比R_i高一个二进制位，如果R_i为加法器的初始单元，则C₀为低电平。

可选地，在第一单元R_i中，通过“与”门电路实现A_i·B_i，通过“或”门电路实现A_i+B_i，以及通过“与或非”门电路实现 $\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)}.$ 在第二单元R_j中，通过“与非”门电路实现

通过“或非”门电路实现

以及通过“与或非”门电路实现 $\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

在电路结构上，第二单元R_j可以由第一单元R_i增加三个反相器来构成，反相器分别连接在A_i和B_i之前以及S_i之后。基于第一单元R_i的输入输出关系，所构成的第二单元R_j中， $S_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}}=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·({\stackrel{\‾}{A}}_j+\stackrel{\‾}{B_j})}=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

在加法器中，可以具有一个或多个单元组，单元组之间没有重叠单元。单元组可以为CMOS数字电路。

为了实现上述目的，根据本发明的第三方面，本发明提供了一种串行进位二进制加法器。加法器中与每个二进制位对应的单元由低至高依次为R₁、R₂、...、R_n。R₁的输入包括A₁和B₁，R₁的输出为S₁和C₁。R_k的输入为A_k、B_k、和C_k-1，R_k的输出为S_k和C_k，其中，2≤k≤n。加法器包括一个或多个单元组，单元组包括：第一单元R_i，其中，S_i＝A_iB_iC_i-1， $C_i=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 以及第二单元R_j，第二单元R_j比第一单元R_i多三个反相器，三个反相器分别连接在A_i和B_i之前以及S_i之后，则在第二单元R_j中， $S_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·({\stackrel{\‾}{A}}_j+\stackrel{\‾}{B_j})}.$ 第一单元R_i与第二单元R_j所对应的二进制位相邻，并且j＝i+1。上面表达式中，为逻辑异或，·为逻辑与，+为逻辑或，￣为逻辑非。在加法器中，任意两个第一单元R_i不邻接，任意两个第二单元R_j不邻接。

如果单元组为R₁和R₂，则在R₁中，S₁＝A₁B₁， $C_1=\stackrel{\‾}{A_1\·B_1},$ 相当于C₀＝0，在R₂中， $S_2=A_2\⊕B_2\⊕\stackrel{\‾}{C_1},$ $C_2=\stackrel{\‾}{\stackrel{\‾}{A_2+B_2}+C_1\·\stackrel{\‾}{A_2\·B_2}}.$

可选地，在第一单元R_i中，通过“与”门电路实现A_i·B_i，通过“或”门电路实现A_i+B_i，以及通过“与或非”门电路实现 $\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)}.$ 在第二单元R_j中，通过“与”门电路实现通过“或”门电路实现

以及通过“与或非”门电路实现 $\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·({\stackrel{\‾}{A}}_j+\stackrel{\‾}{B_j})}.$

加法器可以为CMOS数字电路。

通过上述技术方案，本发明在不增加电路面积的前提下，采用最简单的ripple结构，通过采用基本逻辑单元“与或非”门来实现进位输出，使得加法器的延时大大减小，从而极大加快了运算速度。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是半加器的逻辑电路图；

图2是半加器的逻辑符号；

图3是全加器的逻辑电路图；

图4是全加器的逻辑符号；

图5是串行进位加法器的逻辑电路图；

图6是超前进位加法器的逻辑电路图；

图7是CMOS基本逻辑单元的电路图；

图8是根据本发明的串行进位二进制加法器的示意图；

图9是根据本发明的用于串行进位二进制加法器的单元组的示意图；

图10是根据本发明的串行进位二进制加法器的示意图；

图11是根据本发明实施例的一位全加器单元的电路图；

图12是根据本发明实施例的一位全加器单元的电路图；

图13是根据本发明实施例的4位加法器的示意图；

图14是根据本发明实施例的8位加法器的结构图；以及

图15是根据本发明另一实施例的4位加法器的示意图。

具体实施方式

下面将参考附图详细说明本发明。

首先，对所采用的符号说明如下：为逻辑异或，·为逻辑与，+为逻辑或，￣为逻辑非。

图8示出根据本发明的串行进位二进制加法器。加法器可以为CMOS数字电路。加法器中与每个二进制位对应的单元由低至高依次为R₁、R₂、...、R_n。R₁的输入为A₁和B₁，R₁的输出为S₁和C₁。R_k的输入为A_k、B_k、和C_k-1，R_k的输出为S_k和C_k，其中，2≤k≤n。

加法器包括一个或多个单元组，单元组包括：第一单元R_i，其中，S_i＝A_iB_iC_i-1， $C_i=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 以及第二单元R_j，其中， $S_j=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$ 第一单元R_i与第二单元R_j所对应的二进制位相邻，并且j＝i+1，2≤i≤n-1，3≤j≤n。在加法器中，任意两个第一单元R_i不邻接，任意两个第二单元R_j不邻接。

如果单元组为R₁和R₂，则在R₁中，S₁＝A₁B₁， $C_1=\stackrel{\‾}{A_1\·B_1},$ 相当于C₀＝0，在R₂中， $S_2=A_1\⊕B_2\⊕\stackrel{\‾}{C_1},$ $C_2=\stackrel{\‾}{\stackrel{\‾}{A_2+B_2}+C_1\·\stackrel{\‾}{A_2\·B_2}}.$

可选地，在第一单元R_i中，通过“与”门电路实现A_i·B_i，通过“或”门电路实现A_i+B_i，以及通过“与或非”门电路实现 $\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)}.$

可选地，在第二单元R_j中，通过“与非”门电路实现

通过“或非”门电路实现

以及通过“与或非”门电路实现 $\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

在电路结构上，第二单元R_j可以由第一单元R_i增加三个反相器来构成，反相器分别连接在A_i和B_i之前以及S_i之后。基于第一单元R_i的输入输出关系，所构成的第二单元R_j中， $S_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}}=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·({\stackrel{\‾}{A}}_j+\stackrel{\‾}{B_j})}=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

这样实现的加法器的输入为两个二进制加数A_nA_n-1...A₁和B_nB_n-1...B₁，输出为和C_nS_nS_n-1...S₁。其中所采用的上述单元组的个数最多可以为n/2个(假设n为偶数)，即，从R₁开始，依次采用第一单元、第二单元、第一单元、......、第二单元。

参照图9，根据本发明的用于串行进位二进制加法器的单元组对应于加法器中的相邻两个二进制位的加法运算。单元组包括：第一单元R_i，其输入为A_i、B_i、和C_i-1，输出为S_i和C_i，其中，S_i＝A_iB_iC_i-1， $C_i=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 以及第二单元R_j，其输入为A_j、B_j、和C_j-1，输出为S_j和C_j，其中，j＝i+1， $S_j=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j\·B_j}\·\stackrel{\‾}{(A_j+B_j)}+C_{j-1}\·\stackrel{\‾}{(A_j+B_j)}}.$ R_j比R_i高一个二进制位，如果R_i为加法器的初始单元，则C₀为低电平。

可选地，在第一单元R_i中，通过“与”门电路实现A_i·B_i，通过“或”门电路实现A_i+B_i，以及通过“与或非”门电路实现 $\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)}.$

可选地，在第二单元R_j中，通过“与非”门电路实现通过“或非”门电路实现

以及通过“与或非”门电路实现 $\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

在电路结构上，第二单元R_j可以由第一单元R_i增加三个反相器来构成，反相器分别连接在A_i和B_i之前以及S_i之后。基于第一单元R_i的输入输出关系，所构成的第二单元R_j中， $S_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}}=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·({\stackrel{\‾}{A}}_j+\stackrel{\‾}{B_j})}=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

由于对于和输出S的计算不对进位时间造成影响，因此图中省略了获得S的电路，可以采用任何通用电路来实现。在采用上述单元组的串行进位二进制加法器中，可以具有一个或多个单元组，单元组可以连续也可以不连续，任意两个单元组之间没有重叠单元。单元组可以为CMOS数字电路。

图10示出根据本发明的另一串行进位二进制加法器。加法器可以为CMOS数字电路。加法器中与每个二进制位对应的单元由低至高依次为R₁、R₂、...、R_n。R₁的输入为A₁和B₁，R₁的输出为S₁和C₁。R_k的输入为A_k、B_k、和C_k-1，R_k的输出为S_k和C_k，其中，2≤k≤n。

加法器包括一个或多个单元组，单元组包括：第一单元R_i，其中，S_i＝A_iB_iC_i-1， $C_i=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 以及第二单元R_j，第二单元R_j与第一单元R_i的不同之处在于，在第一单元R_i的基础上增加了三个反相器，三个反相器分别增加在A_i和B_i之前以及S_i之后。基于第一单元R_i的输入输出关系，在第二单元R_j中， $S_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·({\stackrel{\‾}{A}}_j+\stackrel{\‾}{B_j})}.$ 由逻辑运算规则可以推导出， $\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}}=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·({\stackrel{\‾}{A}}_j+\stackrel{\‾}{B_j})}=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}},$ 即， $S_j=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}},$ 表明第一单元和第二单元的输入输出与图8和图9所示的第一单元和第二单元实质上是一致的。

第一单元R_i与第二单元R_j所对应的二进制位相邻，并且j＝i+1，2≤i≤n-1，3≤j≤n。在加法器中，任意两个第一单元R_i不邻接，任意两个第二单元R_j不邻接。

如果单元组为R₁和R₂，则在R₁中，S₁＝A₁B₁， $C_1=\stackrel{\‾}{A_1\·B_1},$ 相当于C₀＝0，在R₂中， $S_2=A_2\⊕B_2\⊕\stackrel{\‾}{C_1},$ $C_2=\stackrel{\‾}{\stackrel{\‾}{A_2+B_2}+C_1\·\stackrel{\‾}{A_2\·B_2}}.$

可选地，在第一单元R_i中，通过“与”门电路实现A_i·B_i，通过“或”门电路实现A_i+B_i，以及通过“与或非”门电路实现 $\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)}.$

可选地，在第二单元R_j中，通过“与”门电路实现

通过“或”门电路实现以及通过“与或非”门电路实现 $\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·({\stackrel{\‾}{A}}_j+\stackrel{\‾}{B_j})}.$

类似于图8所示加法器，图10所示加法器的输入为两个二进制加数A_nA_n-1...A₁和B_nB_n-1...B₁，输出为和C_nS_nS_n-1...S₁。其中所采用的上述单元组的个数最多可以为n/2(假设n为偶数)个，即，从R₁开始，依次采用第一单元、第二单元、第一单元、......、第二单元。

本领域技术人员应该明白，图8、图9、图10所示的加法器电路只是作为本发明的示意性实例，在具体电路实现中，可以有各种变形与等同替换。

本发明提供了一种新型的ripple加法器，通过改善组成级联的一位全加器的结构，改善ripple加法器的进位延时，可以使得这种新型的一位全加器的进位级联改善到0.06ns，用这种结构的ripple加法器，8位的加法器最大延时可以达到0.48ns，是标准单元的加法器速度的3倍。

下面先解释本发明的一位全加器的逻辑化简。

一位全加器的输入为A、B、以及进位C_i，输出为和S以及进位输出C_o，其逻辑关系式如下：

S＝ABC

C_o＝A·B+B·C_i+C_i·A

由串行进位加法器的结构可知，造成运算延时的主要因素是进位C，所以重点关注全加器输入C_i之后如何得出C_o输出。

由数字电路的逻辑运算可知，已知C_i要求出C_o，需要进行一次“或”运算和一次“与”运算才可以。而在数字电路中，一次“或”运算需要做一次“或非”与反相器级联得到，一次“与”运算需要做一次“与非”与反相器级联得到。这样，已知C_i要求出C_o，就需要经过4级基本运算才可以算出，其进位延时在此处达到最大。

将进位运算的逻辑进行化简，可以得出仅经过一次“与或非”运算就得出输出进位的方法，化简如下：

$C_o=A\·B+B\·C_i+C_i\·A\⇒\stackrel{\‾}{C_o}=\stackrel{\‾}{(A\·B+C_i\·(A+B))}$

令E＝A·B，F＝A+B，则可得 $\stackrel{\‾}{C_o}=\stackrel{\‾}{(E+C_i\·F)}---\left(1\right)$

由此可知已知C_i，可以通过一次“与或非”运算就可得到

同样经过推理可得：

$C_o=\stackrel{\‾}{\stackrel{\‾}{A\·B+B\·C_i+C_i\·A}}=\stackrel{\‾}{\stackrel{\‾}{A\·B}\·\stackrel{\‾}{(C_i\·(A+B))}}=\stackrel{\‾}{\stackrel{\‾}{A\·B}\·\stackrel{\‾}{C_i}+\stackrel{\‾}{A\·B}\·\stackrel{\‾}{(A+B)}}$

令 $G=\stackrel{\‾}{A\·B},$ $H=\stackrel{\‾}{A+B},$ 则可得 $C_o=\stackrel{\‾}{(H\·G+\stackrel{\‾}{G_i}\·G)}---\left(2\right)$

由真值表可得 $\stackrel{\‾}{A\·B}\·\stackrel{\‾}{(A+B)}=\stackrel{\‾}{(A+B)}$

令 $G=\stackrel{\‾}{A\·B},$ $H=\stackrel{\‾}{A+B},$ 则可得 $C_o=\stackrel{\‾}{(H+\stackrel{\‾}{C_i}\·G)}---\left(2^{\′}\right)$

将(1)(2′)式联合，我们可以得到当已知

可以通过一次“与或非”运算得到C_o。同样，当已知C_i，我们也可以只通过“与或非”运算得到

用这种方法构建的两个一位全加器单元如图11和图12所示。

令图11示出的一位全加器命名为add1c，add1c的输入为A、B、和C。输出为SUM＝ABC， $\mathrm{CO}=\stackrel{\‾}{A\·B+C\·(A+B)}.$ 中间运算如下， $I5=\stackrel{\‾}{A\·B},$ I5′＝A·B， $I6=\stackrel{\‾}{A+B},$ I6′＝A+B， $I1=\stackrel{\‾}{A\·B+\stackrel{\‾}{A+B}}=A\⊕B,$ ${I1}^{\′}=\stackrel{\‾}{A\⊕B},$ I2＝C， ${I2}^{\′}=\stackrel{\‾}{C},$ $I3=C\·(A\⊕B)+\stackrel{\‾}{C}\·\stackrel{\‾}{(A\⊕B)}=\stackrel{\‾}{A\⊕B\⊕C}.$ $\stackrel{\‾}{A\⊕B\⊕C}.$

令图12示出的一位全加器命名为add1cb，add1cb的输入为A、B、和C。输出为 $\mathrm{SUM}=A\⊕B\⊕\stackrel{\‾}{C},$ $\mathrm{CO}=\stackrel{\‾}{\stackrel{\‾}{A+B}+C\·\stackrel{\‾}{A\·B}}.$ 中间运算如下， $I5=\stackrel{\‾}{A\·B},$ $I6=\stackrel{\‾}{A+B},$ $I1=\stackrel{\‾}{\stackrel{\‾}{A\·B}\·(A+B)}=A\·B+\stackrel{\‾}{A}\·\stackrel{\‾}{B}=\stackrel{\‾}{A\⊕B},$ I1′＝AB，I2＝C， ${I2}^{\′}=\stackrel{\‾}{C},$ $I3=\stackrel{\‾}{C}\·(A\⊕B)+C\·\stackrel{\‾}{(A\⊕B)}=A\⊕B\⊕C.$

当将add1c与add1cb级联起来以后，假设add1c的输入为正常进位，即输入A＝A_i、B＝B_i、和C＝C_i-1，则输出为SUM＝A_iB_iC_i-1， $\mathrm{CO}=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)},$ 即输出为正常和，以及正常进位(令正常进位为C_i)的反。

将add1c输出的CO作为add1cb的输入C，令j＝i+1，add1cb的输入为A＝A_j、B＝B_j、和 $C=\stackrel{\‾}{C_{j-1}},$ 则输出为SUM＝A_jB_jC_j-1， $\mathrm{CO}=\stackrel{\‾}{\stackrel{\‾}{(A_j+B_j)}+\stackrel{\‾}{C_{j-1}}\·\stackrel{\‾}{(A_j\·B_j)}},$ 即输出为正常和，以及正常进位。

图13示出采用了上述全加器单元(add1c和add1cb)的4位加法器的示意图。这里级联的add1c与add1cb对应于上述的单元组，add1c对应于上述的第一单元，add1cb对应于上述的第二单元。尽管还是将add1c与add1cb称为全加器单元，但已不同于传统的全加器单元，具体而言，add1c的进位输出对应于传统全加器进位输出的反，而add1cb的进位输入对应于传统全加器进位输入的反。

图14示出用这样的全加器单元构建的8位加法器结构。用tsmc0.18工艺的模型进行仿真，这样的8位加法器在延时的关键路径上，只需要进行一次“或非”和7次“与或非”的运算，即经过8级基本逻辑单元的运算就可以得出加法器的输出，这样的8位加法器延时只有0.8ns，比标准单元的ripple加法器速度要快3倍，而面积与标准单元的ripple加法器相当。

此外，对于求和运算，也可以给出逻辑化简。

由数字逻辑真值表可得 $S=A\⊕B\⊕C=\stackrel{\‾}{A}\⊕\stackrel{\‾}{B}\⊕C=\stackrel{\‾}{\stackrel{\‾}{A}\⊕\stackrel{\‾}{B}\⊕\stackrel{\‾}{C}}$

且 $C_o=A\·B+B\·C_i+C_i\·A=\stackrel{\‾}{\stackrel{\‾}{A}\·\stackrel{\‾}{B}+\stackrel{\‾}{B}\·\stackrel{\‾}{C_i}+\stackrel{\‾}{C_i}\·\stackrel{\‾}{A}}$

即，将传统全加器的输入与进位C_i全都取反，则其输出S与进位输出C_o也相应地为正常输出的反。而如果采用add1c电路，如果将A、B、C均取正常输入的反，则和输出S为正常和的反，进位输出为正常进位。

由于附加的反相器仅在输入的A、B与输出S的最后的一级上，并不是决定加法器延时的关键路径上，因此，这样增加的反相器不会对整个加法器的速度有太大影响，我们还是可以得到速度很快的加法器。

这样，将两个add1c级联起来，假设第一个add1c的输入为正常进位，即输入A＝A_i、B＝B_i、和C＝C_i-1，则输出为SUM＝A_iB_iC_i-1， $\mathrm{CO}=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)},$ 即输出为正常和，以及正常进位(令正常进位为C_i)的反。

将第一个add1c的输出CO作为第二个add1c的输入C，令j＝i+1，将正常输入A_j和B_j的反作为第二个add1c的输入A和B，第二个add1c的输入为 $A=\stackrel{\‾}{A_j},$ $B=\stackrel{\‾}{B_j},$ 和 $C=\stackrel{\‾}{C_{j-1}},$ 则输出为 $\mathrm{SUM}=\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕\stackrel{\‾}{C_j}=\stackrel{\‾}{A\⊕B\⊕C},$ $\mathrm{CO}=\stackrel{\‾}{\stackrel{\‾}{A_j\·}\stackrel{\‾}{B_j}+\stackrel{\‾}{C_{j-1}}\·(\stackrel{\‾}{A_j}+\stackrel{\‾}{B_j})}=A_j{B}_j+C_{j-1}(A_j+B_j),$ 即输出为正常和的反，以及正常进位。这样，将输出SUM求反就得到正常和。

图15示出采用了上述全加器单元(add1c)的4位加法器的示意图。如上级联的两个add1c对应于图10所示的单元组，第一个add1c对应于第一单元，第二个add1c加上对A、B、和SUM求反的反相器对应于第二单元。同样，尽管还是将add1c称为全加器单元，但已不同于传统的全加器单元，具体而言，第一个add1c的进位输出对应于传统全加器进位输出的反，而第二个add1c的进位输入对应于传统全加器进位输入的反。

应该理解，可以对以上作为实例描述的全加器单元的结构作出各种变化，只要满足用于实现C_o的涉及C_i的逻辑门为“与或非”门，即可实现本发明需要达到的有益效果。此外，尽管以上以4位加法器和8位加法器为例进行了描述，但是应用本发明的加法器的位数不限于此，可以为任意位数。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (17)

1.一种串行进位二进制加法器，其特征在于，所述加法器包括一个或多个单元组，所述单元组包括：

第一单元R_i，其中，S_i＝A_iB_iC_i-1， $C_i=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 以及

第二单元R_j，其中，j＝i+1， $S_j=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}},$

其中，所述加法器中与每个二进制位对应的单元由低至高依次为R₁、R₂、...、R_n，其中，R₁的输入包括A₁和B₁，R₁的输出为S₁和C₁，R_k的输入为A_k、B_k、和C_k-1，R_k的输出为S_k和C_k，其中，2≤k≤n，

每个所述单元组中的所述第一单元R_i与所述第二单元R_j所对应的二进制位相邻，在所述加法器中，任意两个所述第一单元R_i不邻接，任意两个所述第二单元R_j不邻接。

2.根据权利要求1所述的加法器，其特征在于，如果i＝1，取C₀为低电平，S₁＝A₁B₁， $C_1=\stackrel{\‾}{A_1\·B_1}.$

3.根据权利要求1所述的加法器，其特征在于，在所述第一单元R_i中，通过与或非门电路实现 $\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 在所述第二单元R_j中，通过与或非门电路实现 $\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

4.根据权利要求3所述的加法器，其特征在于，在所述第一单元R_i中，通过与门电路实现A_i·B_i，通过或门电路实现A_i+B_i；在所述第二单元R_j中，通过与非门电路实现

通过或非门电路实现

5.根据权利要求1或3所述的加法器，其特征在于，在电路结构上，所述第二单元R_j由所述第一单元R_i增加三个反相器来构成，所述反相器分别连接在A_i和B_j之前以及S_i之后，基于所述第一单元R_i的输入输出关系，所构成的第二单元R_j中， $S_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}}=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·(\stackrel{\‾}{A_j}+\stackrel{\‾}{B_j})}=$ $\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

6.根据权利要求1至4中任一项所述的加法器，其特征在于，所述加法器为CMOS数字电路。

7.一种用于串行进位二进制加法器的单元组，其特征在于，所述单元组对应于所述加法器中的相邻两个二进制位的加法运算，所述单元组包括：

第一单元R_i，其输入为A_i、B_i、和C_i-1，输出为S_i和C_i，其中，S_i＝A_iB_iC_i-1， $C_i=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 以及第二单元R_j，其输入为A_j、B_j、和C_j-1，输出为S_j和C_j，其中，j＝i+1， $S_j=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}},$

其中，R_j比R_i高一个二进制位，如果R_i为所述加法器的初始单元，则C₀为低电平。

8.根据权利要求7所述的单元组，其特征在于，在所述第一单元R_i中，通过与或非门电路实现 $\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 在所述第二单元R_j中，通过与或非门电路实现 $\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

9.根据权利要求8所述的单元组，其特征在于，在所述第一单元R_i中，通过与门电路实现A_i·B_i，通过或门电路实现A_i+B_i；在所述第二单元R_j中，通过与非门电路实现

通过或非门电路实现

10.根据权利要求7或8所述的单元组，其特征在于，在电路结构上，所述第二单元R_j由所述第一单元R_i增加三个反相器来构成，所述反相器分别连接在A_i和B_i之前以及S_i之后，基于所述第一单元R_i的输入输出关系，所构成的第二单元R_j中， $S_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}}=A_j\⊕B_j\⊕\stackrel{\‾}{C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·(\stackrel{\‾}{A_j}+\stackrel{\‾}{B_j})}=$ $\stackrel{\‾}{\stackrel{\‾}{A_j+B_j}+C_{j-1}\·\stackrel{\‾}{A_j\·B_j}}.$

11.根据权利要求7至9中任一项所述的单元组，其特征在于，在所述加法器中，具有一个或多个所述单元组，所述单元组之间没有重叠单元。

12.根据权利要求7至9中任一项所述的单元组，其特征在于，所述单元组为CMOS数字电路。

13.一种串行进位二进制加法器，其特征在于，所述加法器包括一个或多个单元组，所述单元组包括：

第一单元  R_i，其中，S_i＝A_iB_iC_i-1， $C_i=\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 以及

第二单元R_j，其中，j＝i+1，所述第二单元R_j比所述第一单元R_i多三个反相器，所述反相器分别连接在A_i和B_i之前以及S_i之后，所述第二单元R_j中， $S_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\⊕\stackrel{\‾}{B_j}\⊕C_{j-1}},$ $C_j=\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·(\stackrel{\‾}{A_j}+\stackrel{\‾}{B_j})},$

其中，所述加法器中与每个二进制位对应的单元由低至高依次为R₁、R₂、...、R_n，其中，R₁的输入包括A₁和B₁，R₁的输出为S₁和C₁，R_k的输入为A_k、B_k、和C_k-1，R_k的输出为S_k和C_k，其中，2≤k≤n，

每个所述单元组中的所述第一单元R_i与所述第二单元R_j所对应的二进制位相邻，在所述加法器中，任意两个所述第一单元R_i不邻接，任意两个所述第二单元R_j不邻接。

14.根据权利要求13所述的加法器，其特征在于，如果i＝1，取C₀为低电平，S₁＝A₁B₁， $C_1=\stackrel{\‾}{A_1\·B_1}.$

15.根据权利要求13所述的加法器，其特征在于，在所述第一单元R_i中，通过与或非门电路实现 $\stackrel{\‾}{A_i\·B_i+C_{i-1}\·(A_i+B_i)};$ 在所述第二单元R_j中，通过与或非门电路实现 $\stackrel{\‾}{\stackrel{\‾}{A_j}\·\stackrel{\‾}{B_j}+C_{j-1}\·(\stackrel{\‾}{A_j}+\stackrel{\‾}{B_j})}.$

16.根据权利要求15所述的加法器，其特征在于，在所述第一单元R_i中，通过与门电路实现A_i·B_i，通过或门电路实现A_i+B_i；在所述第二单元R_i中，通过与门电路实现

通过或门电路实现

17.根据权利要求13至16中任一项所述的加法器，其特征在于，所述加法器为CMOS数字电路。

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