CN113571512B - 全耗尽绝缘体上硅esd保护器件及其制备方法 - Google Patents
全耗尽绝缘体上硅esd保护器件及其制备方法 Download PDFInfo
- Publication number
- CN113571512B CN113571512B CN202111110454.0A CN202111110454A CN113571512B CN 113571512 B CN113571512 B CN 113571512B CN 202111110454 A CN202111110454 A CN 202111110454A CN 113571512 B CN113571512 B CN 113571512B
- Authority
- CN
- China
- Prior art keywords
- doped region
- heavily doped
- silicon
- type heavily
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000012212 insulator Substances 0.000 title claims abstract description 48
- 238000002360 preparation method Methods 0.000 title abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 93
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 93
- 239000010703 silicon Substances 0.000 claims abstract description 93
- 238000004519 manufacturing process Methods 0.000 claims description 11
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 230000000087 stabilizing effect Effects 0.000 abstract description 4
- 239000002019 doping agent Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种全耗尽绝缘体上硅ESD保护器件及其制备方法，包括：底层硅，具有P型低掺杂；埋氧层，形成于所述底层硅上；顶层硅，形成于所述埋氧层上，具有P型低掺杂；第一N型重掺杂区，形成于所述顶层硅中；第二N型重掺杂区，形成于所述顶层硅中；P型重掺杂区，形成于所述第一N型重掺杂区与所述第二N型重掺杂区之间的顶层硅上；第一基极电极，与所述第一N型重掺杂区电连接；第二基极电极，与所述第二N型重掺杂区电连接；发射极电极，与所述P型重掺杂区电连接；栅极电极，与所述底层硅电连接。本发明的全耗尽绝缘体上硅ESD保护器件利用单结晶体管形成稳压结构，实现了高压ESD保护，适用于全耗尽绝缘体上硅器件中。
Description
技术领域
本发明涉及集成电路领域，特别是涉及一种全耗尽绝缘体上硅ESD保护器件及其制备方法。
背景技术
随着微电子器件向尺寸微缩和功能集成，芯片的静电防护（Electrostaticdischarge，ESD)变得越来越重要。首先，小尺寸器件的栅介质和隔离更薄，导致器件承受静电的能力变弱，从而ESD器件设计的窗口变窄。其次，越来越多模块集成在同一硅基板上，导致芯片遭受ESD的风险越来越多。此外，绝缘体上硅（SOI）器件，特别是全耗尽绝缘体上硅（FDSOI）器件，其顶层规模较薄，难以制备耐高压的ESD保护器件。
因此，如何提高全耗尽绝缘体上硅器件的静电保护能力，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种全耗尽绝缘体上硅ESD保护器件及其制备方法，用于解决现有技术中全耗尽绝缘体上硅器件中难以实现耐高压的ESD保护的问题。
为实现上述目的及其他相关目的，本发明提供一种全耗尽绝缘体上硅ESD保护器件，所述全耗尽绝缘体上硅ESD保护器件至少包括：
底层硅，具有P型低掺杂；
埋氧层，形成于所述底层硅上；
顶层硅，形成于所述埋氧层上，具有P型低掺杂；
第一N型重掺杂区，形成于所述顶层硅中；
第二N型重掺杂区，形成于所述顶层硅中；
P型重掺杂区，形成于所述第一N型重掺杂区与所述第二N型重掺杂区之间的顶层硅上；
第一基极电极，与所述第一N型重掺杂区电连接；
第二基极电极，与所述第二N型重掺杂区电连接；
发射极电极，与所述P型重掺杂区电连接；
栅极电极，与所述底层硅电连接。
可选地，所述顶层硅的厚度小于所述埋氧层的厚度。
更可选地，所述埋氧层的厚度设定为100nm~200 nm。
更可选地，所述顶层硅的厚度设定为28nm~100nm。
可选地，所述栅极电极设置于所述底层硅下方。
更可选地，所述第一基极电极接地，所述第二基极电极连接第一电压信号，所述发射极电极连接脉冲信号，所述栅极电极连接第二电压信号；其中，所述第一电压信号大于0V，所述第二电压信号不小于0V。
更可选地，所述P型重掺杂区与所述第一N型重掺杂区的距离小于所述P型重掺杂区与所述第二N型重掺杂区的距离。
为实现上述目的及其他相关目的，本发明提供一种全耗尽绝缘体上硅ESD保护器件的制备方法，所述全耗尽绝缘体上硅ESD保护器件的制备方法至少包括：
S1：提供一P型SOI结构，所述SOI结构包括依次叠置的底层硅、埋氧层及顶层硅；
S2：于所述顶层硅上涂覆光刻胶，通过光刻露出所述第一基极及第二基极所在区域的顶层硅，对露出的顶层硅进行离子注入，形成第一N型重掺杂区及第二N型重掺杂区；
S3：刻蚀所述第一N型重掺杂区、所述第二N型重掺杂区及所述顶层硅，于所述第一N型重掺杂区与所述第二N型重掺杂区之间的顶层硅上形成P型重掺杂区；
S4：形成与所述第一N型重掺杂区电连接的第一基极电极，与所述第二N型重掺杂区电连接的第二基极电极，与所述P型重掺杂区电连接的发射极电极及与所述底层硅电连接的栅极电极。
可选地，步骤S2前还包括采用四甲基氢氧化铵去除所述顶层硅表面的氧化层。
更可选地，所述P型重掺杂区与所述第一N型重掺杂区的距离小于所述P型重掺杂区与所述第二N型重掺杂区的距离。
如上所述，本发明的全耗尽绝缘体上硅ESD保护器件及其制备方法，具有以下有益效果：
本发明的全耗尽绝缘体上硅ESD保护器件利用单结晶体管形成稳压结构，实现了高压ESD保护，适用于全耗尽绝缘体上硅器件中。
附图说明
图1显示为本发明的全耗尽绝缘体上硅ESD保护器件的结构示意图。
图2显示为本发明的全耗尽绝缘体上硅ESD保护器件Vbg=20V时的工作原理示意图。
图3显示为本发明的全耗尽绝缘体上硅ESD保护器件Vbg=15V时的工作原理示意图。
图4显示为本发明的全耗尽绝缘体上硅ESD保护器件Vbg=10V时的工作原理示意图。
图5显示为本发明的全耗尽绝缘体上硅ESD保护器件Vbg=0V时的工作原理示意图。
图6显示为本发明的全耗尽绝缘体上硅ESD保护器件的制备方法提供SOI衬底的示意图。
图7显示为本发明的全耗尽绝缘体上硅ESD保护器件的制备方法形成第一N型重掺杂区及第二N型重掺杂区的示意图。
图8显示为本发明的全耗尽绝缘体上硅ESD保护器件的制备方法形成P型重掺杂区的示意图。
元件标号说明
1-全耗尽绝缘体上硅ESD保护器件；11-底层硅；12-埋氧层；13-顶层硅；14-第一N型重掺杂区；15-第二N型重掺杂区；16- P型重掺杂区；17-光刻胶。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所示，本实施例提供一种全耗尽绝缘体上硅ESD保护器件1，所述全耗尽绝缘体上硅ESD保护器件1包括：底层硅11、埋氧层12、顶层硅13、第一N型重掺杂区14、第二N型重掺杂区15、P型重掺杂区16、第一基极电极B1、第二基极电极B2、发射极电极E及栅极电极G。
如图1所示，所述底层硅11位于所述全耗尽绝缘体上硅ESD保护器件1的底层。
具体地，在本实施例中，所述底层硅11具有P型低掺杂，掺杂离子为硼，掺杂浓度为1015cm-3；在实际使用中，可根据实际需要选择相应的掺杂离子及掺杂浓度，不以本实施例为限。
如图1所示，所述埋氧层12形成于所述底层硅11上。
具体地，在本实施例中，所述埋氧层12（Buried Oxide，BOX）的厚度设定为100nm~200nm；作为示例，所述埋氧层12的厚度设定为145nm。
如图1所示，所述顶层硅13形成于所述埋氧层12上。
具体地，在本实施例中，所述顶层硅13具有P型低掺杂，掺杂离子为硼，掺杂浓度为1015cm-3；在实际使用中，可根据实际需要选择相应的掺杂离子及掺杂浓度，不以本实施例为限。所述顶层硅13与所述底层硅11的掺杂类型（P型）一致，掺杂离子和掺杂浓度可根据需要分别设置。
具体地，在本实施例中，所述顶层硅13的厚度小于所述埋氧层12的厚度，作为示例，所述顶层硅13的厚度设定为28nm~100nm。
如图1所示，所述第一N型重掺杂区14及所述第二N型重掺杂区15形成于所述顶层硅13中。
具体地，所述第一N型重掺杂区14与所述第二N型重掺杂区15之间设置有所述顶层硅13的P型低掺杂区域，作为示例，所述第一N型重掺杂区14与所述第二N型重掺杂区15之间的P型低掺杂区域的宽度设定为5μm。
具体地，所述第一N型重掺杂区14及所述第二N型重掺杂区15具有N型重掺杂，掺杂离子为砷，掺杂浓度为1020cm-3；在实际使用中，可根据实际需要选择相应的掺杂离子及掺杂浓度，不以本实施例为限。
如图1所示，所述P型重掺杂区16形成于所述第一N型重掺杂区14与所述第二N型重掺杂区15之间的顶层硅13上。
具体地，所述P型重掺杂区16具有P型重掺杂，掺杂离子为硼，掺杂浓度为1020cm-3；在实际使用中，可根据实际需要选择相应的掺杂离子及掺杂浓度，不以本实施例为限。
具体地，在本实施例中，所述P型重掺杂区16的宽度设定为500 nm。
如图1所示，所述第一基极电极B1与所述第一N型重掺杂区14电连接，用于引出第一基极。
如图1所示，所述第二基极电极B2与所述第二N型重掺杂区15电连接，用于引出第二基极。
如图1所示，所述发射极电极E与所述P型重掺杂区16电连接，用于引出发射极。
具体地，在本实施例中，所述顶层硅13、所述第一N型重掺杂区14、所述第二N型重掺杂区15及所述P型重掺杂区16设置有绝缘层（图中未显示），所述第一基极电极B1、所述第二基极电极B2、所述发射极电极E均位于绝缘层上方，且彼此之间绝缘设置。
如图1所示，所述栅极电极G与所述底层硅11电连接，用于引出栅极。
具体地，在本实施例中，所述栅极电极G设置于所述底层硅11下方，形成背栅结构。
如图1所示，在本实施例中，所述第一基极电极B1接地。所述第二基极电极B2连接第一电压信号，所述第一电压信号为高压，电压值大于0V；作为示例，所述第一电压信号的电压值包括但不限于5V、6V、8V、10V，具体数值基于所述全耗尽绝缘体上硅ESD保护器件1的应用环境确定。所述发射极电极E连接脉冲信号，作为示例，所述脉冲信号的低电平为0V、高电平为3V，在实际使用中可基于需要设置脉冲信号的幅值和脉宽。所述栅极电极G连接第二电压信号，所述第二电压信号的电压值不小于0V；作为示例，所述第二电压信号的电压值包括但不限于0V、10V、15V及20V。
如图1所示，在本实施例中，所述P型重掺杂区16与所述第一N型重掺杂区14的距离小于所述P型重掺杂区16与所述第二N型重掺杂区15的距离。在实际使用中，当所述第二N型重掺杂区15接地，所述第一N型重掺杂区14接高压时，所述P型重掺杂区16靠近所述第二N型重掺杂区15，远离所述第一N型重掺杂区14。
如图2-图5所示，在实施例中，所述第一基极电极B1接地，所述第二基极电极B2接6V电压（VB2=6V），所述发射极电极E接0-3-0V的脉冲信号VE，所述栅极电极G分别接不同的背栅电压0V、10V、15V及20V（Vbg=0V、Vbg=10V、Vbg=15V、Vbg=20V），背栅电压用于形成反型层，所述第一N型重掺杂区14与所述第二N型重掺杂区15之间形成横向电场，控制反型层的载流子横向输运，而发射极通过开启PN结注入少子，从而使得器件进行正反馈。以Vbg=20V为例，在所述脉冲信号VE从0V变化至3V的过程中，所述第二基极电极B2处的电流IB2从0.14mA开始缓慢增加，并在所述脉冲信号VE达到2.4V时从0.17mA突变至0.3mA，随后继续缓慢增加至0.35mA；在所述脉冲信号VE从3V变化至0V的过程中，所述第二基极电极B2处的电流IB2从0.35mA开始缓慢减小，并在所述脉冲信号VE达到1.2V时从0.28mA突变至0.16mA，随后继续缓慢减小至0.14mA；两条曲线形成迟滞。
本发明的全耗尽绝缘体上硅ESD保护器件利用单结晶体管形成稳压结构，实现了高压ESD保护，适用于全耗尽绝缘体上硅器件中。
实施例二
如图6~图8所示，本实施例提供一种全耗尽绝缘体上硅ESD保护器件的制备方法，作为示例，所述全耗尽绝缘体上硅ESD保护器件的结构与实施例一相同。所述全耗尽绝缘体上硅ESD保护器件的制备方法包括：
S1：提供一P型SOI结构，所述SOI结构包括依次叠置的底层硅、埋氧层及顶层硅。
具体地，如图6所示，本实施例基于全耗尽绝缘体上硅工艺，首先提供一SOI衬底结构，所述SOI衬底结构包括依次叠置的底层硅11、埋氧层12及顶层硅13。所述SOI衬底结构的制备方法不限，任意能得到所述SOI衬底结构的方法均适用于本发明，在此不一一赘述。
S2：于所述顶层硅上涂覆光刻胶，通过光刻露出所述第一基极及第二基极所在区域的顶层硅，对露出的顶层硅进行离子注入，形成第一N型重掺杂区及第二N型重掺杂区。
具体地，作为本发明的另一种实现方式，在进行光刻前采用稀释的四甲基氢氧化铵溶液去除所述顶层硅13表面的氧化层。在实际使用中，所述顶层硅13表面不存在氧化层的情况下，无需采用稀释的四甲基氢氧化铵溶液清洗所述顶层硅13表面。
具体地，如图7所示，于所述顶层硅13的上表面涂覆光刻胶17，通过曝光显影露出所述第一基极及第二基极所在区域的顶层硅，对露出的顶层硅13进行离子注入，形成第一N型重掺杂区14及第二N型重掺杂区15。
S3：刻蚀所述第一N型重掺杂区、所述第二N型重掺杂区及所述顶层硅，于所述第一N型重掺杂区与所述第二N型重掺杂区之间的顶层硅上形成P型重掺杂区。
具体地，如图8所示，于所述第一N型重掺杂区14、所述第二N型重掺杂区15及所述顶层硅13的上表面涂覆光刻胶，通过曝光显影露出发射极所在区域以外的顶层硅13，刻蚀露出的所述第一N型重掺杂区14、所述第二N型重掺杂区15及所述顶层硅13，于所述第一N型重掺杂区14及所述第二N型重掺杂区15之间的顶层硅上形成凸起的发射极区域（16）；对所述发射极区域进行离子注入形成P型重掺杂区16。
需要说明的是，所述P型重掺杂区16靠近所述第一N型重掺杂区14或所述第二N型重掺杂区15中接地的一边，在本实施例中，所述第一N型重掺杂区14接地，因此，所述P型重掺杂区16与所述第一N型重掺杂区14的距离小于所述P型重掺杂区16与所述第二N型重掺杂区15的距离。
具体地，作为本发明的另一种实现方式，形成所述P型重掺杂区16后，还包括高温退火的步骤。作为示例，采用950℃高温对步骤S3）形成的结构进行高温退火，以激活杂质。
S4：形成与所述第一N型重掺杂区电连接的第一基极电极，与所述第二N型重掺杂区电连接的第二基极电极，与所述P型重掺杂区电连接的发射极电极及与所述底层硅电连接的栅极电极。
具体地，在本实施例中，通过金属沉积的方式形成各电极，在此不一一赘述。
综上所述，本发明提供一种全耗尽绝缘体上硅ESD保护器件及其制备方法，包括：底层硅，具有P型低掺杂；埋氧层，形成于所述底层硅上；顶层硅，形成于所述埋氧层上，具有P型低掺杂；第一N型重掺杂区，形成于所述顶层硅中；第二N型重掺杂区，形成于所述顶层硅中；P型重掺杂区，形成于所述第一N型重掺杂区与所述第二N型重掺杂区之间的顶层硅上；第一基极电极，与所述第一N型重掺杂区电连接；第二基极电极，与所述第二N型重掺杂区电连接；发射极电极，与所述P型重掺杂区电连接；栅极电极，与所述底层硅电连接。本发明的全耗尽绝缘体上硅ESD保护器件利用单结晶体管形成稳压结构，实现了高压ESD保护，适用于全耗尽绝缘体上硅器件中。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种全耗尽绝缘体上硅ESD保护器件，其特征在于，所述全耗尽绝缘体上硅ESD保护器件至少包括：
底层硅，具有P型低掺杂；
埋氧层，形成于所述底层硅上；
顶层硅，形成于所述埋氧层上，具有P型低掺杂；
第一N型重掺杂区，形成于所述顶层硅中；
第二N型重掺杂区，形成于所述顶层硅中；
P型重掺杂区，形成于所述第一N型重掺杂区与所述第二N型重掺杂区之间的顶层硅上；
第一基极电极，与所述第一N型重掺杂区电连接；
第二基极电极，与所述第二N型重掺杂区电连接；
发射极电极，与所述P型重掺杂区电连接；
栅极电极，与所述底层硅电连接。
2.根据权利要求1所述的全耗尽绝缘体上硅ESD保护器件，其特征在于：所述顶层硅的厚度小于所述埋氧层的厚度。
3.根据权利要求2所述的全耗尽绝缘体上硅ESD保护器件，其特征在于：所述埋氧层的厚度设定为100nm~200 nm。
4.根据权利要求2所述的全耗尽绝缘体上硅ESD保护器件，其特征在于：所述顶层硅的厚度设定为28nm~100nm。
5.根据权利要求1所述的全耗尽绝缘体上硅ESD保护器件，其特征在于：所述栅极电极设置于所述底层硅下方。
6.根据权利要求1-5任意一项所述的全耗尽绝缘体上硅ESD保护器件，其特征在于：所述第一基极电极接地，所述第二基极电极连接第一电压信号，所述发射极电极连接脉冲信号，所述栅极电极连接第二电压信号；其中，所述第一电压信号大于0V，所述第二电压信号不小于0V。
7.根据权利要求6所述的全耗尽绝缘体上硅ESD保护器件，其特征在于：所述P型重掺杂区与所述第一N型重掺杂区的距离小于所述P型重掺杂区与所述第二N型重掺杂区的距离。
8.一种如权利要求1-7任意一项所述的全耗尽绝缘体上硅ESD保护器件的制备方法，其特征在于，所述全耗尽绝缘体上硅ESD保护器件的制备方法至少包括：
S1：提供一P型SOI结构，所述SOI结构包括依次叠置的底层硅、埋氧层及顶层硅；
S2：于所述顶层硅上涂覆光刻胶，通过光刻露出第一基极及第二基极所在区域的顶层硅，对露出的顶层硅进行离子注入，形成第一N型重掺杂区及第二N型重掺杂区；
S3：刻蚀所述第一N型重掺杂区、所述第二N型重掺杂区及所述顶层硅，于所述第一N型重掺杂区与所述第二N型重掺杂区之间的顶层硅上形成P型重掺杂区；
S4：形成与所述第一N型重掺杂区电连接的第一基极电极，与所述第二N型重掺杂区电连接的第二基极电极，与所述P型重掺杂区电连接的发射极电极及与所述底层硅电连接的栅极电极。
9.根据权利要求8所述的全耗尽绝缘体上硅ESD保护器件的制备方法，其特征在于：步骤S2前还包括采用四甲基氢氧化铵去除所述顶层硅表面的氧化层。
10.根据权利要求8或9所述的全耗尽绝缘体上硅ESD保护器件的制备方法，其特征在于：所述P型重掺杂区与所述第一N型重掺杂区的距离小于所述P型重掺杂区与所述第二N型重掺杂区的距离。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111110454.0A CN113571512B (zh) | 2021-09-23 | 2021-09-23 | 全耗尽绝缘体上硅esd保护器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111110454.0A CN113571512B (zh) | 2021-09-23 | 2021-09-23 | 全耗尽绝缘体上硅esd保护器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113571512A CN113571512A (zh) | 2021-10-29 |
| CN113571512B true CN113571512B (zh) | 2021-12-07 |
Family
ID=78174015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111110454.0A Active CN113571512B (zh) | 2021-09-23 | 2021-09-23 | 全耗尽绝缘体上硅esd保护器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113571512B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114420690B (zh) * | 2022-03-30 | 2022-05-31 | 微龛(广州)半导体有限公司 | Esd保护结构及其制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093999A (ja) * | 2000-09-20 | 2002-03-29 | Seiko Epson Corp | Ｓｏｉ集積回路用ｅｓｄ保護素子 |
| JP2008235856A (ja) * | 2007-02-22 | 2008-10-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US8586439B1 (en) * | 2012-07-11 | 2013-11-19 | International Business Machines Corporation | Inversion mode varactor |
| US9954356B2 (en) * | 2015-05-15 | 2018-04-24 | Analog Devices, Inc. | Electrostatic discharge protection circuits for radio frequency communication systems |
| CN116314177A (zh) * | 2017-03-29 | 2023-06-23 | 意法半导体国际有限公司 | 使用遂穿场效应晶体管和碰撞电离mosfet器件的静电放电保护电路 |
| CN109309128B (zh) * | 2018-09-10 | 2020-11-03 | 北京大学 | 一种基于FDSOI的gg-NMOS器件 |
| CN109742070B (zh) * | 2018-12-21 | 2021-07-30 | 中国电子科技集团公司第四十八研究所 | 一种fdsoi可控硅静电保护器件 |
-
2021
- 2021-09-23 CN CN202111110454.0A patent/CN113571512B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN113571512A (zh) | 2021-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9837516B2 (en) | Bi-directional punch-through semiconductor device and manufacturing method thereof | |
| US7709313B2 (en) | High performance capacitors in planar back gates CMOS | |
| US20170309610A1 (en) | Rectification device, method for manufacturing the same and esd protection device | |
| US20140191319A1 (en) | Finfet compatible diode for esd protection | |
| US7737533B2 (en) | Low voltage transient voltage suppressor with tapered recess extending into substrate of device allowing for reduced breakdown voltage | |
| CN108010903B (zh) | 减少电容变化的mos电容结构 | |
| CN113571512B (zh) | 全耗尽绝缘体上硅esd保护器件及其制备方法 | |
| CN106653612A (zh) | 一种采用化学机械抛光技术制造ldmos器件的方法 | |
| US10553499B2 (en) | Production of semiconductor regions in an electronic chip | |
| CN109326650A (zh) | 半导体器件及其制造方法及包括该器件的电子设备 | |
| TWI585982B (zh) | 集成於垂直閘極鰭式場效二極體之靜電放電及被動結構 | |
| CN111128885B (zh) | 半导体装置和其形成方法 | |
| CN109599406B (zh) | 具有太阳能电池的集成电路及其生产方法 | |
| US9922969B1 (en) | Integrated circuits having transistors with high holding voltage and methods of producing the same | |
| CN106952901A (zh) | 静电放电保护结构及其形成方法 | |
| CN113257906B (zh) | 基于隧穿晶体管的esd保护器件结构及其制备方法 | |
| EP3564995A1 (en) | Integrated circuit device and method of manufacturing thereof | |
| CN104319316A (zh) | 高效薄膜晶硅太阳电池及其自主能源芯片集成技术 | |
| CN114420690B (zh) | Esd保护结构及其制备方法 | |
| US20220238508A1 (en) | Vertical device having a reverse schottky barrier formed in an epitaxial semiconductor layer formed over a semiconductor substrate | |
| CN102244030B (zh) | 一种绝缘体上硅二极管器件及其制造方法 | |
| CN113629052B (zh) | 触发电压可调的esd保护结构及其制备方法 | |
| US20240170531A1 (en) | Structure with buried doped region and methods to form same | |
| CN109360822B (zh) | 一种瞬态电压抑制器及其制作方法 | |
| CN108922925B (zh) | 一种功率器件保护芯片及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |