CN113539940B - 一种半导体衬底的制备方法及半导体衬底 - Google Patents
一种半导体衬底的制备方法及半导体衬底 Download PDFInfo
- Publication number
- CN113539940B CN113539940B CN202111089594.4A CN202111089594A CN113539940B CN 113539940 B CN113539940 B CN 113539940B CN 202111089594 A CN202111089594 A CN 202111089594A CN 113539940 B CN113539940 B CN 113539940B
- Authority
- CN
- China
- Prior art keywords
- substrate
- layer
- insulating layer
- semiconductor substrate
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 196
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 150000002500 ions Chemical class 0.000 claims abstract description 42
- 238000005468 ion implantation Methods 0.000 claims abstract description 17
- 238000000137 annealing Methods 0.000 claims abstract description 15
- 239000012752 auxiliary agent Substances 0.000 claims abstract description 14
- 238000002347 injection Methods 0.000 claims abstract description 11
- 239000007924 injection Substances 0.000 claims abstract description 11
- 238000005498 polishing Methods 0.000 claims abstract description 8
- 238000012545 processing Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 175
- 238000000034 method Methods 0.000 claims description 44
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 230000008569 process Effects 0.000 claims description 20
- 239000001301 oxygen Substances 0.000 claims description 17
- 229910052760 oxygen Inorganic materials 0.000 claims description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 16
- 238000003475 lamination Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 230000004913 activation Effects 0.000 claims description 11
- 239000001257 hydrogen Substances 0.000 claims description 10
- 229910052739 hydrogen Inorganic materials 0.000 claims description 10
- 239000003638 chemical reducing agent Substances 0.000 claims description 9
- 239000007800 oxidant agent Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- -1 SiOC Inorganic materials 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000002344 surface layer Substances 0.000 claims description 5
- 229910021426 porous silicon Inorganic materials 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 229910052681 coesite Inorganic materials 0.000 claims description 2
- 229910052906 cristobalite Inorganic materials 0.000 claims description 2
- 229910052682 stishovite Inorganic materials 0.000 claims description 2
- 229910052905 tridymite Inorganic materials 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 abstract description 2
- 238000002513 implantation Methods 0.000 description 12
- 238000001994 activation Methods 0.000 description 10
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- 239000000203 mixture Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000002671 adjuvant Substances 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 235000011089 carbon dioxide Nutrition 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004299 exfoliation Methods 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000000678 plasma activation Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
本发明公开了一种半导体衬底的制备方法及半导体衬底,所述半导体衬底的制备方法包括:提供第一衬底和第二衬底。向第一衬底的一个表面不同深度注入辅助剂,并使第一衬底在所述表面垂直方向形成不同辅助剂浓度的注入叠层和支撑衬底。对第一衬底的所述表面进行处理,并使注入叠层形成绝缘层,绝缘层在所述表面垂直方向形成叠层。对绝缘层进行处理,对绝缘层外表层进行叠层去除。对绝缘层厚度进行检测,判定绝缘层厚度是否达到一个预设的指定厚度。对支撑衬底中进行离子注入,并在支撑衬底中形成剥离层。在第二衬底中进行离子注入,将改性离子和活化离子注入第二衬底中。将第一衬底和第二衬底键合。退火并对器件层的表面做抛光处理。
Description
技术领域
本发明涉及半导体技术领域,具体涉及一种半导体衬底的制备方法及半导体衬底。
背景技术
随着科技的发展,社会的进步,人们进入了电子时代。半导体,指常温下导电性能介于导体与绝缘体之间的材料。半导体在电器中得到广泛的应用。半导体是指一种导电性可受控制,范围可从绝缘体至导体之间的材料。无论从科技或是经济发展的角度来看,半导体的重要性都是非常巨大的。半导体未来电子***将需要满足如下几个方面日益提出的要求:体积小、重量轻、高频和高速运行、低功耗、灵敏、多功能以及低成本。已制作器件的半导体衬底背面减薄是封装制造过程中的极为重要的工序,超精密磨削、研磨、抛光、腐蚀在半导体衬底背面减薄工艺中获得广泛应用,减薄后的芯片可提高热发散效率、机械性能、电性能、减小芯片封装体积,减轻划片加工量。如此厚的衬底是为保证在芯片制造、测试、运送过程中有足够的强度,因此,在电路层制作完成后,需要对其进行背面减薄,衬底越薄,其柔韧性越好,受外力冲击引起的应力也越小。现有的半导体衬底厚度在某些领域中仍然达不到厚度要求,随着科技的发展,半导体衬底的要求也越来越低,现有的衬底越来越满足不了要求。
发明内容
为解决上述技术问题,本发明提供一种半导体衬底的制备方法,该半导体衬底的制备方法可以根据实际需求调整绝缘层的厚度,并使绝缘层形成片层结构,从而增加半导体衬底的柔韧性。所述半导体衬底的制备方法包括:
S1,提供第一衬底和第二衬底;
S2,向第一衬底的一个表面不同深度注入辅助剂,并使第一衬底在所述表面垂直方向形成支撑衬底和不同浓度的注入叠层;
S3,对第一衬底的所述表面进行处理,并使注入叠层形成绝缘层,绝缘层在所述表面垂直方向形成叠层;
S4,对绝缘层进行处理,对绝缘层外表层进行叠层去除;
S5,对绝缘层厚度进行检测,判定绝缘层厚度是否达到一个预设的指定厚度,如果是,则执行S6,如果否,则执行S4;
S6,对支撑衬底中进行离子注入,将改性离子注入支撑衬底,并在支撑衬底中形成剥离层;
S7,在第二衬底中进行离子注入,将改性离子和活化离子注入第二衬底中,在第二衬底中依次形成器件层、活化层和器件衬底;
S8,将第一衬底和第二衬底组合,并使器件层和绝缘层键合;
S9,退火,第二衬底中的器件衬底和活化层发生剥离,形成保留在支撑衬底、剥离层、绝缘层和器件层;
S10,对器件层的表面做抛光处理。
优选的:所述第一衬底和第二衬底是多孔硅。
优选的:在S2中,所述辅助剂为氧化剂、还原剂或者氧化剂与还原剂混合物。
优选的:在S3中,所述第一衬底的表面进行处理采用干氧氧化工艺或“干氧+湿氧+干氧”工艺。
优选的:在S4中,所述去除第一衬底上的绝缘层的方式为湿法腐蚀。
优选的:所述辅助剂的内部含有软化离子。
优选的:所述软化离子是氢、海波、干冰中的一种。
本发明还提供一种半导体衬底,并通过上述所述的一种半导体衬底的制备方法制备所得,所述半导体衬底包括支撑衬底、器件层和绝缘层;所述绝缘层覆盖于所述支撑衬底表面,所述器件层覆盖于所述绝缘层背离所述支撑衬底的表面,所述器件层背离所述绝缘层的表面用于形成器件结构,所述的绝缘层形成表面垂直方向的叠层。
优选的:所述绝缘层内部含有孔洞层。
本发明的技术效果和优点:通过对叠层去除,从而很好的对绝缘层的厚度进行控制,实现了定量控制。从而可以大大的减少绝缘层的厚度,以此减小半导体衬底的厚度。通过绝缘层形成叠层,由于各个层之间存在不同的机械能,以此可以实现较强的柔韧性。
附图说明
图1为本发明提出的一种半导体衬底的制备方法的流程示意图。
图2为本发明提出的一种半导体衬底的制备方法中注入辅助剂示意图。
图3为本发明提出的一种半导体衬底的制备方法中第一衬底的处理示意图。
图4为本发明提出的一种半导体衬底的制备方法中第一衬底表面处理示意图。
图5为本发明提出的一种半导体衬底的制备方法中绝缘层外表层进行叠层去除示意图。
图6为本发明提出的一种半导体衬底的制备方法中离子注入形成剥离层示意图。
图7为本发明提出的一种半导体衬底的制备方法中第二衬底示意图。
图8为本发明提出的一种半导体衬底的制备方法中离子注入形成活化层示意图。
图9为本发明提出的一种半导体衬底的制备方法中第一衬底和第二衬底的键合示意图。
图10为本发明提出的一种半导体衬底的制备方法的退火示意图。
图11为本发明提出的一种半导体衬底的制备方法中器件层的表面做抛光处理示意图。
图12为本发明提出的一种半导体衬底结构示意图。
附图标记说明:第一衬底1,支撑衬底11,注入叠层12,绝缘层13,剥离层15,第二衬底2,器件衬底21,活化层22,器件层23。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。本发明的实施例是为了示例和描述起见而给出的,而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本发明的原理和实际应用,并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
实施例1
参考图1,在本实施例中提出了如图1所示为一种半导体衬底的制备方法的第一个具体实施方式的实施步骤示意图。
S1,提供第一衬底1和第二衬底2。
S2,向第一衬底1的一个表面不同深度注入辅助剂,并使第一衬底1在所述表面垂直方向形成不同浓度的注入叠层12和支撑衬底11。
S3,对第一衬底1的所述表面进行处理,并使注入叠层12形成绝缘层13,绝缘层13在所述表面垂直方向形成叠层。
S4,对绝缘层13进行处理,对绝缘层13外表层进行叠层去除。
S5,对绝缘层13厚度进行检测,判定绝缘层13厚度是否达到一个预设的指定厚度,如果是,则执行S6,如果否,则执行S4。
S6,对支撑衬底11中进行离子注入,将改性离子注入支撑衬底11,并在支撑衬底11中形成剥离层15。
S7,在第二衬底2中进行离子注入,将改性离子和活化离子注入第二衬底2中,在第二衬底2中依次形成器件层23、活化层22和器件衬底21。
S8,将第一衬底1和第二衬底2组合,并使器件层23和绝缘层13键合。
S9,退火,第二衬底2中的器件衬底21和活化层22发生剥离,形成保留在支撑衬底11、剥离层15、绝缘层13和器件层23。
S10,对器件层23的表面做抛光处理。
图2至图11为本具体实施方式的工艺示意图。
参考S1,如图2所示,提供第一衬底1和第二衬底2。所述第一衬底1和第二衬底2可以为半导体工艺中最常见的单晶硅衬底。当然,第一衬底1和第二衬底2还可以是轻掺杂也可以是重掺杂硅衬底,可以是p型也可以是n型掺杂衬底,掺杂剂可以是B、P、As也可以是别的杂质元素。尤其是第一衬底1作为最终形成的半导体衬底的支撑衬底使用,其选择材料范围更为广泛,甚至于不限于是半导体衬底,第一衬底1和第二衬底2也可以是多孔硅等,在此不做赘述。
参考S2,如图3所示,向第一衬底1的一个表面不同深度注入辅助剂,并使第一衬底1的在所述表面垂直方向形成不同浓度的注入叠层12和支撑衬底11。其中支撑衬底11为第一衬底1的主体结构,注入叠层12处于支撑衬底11的一个端面,辅助剂的注入可以分为多次注入,注入次数可以根据叠层的厚度、实际需要厚度进行设定,且相邻两个叠层使用的辅助剂的含量不一样,从而使注入叠层12相邻的叠层的辅助剂含量不相同,或者不同的辅助剂,从而使注入叠层12的内部形成不同组分的叠层。例如,向第一衬底1的一个面的不同深度注入不同浓度的氧化剂、还原剂或者氧化剂与还原剂交替混合使用。例如向第一衬底1的表面分层次注入含氢的离子,并且在相邻的叠层之间形成具有差异的浓度梯度。当然也可以是含氧的离子,并且在相邻的叠层之间形成具有差异的浓度。还可以是氢离子和氧离子的间隔使用。注入的改性离子为氢离子时,注入剂量可以根据实际需要进行设定,在此不做赘述。此时的绝缘层为氧化硅,通过不同的氧化剂和还原剂从而形成不同的氧化硅组分。当然在绝缘层也可以采用其他的材料,例如氮化硅、氮氧化硅、碳化硅等。当然,此时的辅助剂并不是氧化剂或者还原剂,需要根据实际的绝缘层组分进行设定,在此不做赘述。
参考S3,如图4所示,对第一衬底1的所述表面进行处理,并使注入叠层12形成绝缘层13,绝缘层13在所述表面垂直方向形成叠层。此处的绝缘层13每个叠层的组分不一样。例如,如果叠层含有不同的还原剂和氧化剂浓度,每个叠层也可以是二氧化硅、一氧化硅交替设置,或者组分有质的差异,从而形成明显的叠层。当半导体衬底发生弯曲时,从而可以便于绝缘层13进行叠层弯曲,减小了绝缘层13的弯曲半径,增加了半导体的柔韧性。例如通过绝缘层13制作工艺可以采用集成电路中成熟的氧化制备工艺,如干氧氧化工艺或“干氧+湿氧+干氧”工艺。氧化工艺在氧气的气氛下进行,氧化温度600-1400℃,氧化时间0.5小时至10小时,得到的绝缘层的材料为氧化硅。由于叠层的含有氢或者氧的离子量不同,从而不同的氧化层,例如生成一氧化硅或者二氧化硅等。也可以在第一衬底1和第二衬底2的表面都制作绝缘层,并不影响后续工艺。
参考S4,如图5所示,对绝缘层13进行处理,对绝缘层13外表层进行叠层去除。该去除该第一衬底1上绝缘层13的方式可以为湿法腐蚀、电感耦合反应离子干法刻蚀、反应离子干法刻蚀、离子束干法刻蚀中的至少一种。由于叠层的组分不一样,通过的腐蚀试剂的组分不同,从而可以进行分层去除等。通过对叠层去除,从而很好的对绝缘层13的厚度进行控制,实现了定量控制。从而可以大大的减少绝缘层13的厚度,以此减小半导体衬底的厚度。当绝缘层13为一氧化硅和二氧化硅时,进行去除之后,由于一氧化硅不稳定,对一氧化硅进行氧化,从而使绝缘层13形成二氧化硅层,由于各个层之间存在不同的机械能,以此可以实现较强的柔韧性。
参考S5,对绝缘层13进行检测,判定绝缘层13是否达到一个预设的指定厚度,如果是,则执行S6。如果否,则执行S4。可以通过X射线进行绝缘层13厚度进行检测,在测量的过程中,可以根据实际生产需求,对半导体衬底的厚度进行计算。通过半导体衬底的厚度计算绝缘层13的厚度,并将绝缘层13的计算厚度作为设定为指定厚度,当检测的厚度达到指定厚度,此处的达到指定厚度为小于或者等于。由于每个叠层的厚度都非常的薄且为纳米级厚度,从而和指定厚度相差不大,如果达到指定厚度则进行下一步操作。如果没有达到指定厚度,则继续对绝缘层13的外表层进行去除,从而达到指定厚度为止。检测可以通过人工检测或者自动检测,人工检测后通过人工判定,自动检测可以通过控制器进行判定,此为现有技术,在此不做赘述。
参考S6,如图6所示,对支撑衬底11中进行离子注入,将改性离子注入支撑衬底11,并在支撑衬底11中形成剥离层15。在支撑衬底11中进行离子注入,将改性离子注入支撑衬底11,在支撑衬底11中形成剥离层15。所述改性离子可以是氢,选择离子的基本原则是所注入的改性离子能够在硅中产生孔洞层,改变离子注入位置的材料的性能,形成含有气泡的单晶硅,使之在后续的工艺中可以实现支撑衬底11与绝缘层13的剥离。注入的改性离子为氢离子时,注入剂量为1×1014/cm2到第一衬底1×1018/cm2,注入能量为20KeV到2000KeV。
参考S7,如图7、图8所示,在第二衬底2中进行离子注入,将改性离子和活化离子注入第二衬底2中,在第二衬底2中形成依次形成器件层23、活化层22和器件衬底21。在第二衬底2中进行离子注入,将改性离子和活化离子注入第二衬底2中,在第二衬底2中形成活化层22。所述活化离子可以是氦、硼或者其组合,注入剂量为1×1014/cm2到第一衬底1×1018/cm2,注入能量为20KeV到2000KeV注入的活化离子能够增强改性离子的注入活性,形成的25在后续的退火工艺中更容易剥离。
参考S8,如图9所示,将第一衬底1和第二衬底2组合,并使器件层23和绝缘层13键合。所述的键合可以采用目前半导体工艺中最为常见的高温键合或者静电键合,也可以在键合之前辅助等离子体活化工艺。
参考S9,如图10所示,退火,第二衬底2中的器件衬底21和活化层22发生剥离,形成保留在支撑衬底11、剥离层15、绝缘层13和器件层23。活化层22在器件层23的位置发生剥离,形成保留在器件层23保留在绝缘层13上。所述退火在含氧气氛中进行,温度为300℃到1400℃,时间为0.5小时至剥离层15小时。由于活化层22在制作的过程中采用了改性离子和活化离子混合注入的方法,注入的活化离子能够增强改性离子的注入活性,使得活化层22可以在更低的退火温度和更短的时间内实现剥离。所以,在实验中所选择的退火时间,应满足可以使活化层22发生剥离,而剥离层15在此工艺条件下并不发生剥离。该退火处理的气氛为氮气、氩气和真空中的至少一种;该离子注入的离子为氢、氦和氮中的至少一种,该退火处理的温度为900至1150摄氏度,该退火处理的时间为2至12小时;或,该离子注入的离子为硼、铝和钒中的至少一种,该退火处理的温度为1050至1600摄氏度,该退火处理的时间为2至注入叠层12小时。
参考S10,如图11所示,对器件层23的表面做抛光处理。对器件层23的表面做抛光处理。如图11所示为抛光后形成的半导体衬底。所述抛光处理的方法为化学机械抛光(CMP)。
实施例2
所述第一衬底1和第二衬底2为多孔硅,从而使支撑衬底11、绝缘层13、器件层23中形成孔洞层,从而便于绝缘层13的挤压、弯曲,从而进一步增加半导体衬底柔韧性。
实施例3
辅助剂的内部含有软化离子,通过软化离子可以是氢、海波、干冰等,选择离子的基本原则是所注入的软化离子能够在硅中产生孔洞层,改变离子注入位置的材料的性能,形成含有气泡的单晶硅,可以在不同的叠层内部形成不同的空洞层结构,从而便于绝缘层13的挤压、弯曲,从而进一步增加半导体衬底柔韧性。
实施例4
如图12所示,一种半导体衬底,并通过上述所述的一种半导体衬底的制备方法制备所得,包括支撑衬底11、器件层23和绝缘层13。所述绝缘层13覆盖于所述支撑衬底11表面,所述器件层23覆盖于所述绝缘层13背离所述支撑衬底11的表面,所述器件层23背离所述绝缘层13的表面用于形成器件结构。其中所述的绝缘层13形成表面垂直方向的叠层。
优选的,所述绝缘层13的材料为SiON、SiOC、SiO2中的一种或几种的组合。
优选的,所述绝缘层13内部含有孔洞层。
显然,所描述的实施例仅仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域及相关领域的普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都应属于本发明保护的范围。本发明中未具体描述和解释说明的结构、装置以及操作方法,如无特别说明和限定,均按照本领域的常规手段进行实施。
Claims (10)
1.一种半导体衬底的制备方法,其特征在于,所述半导体衬底的制备方法包括:
S1,提供第一衬底和第二衬底;
S2,向第一衬底的一个表面不同深度注入辅助剂,并使第一衬底在所述表面垂直方向形成支撑衬底和不同辅助剂浓度的注入叠层;
S3,对第一衬底的所述表面进行处理,并使注入叠层形成绝缘层,绝缘层在所述表面垂直方向形成叠层;
S4,对绝缘层外表层进行叠层去除;
S5,对绝缘层厚度进行检测,判定绝缘层厚度是否达到一个预设的指定厚度,如果是,则执行S6,如果否,则执行S4;
S6,对支撑衬底中进行离子注入,将改性离子注入支撑衬底,并在支撑衬底中形成剥离层;
S7,在第二衬底中进行离子注入,将改性离子和活化离子注入第二衬底中,在第二衬底中依次形成器件层、活化层和器件衬底;
S8,将第一衬底和第二衬底组合,使器件层和绝缘层键合;
S9,退火,第二衬底中的器件衬底和活化层发生剥离,形成保留在支撑衬底的剥离层、绝缘层和器件层;
S10,对器件层的表面做抛光处理。
2.根据权利要求1所述的一种半导体衬底的制备方法,其特征在于,所述第一衬底和第二衬底是多孔硅。
3.根据权利要求1所述的一种半导体衬底的制备方法,其特征在于,在S2中,所述辅助剂为氧化剂、还原剂或者氧化剂与还原剂交替使用。
4.根据权利要求3所述的一种半导体衬底的制备方法,其特征在于,在S3中,所述第一衬底表面进行处理采用干氧氧化工艺或“干氧+湿氧+干氧”工艺。
5.根据权利要求4所述的一种半导体衬底的制备方法,其特征在于,在S4中,所述去除第一衬底上的绝缘层方式为湿法腐蚀。
6.根据权利要求1所述的一种半导体衬底的制备方法,其特征在于,所述辅助剂的内部含有软化离子。
7.根据权利要求6所述的一种半导体衬底的制备方法,其特征在于,所述软化离子是氢。
8.一种半导体衬底,通过权利要求1-7任一项所述的一种半导体衬底的制备方法制备所得,其特征在于,所述半导体衬底包括支撑衬底、器件层和绝缘层;所述绝缘层覆盖于所述支撑衬底表面,所述器件层覆盖于所述绝缘层背离所述支撑衬底的表面,所述器件层背离所述绝缘层的表面用于形成器件结构,所述的绝缘层形成表面垂直方向布设的叠层。
9.根据权利要求8所述的一种半导体衬底,其特征在于,所述绝缘层内部含有孔洞层。
10.根据权利要求8所述的一种半导体衬底,其特征在于,所述绝缘层的材料为SiON、SiOC、SiO2中的一种或几种的组合。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111089594.4A CN113539940B (zh) | 2021-09-17 | 2021-09-17 | 一种半导体衬底的制备方法及半导体衬底 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111089594.4A CN113539940B (zh) | 2021-09-17 | 2021-09-17 | 一种半导体衬底的制备方法及半导体衬底 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113539940A CN113539940A (zh) | 2021-10-22 |
CN113539940B true CN113539940B (zh) | 2021-11-23 |
Family
ID=78092752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111089594.4A Active CN113539940B (zh) | 2021-09-17 | 2021-09-17 | 一种半导体衬底的制备方法及半导体衬底 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113539940B (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103311172A (zh) * | 2012-03-16 | 2013-09-18 | 中芯国际集成电路制造(上海)有限公司 | Soi衬底的形成方法 |
CN104425342A (zh) * | 2013-08-28 | 2015-03-18 | 中国科学院上海微***与信息技术研究所 | 一种厚度可控的绝缘体上半导体材料的制备方法 |
CN106783725A (zh) * | 2016-12-27 | 2017-05-31 | 上海新傲科技股份有限公司 | 带有绝缘埋层的衬底的制备方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170271380A1 (en) * | 2016-03-16 | 2017-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method |
-
2021
- 2021-09-17 CN CN202111089594.4A patent/CN113539940B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103311172A (zh) * | 2012-03-16 | 2013-09-18 | 中芯国际集成电路制造(上海)有限公司 | Soi衬底的形成方法 |
CN104425342A (zh) * | 2013-08-28 | 2015-03-18 | 中国科学院上海微***与信息技术研究所 | 一种厚度可控的绝缘体上半导体材料的制备方法 |
CN106783725A (zh) * | 2016-12-27 | 2017-05-31 | 上海新傲科技股份有限公司 | 带有绝缘埋层的衬底的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
CN113539940A (zh) | 2021-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101035699B1 (ko) | 전자 공학, 광학 또는 광전자 공학용의 2개 기판의 직접본딩 방법 | |
US7449395B2 (en) | Method of fabricating a composite substrate with improved electrical properties | |
US6992025B2 (en) | Strained silicon on insulator from film transfer and relaxation by hydrogen implantation | |
KR101057140B1 (ko) | 미세 매립 절연층을 가지는 실리콘-온-절연물 기판들 | |
US9881832B2 (en) | Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof | |
KR100232886B1 (ko) | Soi 웨이퍼 제조방법 | |
US8236667B2 (en) | Silicon on insulator (SOI) wafer and process for producing same | |
KR20050044643A (ko) | 접합 웨이퍼 및 접합 웨이퍼의 제조방법 | |
JP5532680B2 (ja) | Soiウェーハの製造方法およびsoiウェーハ | |
WO2009116227A1 (ja) | Soiウェーハ及び半導体デバイスならびにsoiウェーハの製造方法 | |
CN1744298A (zh) | 一种绝缘体上硅的制作方法 | |
JP2008521229A (ja) | SOI基板材料、及び互いに異なる配向をもつSi含有SOIと下部基板とを形成する方法 | |
KR101380514B1 (ko) | 반도체 기판의 제조 방법 | |
KR19990023856A (ko) | 에스 오 아이 층위에의 산화막 형성방법 및 결합 웨이퍼 제조방법 | |
US7547609B2 (en) | Method and structure for implanting bonded substrates for electrical conductivity | |
JP6174756B2 (ja) | Soi基板の製造方法 | |
CN113539940B (zh) | 一种半导体衬底的制备方法及半导体衬底 | |
Ma et al. | Germanium surface hydrophilicity and low-temperature Ge layer transfer by Ge–SiO2 bonding | |
JP4730645B2 (ja) | Soiウェーハの製造方法 | |
JP4272607B2 (ja) | 多孔質シリコンの酸化によるsoi | |
KR100298203B1 (ko) | 실리콘 온 인슐레이터 기판 제조 방법 | |
JPH09213916A (ja) | Soi基板の製造方法 | |
EP1298731A1 (en) | Simox substrate production process and simox substrate | |
WO2022001779A1 (zh) | 绝缘体上半导体结构的制造方法 | |
JP2017157811A (ja) | Soi基板及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |