CN103474353B - 一种鳍片和sti结构制作方法 - Google Patents

Abstract

本发明提出一种鳍片和浅沟槽隔离结构的制作方法，该方法通过两次刻蚀形成鳍片和浅沟槽隔离的凹槽，此外，在凹槽中填充电介质的过程中，采用回刻后再填充的方法，避免在凹槽中产生孔洞，更好地控制了鳍片的结构和浅沟槽隔离的效果。

Description

一种鳍片和STI结构制作方法

技术领域

本发明涉及一种半导体制造方法，特别涉及一种鳍片和浅沟槽隔离结构制作方法。

背景技术

随着半导体技术的发展，作为其发展标志之一的金属氧化物半导体晶体管(MOSFET)的特征尺寸一直遵循摩尔定律持续按比例缩小，由半导体器件作为元件的集成电路（IC）的电路集成度、性能以及功耗也不断提高。为了进一步提高半导体器件的速度，近些年来提出了不同于传统的平面型MOSFET的三维（3D）结构或非平面（non-planar）结构MOSFET，即发展出水平多面栅结构、纵向多面栅结构等三维结构。

三维结构的多面栅MOSFET可根据栅与衬底平行或是垂直的位置关系直观的分为水平多面栅MOSFET(PlanarDG)以及纵向多面栅MOSFET。另外，根据电流流向与衬底的关系纵向多面栅MOSFET又分为鳍式场效晶体管（FinField-effecttransistor，FinFET）结构(电流方向平行于衬底)和电流方向垂直于衬底(Sidewall)结构。

FinFET与平面场效应管相比，FinFET的器件关键尺寸由多晶硅栅极高度和宽度两个因素同时决定（对平面型MOSFET而言，关键尺寸被定义为从源极到漏极的栅极的设计长度）。请注意与平面MOSFET不同的是，FinFET的关键尺寸是实际制造中形成的多晶硅栅极长度和厚度，而非设计定义的多晶硅栅极尺寸。

众所周知，每个晶片（wafer）上都有成百上千个芯片（chip），每个芯片的有源区（AA）中又有数以百万计独立的半导体器件（每个FinFET都是一个半导体器件），浅沟槽隔离（STI）用于隔离有源区，避免独立的半导体器件之间的相互干扰。如图1a所示的现有典型的FinFET三维视图，FinFET包括半导体衬底1上长度上沿y方向形成的鳍片2，鳍片2在x方向上具有一定的宽度；多晶硅栅极5沿x方向上包围鳍片2的一个顶面和两个垂直侧面，在鳍片2长度方向的两端离子注入形成源/漏极；图1b为图1a沿A-A’方向的截面图，栅极氧化层6将多晶硅栅极5与鳍片2隔开，通常情况下，栅极氧化层6会有很多层，我们往往用一个等效的栅极氧化层厚度（EOT）来进行表征，但是在图1b中，为了简化问题只画了一层栅极氧化层6；多晶硅栅极5能够在鳍片2的三个包围面感应出导电沟道；鳍片2两侧的半导体衬底1中具有STI；源极和漏极分别位于多晶硅栅极5两侧的鳍片2中。

研究文献表明，目前制造出来的FinFET中，位于鳍片顶部的栅极顶部的介质材料还是比较厚，栅极对于导电沟道的控制主要通过在鳍片两侧的较薄的栅极侧壁进行，而不是通过栅极顶部。因此，有人甚至通过这种厚薄差别制造出互相有一定独立性的多栅极FinFET器件，通过独立调控每一个栅极，以一个栅极作为电器的输入端，另外的栅极作为偏置端，来实现精确控制栅极信号。

除了栅极本身之外，另外一个在制造上的转变是需要制作一个绝缘层上硅（SOI）的衬底或者体硅。很多研究已经充分体现了在SOI和体硅上分别制作的FinFET的差别，这里以在SOI上制作FinFET为例进行说明。

下面结合图2~8，介绍现有技术中FinFET制作的具体步骤。

结合图3~8说明现有技术中如图2所示FinFET制作的具体步骤如下：

步骤201，图3为现有技术中FinFET制作步骤201的剖面结构示意图，如图3所示，衬底的晶片器件面制作硬掩膜；

首先，提供以SOI（图中未画出SOI具体结构）作为衬底300的晶片，在衬底300的晶片器件面依次沉积衬垫氧化层301（padoxidelayer）和硬掩膜层302，以及光刻后依次刻蚀所述硬掩膜层302和衬垫氧化层301，在硬掩膜层302和沉淀层上打开窗口。其中，光刻是指，在硬掩膜层302上涂覆第一光刻胶，经过曝光和显影工艺将第一光刻胶图案化形成第一光刻图案（图中未画出）；以第一光刻图案为掩膜依次用各向异性的反应离子刻蚀（RIE）或者高密度等离子体（HDP）刻蚀去除没有被第一光刻图案覆盖的硬掩膜层302和衬垫层部分，在硬掩膜层302和衬垫层上形成窗口，露出部分半导体衬底300表面。本步骤中，还包括刻蚀后，剥离残留第一光刻图案的步骤。制作硬掩膜的具体步骤为现有技术，不再赘述。

步骤202，图4为现有技术中FinFET制作的步骤202的剖面结构示意图，如图4所示，以硬掩膜层302为遮蔽，第一刻蚀导体半导体衬底300，形成凹槽403；

本步骤中，凹槽403的形状同时定义了鳍片805和STI806的结构，也就是第一凹槽403的深度为后续形成的鳍片805的高度和STI806的深度之和。

步骤203，图5为现有技术中FinFET制作的步骤203的剖面结构示意图，如图5所示，在凹槽403中填充电介质504；

本步骤中，填充电介质504的方法可以是化学气相沉积（CVD）或者高纵深比填充（HARP）；在填充电介质504之前，还可以先在凹槽403表面沉积电介质504衬垫层（linerlayer）；在填充电介质504之后还可以对晶片退火，以增大凹槽403中电介质504的密度，并且在退火之后，凹槽403表面沉积的电介质504垫层和凹槽403中填充的电介质504之间的界面会消失。需要注意的是填充电介质504的高度高于凹槽403的深度，甚至于完全覆盖凹槽403和硬掩膜层302。本步骤的问题在于：凹槽403的深宽比较大，在一次性填充电介质504的过程中，不可避免地在靠近凹槽403的中下方区域产生未被电介质504完全填充的孔洞，孔洞的存在严重影响后续形成的STI806性能。

步骤204，图6为现有技术中FinFET制作的步骤204的剖面结构示意图，如图6所示，电介质504平坦化，以硬掩膜层302为停止层；

本步骤中，电介质504平坦化的方法可以是化学机械研磨（CMP），去除硬掩膜层302上方的电介质504，并以硬掩膜层302为停止层终止平坦化，露出硬掩膜层302。

步骤205，图7为现有技术中FinFET制作的步骤205的剖面结构示意图，如图7所示，去除硬掩膜；

本步骤中，去除硬掩膜的方法是分别湿法刻蚀去除组成硬掩膜的硬掩膜层302和衬垫氧化层301，具体步骤为现有技术，不再赘述。

步骤206，图8为现有技术中FinFET制作的步骤206的剖面结构示意图，如图8所示，回刻部分电介质504，形成鳍片805和STI806结构；

本步骤中，回刻部分电介质504的方法是在晶片器件面进行湿法刻蚀，露出部分凹槽403侧壁作为鳍片805，凹槽403中保留的部分电介质504作为STI806结构。该步骤的问题在于，为了形成锥形结构的STI806，在一次刻蚀形成凹槽403过程中，凹槽403侧壁不是垂直于半导体衬底300的水平面，所以回刻形成的鳍片805高度和形状都不好控制。

FinFET制作的后续还包括在鳍片805上沉积栅极电介质504后制作栅极，环绕栅极的侧墙（spacer），以及源漏极注入等步骤，均为现有技术，不再赘述。

发明内容

有鉴于此，本发明解决的技术问题是：控制鳍片的高度和防止浅沟槽隔离中的孔洞。

为解决上述问题，本发明的技术方案具体是这样实现的：

一种鳍片和浅沟槽隔离结构的制作方法，提供具有半导体衬底的晶片，该方法包括：

所述半导体衬底的晶片器件面制作硬掩膜；

以硬掩膜为遮蔽，在所述半导体衬底中刻蚀形成第一凹槽；

所述第一凹槽表面填充第一电介质衬垫层；

以硬掩膜层为遮蔽，在第一凹槽下方刻蚀形成第二凹槽，所述第二凹槽的形状为一开口宽度大于底部的锥形结构；

所述第一凹槽和第二凹槽中填充第一电介质；

回刻所述第一电介质；

回刻后的第一电介质上填充第二电介质，填充第一凹槽和第二凹槽；

所述第二电介质平坦化，以所述硬掩膜为停止层；

去除所述硬掩膜后，回刻部分第二电介质层，露出第一凹槽的侧壁形成鳍片和STI结构。

所述第一电介质衬垫层的厚度范围是10到30埃。

所述第一凹槽的侧壁与所述半导体衬底表面的夹角范围是85°到90°；

所述第二凹槽的侧壁与所述半导体衬底水平面的夹角范围是60°到85°。

所述回刻第一电介质的深度范围是第二凹槽高度的二分之一到三分之二。

所述回刻第一电介质是湿法刻蚀。

所述第一凹槽和第二凹槽中填充第一电介质之前，该方法还包括：刻蚀去除第一电介质衬垫层；在所述第一凹槽和第二凹槽中沉积第二电介质衬垫层。

由上述的技术方案可见，本发明提供了一种鳍片和浅沟槽隔离结构的制作方法，该方法通过两次刻蚀形成鳍片和浅沟槽隔离的凹槽，此外，在凹槽中填充电介质的过程中，采用回刻后再填充的方法，避免了在凹槽中产生孔洞，更好地控制了鳍片的结构和浅沟槽隔离的效果。

附图说明

图1a、图1b为现有技术FinFET示意图；

图2为现有技术FinFET的鳍片和STI制作方法的流程图；

图3~8为现有技术FinFET的鳍片和STI制作的剖面结构示意图；

图9为本发明FinFET的鳍片和STI结构制作方法的流程图；

图10~19为本发明FinFET的鳍片和STI制作的剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明提出了一种鳍片和浅沟槽隔离结构的制作方法，该方法通过两次刻蚀形成鳍片和浅沟槽隔离的凹槽，此外，在凹槽中填充电介质的过程中，采用回刻后再填充的方法，避免了在凹槽中产生孔洞，更好地控制了鳍片的结构和浅沟槽隔离的效果。

具体实施例一

结合图10~19说明本发明中如图9所示的本发明FinFET鳍片和STI结构制作方法，其具体步骤如下：

步骤901，图10为本发明FinFET制作步骤901的剖面结构示意图，如图10所示，衬底300的晶片器件面制作硬掩膜；

本步骤中，所述衬底300可以是任何半导体材料的衬底，例如硅衬底、砷化镓衬底、SOI或者体硅；本实施例中，提供以SOI作为衬底300的晶片，在衬底300的晶片器件面制作硬掩膜的步骤包括：在衬底300的晶片器件面依次沉积衬垫氧化层301（padoxidelayer）和硬掩膜层302，以及光刻后依次刻蚀所述硬掩膜层302和衬垫氧化层301，在硬掩膜层302和衬垫氧化层301上打开窗口。其中，光刻是指，在硬掩膜层302上涂覆第一光刻胶，经过曝光和显影工艺将第一光刻胶图案化形成第一光刻图案（图中未画出）；以第一光刻图案为掩膜依次用各向异性的反应离子刻蚀（RIE）或者高密度等离子体（HDP）刻蚀去除没有被第一光刻图案覆盖的硬掩膜层302和衬垫氧化层301部分，在硬掩膜层302和衬垫氧化层301上形成窗口，露出部分衬底300表面。本步骤中，还包括刻蚀后，剥离残留第一光刻图案的步骤。制作硬掩膜的具体步骤为现有技术，不再赘述。

步骤902，图11为本发明FinFET制作的步骤902的剖面结构示意图，如图11所示，以硬掩膜为遮蔽，在衬底中刻蚀形成第一凹槽1101；

本步骤中，第一凹槽1101的形状定义了鳍片1901的结构，第一凹槽1101的侧壁与衬底表面（水平面）接近垂直，第一凹槽1101的侧壁与衬底水平面的夹角范围是85°到90°，例如，85°，87°或者90°；需要注意的是，第一凹槽1101的深度定义了鳍片1901的高度。

步骤903，图12为本发明FinFET制作的步骤903的剖面结构示意图，如图12所示，第一凹槽1101表面沉积第一电介质衬垫层（linerlayer）1201；

本步骤中，第一电介质衬垫层1201可以是氧化硅层。氮化硅层或者氮氧化硅层，其沉积方法是热氧化或者CVD。第一电介质衬垫层1201的厚度范围是：10到30埃，例如，10埃，20埃或者30埃。

步骤904，图13为本发明FinFET制作的步骤904的剖面结构示意图，如图13所示，以硬掩膜为遮蔽，在第一凹槽1101下方刻蚀形成第二凹槽1303；

本步骤中，在第一凹槽1101下方刻蚀形成第二凹槽1303的过程是：以各向异性的刻蚀去除第一凹槽1101底部的第一电介质衬垫层1201后，在第一凹槽1101下方的衬底中刻蚀形成第二凹槽1303，在本步骤刻蚀形成第二凹槽1303的过程中，由于第一凹槽1101侧壁的第一电介质衬垫层1201的保护，第一凹槽1101侧壁的结构不会变化，仍然保持与衬底水平面之间夹角的角度不变；其中，第二凹槽1303的形状定义了STI1902的结构，第二凹槽1303的形状为一开口宽度大于底部的锥形结构，具体的，第二凹槽1303侧壁与衬底水平面的夹角范围是60°到85°，例如，60°，75°或者85°；此外，由于第一凹槽1101的底部是水平的，在第一凹槽1101下方刻蚀第二凹槽1303时，第一凹槽1101的底部形状也会随着刻蚀的进行传递到第二凹槽1303的锥形结构底部，也就是说第二凹槽1303的锥形结构底部也是水平的（doubleslopedone）；这里的第二凹槽1303的锥形结构底部的轮廓为平坦的底部，且其底角圆滑，从而避免应力集中的问题。需要注意的是，第二凹槽1303的深度决定了后续形成STI1902深度。

本步骤中，在刻蚀形成第二凹槽1303后，还可以去除第一凹槽1101侧壁的第一电介质衬垫层1201。

步骤905，图14为本发明FinFET制作的步骤905的剖面结构示意图，如图14所示，在第一凹槽1101和第二凹槽1303中填充第一电介质1404；

本步骤中，在第二凹槽1303中填充第一电介质1404之前，还可以先在第二凹槽1303表面（如果去除了第一linerlayer1201，则是第二凹槽1303和第一凹槽1101表面）沉积第二linerlayer1202（如图14所示）；填充第一电介质1404的方法可以是CVD或者高纵深比填充（HARP）；因为步骤904中形成的第二凹槽1303的锥形结构底部也是水平，且其底角圆滑避免了应力集中问题，所以第一电介质1404能够更好地填充第二凹槽1303的底部。在填充第一电介质1404之后，还可以进行退火步骤，以增大第一电介质1404的密度，并且在退火之后，第一和第二凹槽表面沉积的第一和/或第二linerlayer与第一和第二凹槽中填充的第一电介质1404之间的界面会消失。

步骤906，图15为本发明FinFET制作的步骤906的剖面结构示意图，如图15所示，回刻第一电介质1404；

本步骤中，回刻第一电介质1404的深度范围是第二凹槽高度的二分之一到三分之二，也就是刻蚀到第二凹槽1303高度的二分之一到三分之二处为止，例如，1/2，3/5，或者2/3，以便完全暴露在填充第一电介质1404时，由于第二凹槽1303的深宽比问题形成的孔洞，这里形成孔洞的原因是因为在沉积第一电介质层的时候，第二凹槽1303的上口会先闭合，所以中间就会形成孔洞。回刻第一电介质1404采用湿法蚀刻或干法刻蚀，控制回刻的深度的方法是，在已知第二凹槽1303的深度的情况下，按照固定的蚀刻速率，很好地控制回刻深度。

步骤907，图16为本发明FinFET制作的步骤907的剖面结构示意图，如图8所示，回刻后的第一电介质1404上沉积第二电介质1605，填充第一凹槽1101和第二凹槽1303；

本步骤中，填充第二电介质1605的方法可以是化学气相沉积（CVD）或者HARP，第二电介质1605可以填充第二凹槽1303中的孔洞；需要注意的是要求最终填充第二电介质1605的上表面高于第一凹槽1101顶部，甚至于完全覆盖第一凹槽1101和硬掩膜层302。

本步骤填充第二电介质1605之后，还有退火步骤，以增大第一凹槽1101和第二凹槽1303中第一电介质1404和第二电介质1605的密度，并且消除第一电介质1404和第二电介质1605的界面；并且在本步骤的退火之后，第一和第二凹槽表面沉积的第一和/或第二linerlayer与第一和第二凹槽中填充的第一和第二电介质之间的界面也会消失（如果在步骤905没有退火）。

步骤908，图17为本发明FinFET制作的步骤908的剖面结构示意图，如图17所示，第二电介质1605平坦化，以硬掩膜层302为停止层；

本步骤中，电介质平坦化的方法可以是化学机械研磨（CMP），去除硬掩膜层302上方的电介质，并以硬掩膜层302为停止层终止电介质平坦化，露出硬掩膜层302。

步骤909，图18为本发明FinFET制作的步骤909的剖面结构示意图，如图18所示，去除硬掩膜；

本步骤中，去除硬掩膜的方法是分别湿法刻蚀去除组成硬掩膜的硬掩膜层302和衬垫氧化层301，具体步骤为现有技术，不再赘述。

步骤910，图19为本发明FinFET制作的步骤910的剖面结构示意图，如图19所示，回刻部分第二电介质1605，露出第一凹槽1101侧壁形成鳍片1901和STI1902结构；

本步骤中，回刻部分第二电介质1605的方法是在晶片器件面进行湿法刻蚀，露出第一凹槽1101侧壁作为鳍片1901，其高度决定了后续形成鳍状结构的高度，本步骤的回刻停止在第二凹槽1303开口位置，第二凹槽1303中保留的第一电介质1404和第二电介质1605作为STI1902结构。

FinFET制作的后续还包括在鳍片1901上沉积栅极电介质层后制作栅极，环绕栅极的侧墙（spacer），以及源漏极注入等步骤，均为现有技术，不再赘述。

本发明提出一种鳍片和浅沟槽隔离结构的制作方法，该方法通过两次刻蚀形成鳍片和浅沟槽隔离的凹槽，此外，在凹槽中填充电介质的过程中，采用回刻后再填充的方法，避免了在凹槽中产生孔洞，更好地控制了鳍片的结构和浅沟槽隔离的效果。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (5)

1.一种鳍片和浅沟槽隔离结构的制作方法，提供具有半导体衬底的晶片，其特征在于，该方法包括：

所述半导体衬底的晶片器件面制作硬掩膜；

以硬掩膜为遮蔽，在所述半导体衬底中刻蚀形成第一凹槽；

所述第一凹槽表面填充第一电介质衬垫层；

以硬掩膜层为遮蔽，在第一凹槽下方刻蚀形成第二凹槽，所述第二凹槽的形状为一开口宽度大于底部的锥形结构；

所述第一凹槽和第二凹槽中填充第一电介质；

回刻所述第一电介质；所述回刻第一电介质的深度范围是第二凹槽高度的二分之一到三分之二；

回刻后的第一电介质上填充第二电介质，填充第一凹槽和第二凹槽；

所述第二电介质平坦化，以所述硬掩膜为停止层；

去除所述硬掩膜后，回刻部分第二电介质层，露出第一凹槽的侧壁形成鳍片和STI结构。

2.根据权利要求1所述的方法，其特征在于，所述第一电介质衬垫层的厚度范围是10到30埃。

3.根据权利要求1所述的方法，其特征在于，所述第一凹槽的侧壁与所述半导体衬底表面的夹角范围是85°到90°；

所述第二凹槽的侧壁与所述半导体衬底水平面的夹角范围是60°到85°。

4.根据权利要求1所述的方法，其特征在于，所述回刻第一电介质是干法刻蚀或湿法刻蚀，所述回刻部分第二电介质是湿法刻蚀。

5.根据权利要求1所述的方法，其特征在于，所述第一凹槽和第二凹槽中填充第一电介质之前，该方法还包括：刻蚀去除第一电介质衬垫层；在所述第一凹槽和第二凹槽中沉积第二电介质衬垫层。