CN113497127B - 半导体装置及其控制方法 - Google Patents

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Abstract

实施方式涉及半导体装置及其控制方法。实施方式的半导体装置具备：半导体部的背面侧的第一电极；表面侧的第二电极；所述半导体部与所述第二电极之间的第一以及第二控制电极；所述第一以及第二控制电极与所述第一电极之间的第三控制电极；电连接于所述第一控制电极的第一布线；电连接于所述第二控制电极的第二布线；以及连接于所述多个第三控制电极的第三布线。所述第一以及第二控制电极位于所述半导体部中，从所述半导体部电绝缘。所述第一以及第二控制电极在沿着所述半导体部的所述表面的第一方向上并排地配置，相互电分离。所述第三控制电极位于所述半导体部中，从所述半导体部电绝缘，从所述第一以及第二控制电极电绝缘。

Description

半导体装置及其控制方法
相关申请
本申请享受以日本专利申请2020-47541号(申请日：2020年3月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
实施方式涉及半导体装置及其控制方法。
背景技术
功率用半导体装置中期望减少开关损耗。
发明内容
实施方式提供能够减少关断损耗的半导体装置及其控制方法。
实施方式的半导体装置具备：半导体部；第一电极，设于所述半导体部的背面侧；第二电极，设于所述半导体部的表面侧；第一以及第二控制电极，设于所述半导体部与所述第二电极之间；分别设于所述第一以及第二控制电极与所述第一电极之间的多个第三控制电极；电连接于所述第一控制电极的第一布线；电连接于所述第二控制电极的第二布线；以及连接于所述多个第三控制电极的第三布线。所述第一控制电极位于所述半导体部中，利用第一绝缘部从所述半导体部电绝缘，利用第一层间绝缘膜与所述第二电极电绝缘。所述第二控制电极在所述半导体部与所述第二电极之间，在沿着所述半导体部的所述表面的第一方向上与所述第一控制电极并排地配置，位于所述半导体部中，利用第二绝缘部从所述半导体部电绝缘，利用第二层间绝缘膜与所述第二电极电绝缘，且从所述第一控制电极电分离。所述多个第三控制电极位于所述半导体部中，分别利用第三绝缘部从所述半导体部电绝缘，利用第四绝缘部分别与所述第一以及第二控制电极电绝缘。所述半导体层包含第一导电型的第一层、第二导电型的第二层、所述第一导电型的第三层、以及所述第二导电型的第四层。所述第一层在所述第一电极与所述第二电极之间延伸，所述多个第三控制电极位于所述第一层中。所述第二层设于所述第一层与所述第二电极之间，隔着所述第一绝缘部而与所述第一控制电极面对，隔着所述第二绝缘部而与所述第二控制电极面对。所述第三层选择性地设于所述第二层与所述第二电极之间，与所述第一绝缘部相接，电连接于所述第二电极。所述第四层设于所述第一层与所述第一电极之间，电连接于所述第一电极。
附图说明
图1是例示第一实施方式的半导体装置的示意剖面图。
图2的(a)～(c)是例示第一实施方式的半导体装置的其他剖面的示意图。
图3是例示第一实施方式的半导体装置的控制方法的时序图。
图4的(a)以及(b)是例示第一实施方式的第一变形例的半导体装置的示意剖面图。
图5的(a)以及(b)是例示第一实施方式的第二变形例的半导体装置的示意剖面图。
图6是例示第一实施方式的第三变形例的半导体装置的示意剖面图。
图7的(a)以及(b)是例示第一实施方式的第四变形例的半导体装置的示意剖面图。
图8是例示第二实施方式的半导体装置的示意剖面图。
图9的(a)以及(b)是例示第二实施方式的变形例的半导体装置的示意剖面图。
具体实施方式
以下，一边参照附图一边对实施方式进行说明。对附图中的同一部分标注同一编号而适当省略其详细的说明，对不同的部分进行说明。另外，附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不一定与现实相同。另外，即使在表示相同部分的情况下，也有通过附图将彼此的尺寸、比率不同地表示的情况。
而且，使用各图中所示的X轴、Y轴以及Z轴对各部分的配置以及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有将Z方向设为上方、将其相反方向设为下方来说明的情况。
(第一实施方式)
图1是例示第一实施方式的半导体装置1的示意剖面图。半导体装置1例如是具有被独立地控制的多个栅极电极的IGBT(Insulated Gate Bipolar Transistor)。
如图1所示，半导体装置1具备半导体部10、第一电极(以下为集电极电极20)、第二电极(以下为发射极电极30)、第一控制电极(以下为栅极电极40)、第二控制电极(以下为栅极电极50)、以及第三控制电极(以下为栅极电极60)。
半导体部10例如是硅。半导体部10在集电极电极20与发射极电极30之间延伸。集电极电极20设于半导体部10的背面侧。发射极电极30设于半导体部10的表面侧。集电极电极20以及发射极电极30例如是包含铝的金属层。
栅极电极40以及50设于半导体部10与发射极电极30之间。半导体部10具有设于其表面侧的栅极沟槽GT1以及GT2。栅极电极40以及50分别设于栅极沟槽GT1以及GT2的内部。
栅极电极60设有多个，分别配置于栅极沟槽GT1以及GT2的内部。栅极电极60分别位于集电极电极20与栅极电极40之间以及集电极电极20与栅极电极50之间。
栅极沟槽GT1包含使栅极电极40以及栅极电极60从半导体部10电绝缘的绝缘膜。栅极沟槽GT2包含使栅极电极50以及栅极电极60从半导体部10电绝缘的另一绝缘膜。
栅极电极40利用第一绝缘部(以下为栅极绝缘膜43)从半导体部10电绝缘。另外，在发射极电极30与栅极电极40之间设置层间绝缘膜45。层间绝缘膜45使栅极电极40与发射极电极30电绝缘。
栅极电极50利用第二绝缘部(以下为栅极绝缘膜53)从半导体部10电绝缘。另外，在发射极电极30与栅极电极40之间设置层间绝缘膜55，从发射极电极30使栅极电极50电绝缘。
栅极电极60利用第三绝缘部(以下为栅极绝缘膜63)从半导体部10电绝缘。在栅极电极60与栅极电极40之间以及栅极电极60与栅极电极50之间分别设有第四绝缘部(以下为绝缘膜65)。绝缘膜65使栅极电极60与栅极电极40以及50电绝缘。
栅极电极40、50以及60例如是具有导电性的多晶硅。栅极绝缘膜43、53、63、层间绝缘膜45、55以及绝缘膜65例如是硅氧化膜。
半导体部10例如包含第一层～第五层。
第一层(以下为n型基底层11)在集电极电极20与发射极电极30之间延伸。栅极沟槽GT1以及GT2被设为从半导体部10的表面延伸到n型基底层11中。栅极电极60位于n型基底层11中。
第二层(以下为p型基底层13)设于n型基底层11与发射极电极30之间。p型基底层13设为隔着栅极绝缘膜43与栅极电极40面对，且隔着栅极绝缘膜53与栅极电极50面对。
第三层(以下为n型发射极层15)设于p型基底层13与发射极电极30之间。n型发射极层15例如被设为与栅极绝缘膜43以及53相接。n型发射极层15电连接于发射极电极30。
第四层(以下为p型集电极层21)设于n型基底层11与集电极电极20之间。p型集电极层21电连接于集电极电极20。
第五层(以下为n型缓冲层23)设于n型基底层11与p型集电极层21之间。n型缓冲层23包含比n型基底层11的n型杂质浓度高的n型杂质。
半导体部10还包含n型阻挡层25。n型阻挡层25设于n型基底层11与p型基底层13之间。n型阻挡层25包含比n型基底层11的n型杂质浓度高的n型杂质。
n型阻挡层25提高对于从n型基底层11向p型基底层13移动的空穴的势垒而抑制空穴的移动。n型阻挡层25为了在接通状态下提高n型基底层11中的电子以及空穴的密度而设置。
图2的(a)～(c)是例示第一实施方式的半导体装置1的其他剖面的示意图。图2的(a)是沿着图1中所示的A－A线的剖面图。图2的(b)是沿着图1中所示的B－B线的剖面图。图2的(c)是沿着图1中所示的C－C线的剖面图。
如图2的(a)所示，半导体装置1包含第一布线(以下为栅极布线33)、第二布线(以下为栅极布线35)、以及第三布线(以下为栅极布线37)。栅极布线33、35以及37例如利用层间绝缘膜45以及绝缘膜47从半导体部10电绝缘。绝缘膜47例如是硅氧化膜。
半导体部10还包含p型接触层17。p型接触层17选择性地设于p型基底层13与发射极电极30之间。发射极电极30电连接于p型接触层17。n型发射极层15以及p型接触层17分别设有多个，在沿着半导体部10的表面的方向(例如Y方向)上交替地配置。
如图2的(b)所示，栅极布线33例如经由接触部33c电连接于栅极电极40。接触部33c贯穿层间绝缘膜45而与栅极电极40相接。而且，栅极布线37例如经由接触部37c而电连接于栅极电极60。接触部37c贯穿层间绝缘膜45而与栅极电极60相接。
栅极电极60例如具有设于栅极沟槽GT1的端部的连接部60c。连接部60c具有与栅极电极40的上端位于相同的水平的上端，接触部37c与连接部60c相接。
如图2的(c)所示，栅极布线35例如经由接触部35c电连接于栅极电极50。接触部35c贯穿层间绝缘膜55而与栅极电极50相接。而且，栅极布线37例如经由接触部37d电连接于栅极电极60。接触部37d贯穿层间绝缘膜55而与栅极电极60相接。
栅极电极60例如具有设于栅极沟槽GT2的端部的连接部60d。连接部60d的上端与栅极电极50的上端位于相同的水平。接触部37d与连接部60d相接。
如此，半导体装置1具备被独立地控制的栅极电极40、50以及60。栅极电极40、50以及60经由栅极布线33、35以及37被相互独立地偏置。栅极布线33、35以及37分别连接于未图示的栅极端子、例如栅极焊盘。
图3是例示第一实施方式的半导体装置1的控制方法的时序图。图3示出了向各栅极电极40、50以及60施加的栅极电压的时间变化和伴随于此的集电极电流IC以及集电极·发射极间电压VCE的变化。
例如在集电极电极20与发射极电极30之间，集电极电极20被偏置为比发射极电极30的电位高的电位。
在发射极电极30与栅极电极40之间经由栅极布线33被施加栅极电压VG1。
在发射极电极30与栅极电极50之间经由栅极布线35被施加栅极电压VG2。
在发射极电极30与栅极电极60之间经由栅极布线37被施加栅极电压VG3。
以下，参照图1以及图3，对半导体装置1的控制方法进行说明。
如图3所示，在第一时刻t1，使栅极电压VG1从比栅极电极40的阈值电压低的电平(例如负15V)变化为比阈值电压高的电平(例如正15V)。
另外，在第一时刻t1，使栅极电压VG2从比栅极电极50的阈值电压低的电平(负15V)上升为比阈值电压高的电平(正15V)。
由此，在p型基底层13与栅极绝缘膜43的界面以及p型基底层13与栅极绝缘膜53的界面感应出n型反型层。伴随于此，集电极电流IC增加，集电极·发射极间电压VCE降低。即，半导体装置1从断开状态移至接通状态。
进而，在第一时刻t1，使栅极电压VG3例如从负15V上升到正15V，在n型基底层11与栅极绝缘膜63的界面例如感应出n型蓄积层。由此，电子电流从发射极电极30经由n型反型层以及n型蓄积层而流向集电极电极20。即，电子电流在栅极沟槽GT1以及GT2的附近流动。另一方面，从集电极电极20流向发射极电极30的空穴电流流经相邻的栅极沟槽GT1与栅极沟槽GT2之间的中央。其结果，n型基底层11中的电子以及空穴的流动变得顺畅，能够减少导通电阻。
接着，在第一时刻t1之后的第二时刻t2，使栅极电压VG2从比栅极电极50的阈值电压高的电平变化为比阈值电压低的电平。另外，在第二时刻t2，使栅极电压VG3例如从正15V下降到负15V。
由此，在p型基底层13与栅极绝缘膜53的界面感应出的n型反型层消失，从发射极电极30向经由n型反型层的n型基底层11的电子注入减少。因此，n型基底层11中的电子以及空穴的密度下降。
进而，由于向栅极电极60施加的负的栅极电压VG3，在n型基底层11与栅极绝缘膜63之间感应出p型反型层。由此，从集电极电极20流向发射极电极30的空穴电流流经栅极沟槽GT1以及GT2的附近。另一方面，从发射极电极30经由n型反型层向集电极电极20的电子电流流经相邻的栅极沟槽GT1与栅极沟槽GT2之间的中央。由此，n型基底层11中的电子以及空穴的流动变得顺畅，能够减少导通电阻。
进而，在第二时刻t2之后的第三时刻t3，使栅极电压VG1从比栅极电极40的阈值电压高的电平(例如正15V)下降到比阈值电压低的电平(例如负15V)。
由此，在p型基底层13与栅极绝缘膜43的界面感应出的n型反型层消失，集电极电流IC减少，并且集电极·发射极间电压VCE上升。其结果，半导体装置1从接通状态转移至断开状态。
在本实施方式中，在第二时刻t2到第三时刻t3的期间，预先减少n型基底层11的电子以及空穴的密度，从而能够在第三时刻t3之后缩短n型基底层11中的电子排出到集电极电极20且空穴排出到发射极电极30的时间。即，在半导体装置1的关断过程中，通过缩短n型基底层11的耗尽化所需的时间，能够减少关断损耗。而且，通过向栅极电极60施加负电压，能够促进n型基底层11中的耗尽层的扩散，进一步减少关断损耗。
另外，为了促进n型基底层11中的耗尽层的扩散，优选的是例如将栅极电极60配置于n型基底层11的中央。因此，栅极电极40与栅极电极60的间隔以及栅极电极50与栅极电极60的间隔也可以变宽。如图1所示，栅极电极40以及50与栅极电极60之间的间隔例如比栅极电极60的Z方向的宽度宽。换言之，分别设于栅极电极40以及50与栅极电极60之间的绝缘膜65具有比栅极电极60的Z方向的宽度T1宽的Z方向的宽度T2(参照图1)。
图4的(a)以及(b)是例示第一实施方式的第一变形例的半导体装置2以及3的示意剖面图。
在图4的(a)所示的半导体装置2中，半导体部10还包含设于n型基底层11中的p型半导体区域27。p型半导体区域27沿栅极绝缘膜63以包围栅极电极60的方式设置。
p型半导体区域27期望的是例如通过向发射极电极30与栅极电极60之间施加的栅极电压VG3而反型为n型区域。例如期望的是，设定p型半导体区域27的p型杂质浓度，以便在使栅极电压VG3(参照图3)为正15V时，利用被吸引到p型半导体区域27与栅极绝缘膜63的界面的电子使p型半导体区域27反型为n型。另外，在设置p型半导体区域27的情况下，栅极电压VG3例如被控制为从0V上升到正15V，并从正15V下降到0V。
而且，也可以取代p型半导体区域27而配置n型半导体区域。在该例子中，p型半导体区域27设于沟槽栅极GT1以及GT2这两方的下端，但也可以配置于某一方的下端。
在图4的(b)所示的半导体装置3中，栅极电极40以及50分别延伸至栅极电极60的附近。例如设于栅极电极40以及50各自与栅极电极60之间的绝缘膜65的Z方向的宽度比栅极电极60的Z方向的宽度窄。
在半导体装置3中，若向栅极电极40、50以及60分别施加负的栅极电压，则在n型基底层11与栅极绝缘膜43的界面、n型基底层11与栅极绝缘膜53的界面以及n型基底层11与栅极绝缘膜63的界面分别感应出p型反型层。因此，p型半导体区域27与p型基底层13电连接，形成从n型基底层11向发射极电极30的空穴的排出路径。由此，空穴向发射极电极30的移动变得顺畅，能够更加减少导通电阻。
图5的(a)以及(b)是分别例示第一实施方式的第二变形例的半导体装置4以及5的示意剖面图。在半导体装置4以及5中，在栅极电极40与栅极电极50之间配置发射极板70。发射极板70电连接于发射极电极30。发射极板70例如是具有导电性的多晶硅。
如图5的(a)所示，发射极板70位于半导体部10与发射极电极30之间。发射极板70配置于设于半导体部10的栅极沟槽GT3的内部。
栅极沟槽GT3例如从半导体部10的表面延伸到n型基底层11中。发射极板70也延伸到n型基底层11中。发射极板70例如利用绝缘膜73从半导体部10电绝缘。p型基底层13隔着绝缘膜73与发射极板70面对。绝缘膜73例如是硅氧化膜。
如图5的(b)所示，也可以在栅极沟槽GT3的内部将栅极电极60配置为位于集电极电极20与发射极板70之间。栅极电极60例如利用绝缘膜65与发射极板70电绝缘。
在该例子中，通过配置发射极板70，能够避免基于栅极电极40与栅极电极50的集电极电流控制相互干扰。即，空穴从n型基底层11向p型基底层13的移动以及经由n型反型层从发射极电极30向n型基底层11的电子注入变得顺畅，能够减少导通电阻。
图6是例示第一实施方式的第三变形例的半导体装置6的示意剖面图。
图6是与图2的(b)所示的剖面对应的剖面图。
如图6所示，栅极电极40包含隔着栅极绝缘膜43而与n型发射极层15面对的区域40a(参照图1)。例如在接通状态下，从发射极电极30向n型基底层11注入的电子经由在n型发射极层15与栅极绝缘膜43之间感应出的n型反型层而流动。即，电子在从区域40a朝向n型基底层11的方向上流动。
图6所示的栅极电极60包含第一部分60a和第二部分60b。第一部分60a以及第二部分60b设于集电极电极20与栅极电极40之间。第一部分60a位于栅极电极40的区域40a与集电极电极20之间。第一部分60a的Z方向的厚度比第二部分60b的Z方向的厚度厚。
例如在接通状态下，向栅极电极60施加正15V的栅极电压VG3，在n型基底层11与栅极绝缘膜63之间感应出n型蓄积层(参照图3)。由此，从发射极电极30经由n型反型层注入的电子被控制为经由n型蓄积层而流动。此时，通过在栅极电极40的区域40a与集电极电极20之间配置第一部分60a，能够使电子的流动在从区域40a朝向第一部分60a的方向上集中。另一方面，空穴从第二部分60b朝向栅极电极40的区域40a以外的部分移动。其结果，能够将n型基底层11中的电子以及空穴的流动分离而进一步减少导通电阻。
另外，在图6中，例示了与栅极电极40一同配置于栅极沟槽GT1的内部的栅极电极60，但并不限定于此。例如也可以在与栅极电极50一同配置于栅极沟槽GT2的内部的栅极电极60设置第一部分60a以及第二部分60。
图7的(a)以及(b)是例示第一实施方式的第四变形例的半导体装置的栅极电极60的示意剖面图。栅极电极60的剖面形状并不限定于上述的例子，只要是能够实现希望的电流容量以及场效应的形状即可。
如图7的(a)所示，栅极电极60也可以被设为在栅极沟槽GT1的底部位于一方的侧壁的附近。例如通过配置成面向导通电流所流动的区域，能够分离空穴与电子的流动，增大电流容量。
另外，如图7的(b)所示，栅极电极60也可以在栅极沟槽GT1的底部沿一方的侧壁以及底面设置。
(第二实施方式)
图8是例示第二实施方式的半导体装置7的示意剖面图。在该例子中，栅极电极40、50以及60设于一个栅极沟槽GT1的内部。
栅极电极40在集电极电极20与发射极电极30之间被设为隔着栅极绝缘膜43而与p型基底层13面对。
栅极电极50在集电极电极20与栅极电极40之间被设为隔着栅极绝缘膜53而与n型基底层11面对。
栅极电极60在集电极电极20与栅极电极50之间被设为隔着栅极绝缘膜63而与n型基底层11面对。
栅极电极40与栅极电极50之间利用绝缘膜57进行电绝缘。另外，栅极电极50与栅极电极60之间利用绝缘膜65进行电绝缘。绝缘膜57例如是硅氧化膜。
例如通过向栅极电极50施加负的栅极电压VG2(参照图3)，在n型基底层11与栅极绝缘膜53的界面形成p型反型层。另外，通过向栅极电极60施加负的栅极电压VG3(参照图3)，在n型基底层11与栅极绝缘膜63的界面形成p型反型层。由此，能够构成从n型基底层11至p型基底层13的空穴的排出路径，促进n型基底层11中的空穴的排出。而且，能够促进n型基底层11的空乏化。
另外，通过向栅极电极50施加正的栅极电压VG2(参照图3)，在n型基底层11与栅极绝缘膜53的界面形成n型蓄积层。另外，通过向栅极电极60施加正的栅极电压VG3(参照图3)，在n型基底层11与栅极绝缘膜63的界面形成n型蓄积层。由此，能够构成到达在p型基底层13与栅极绝缘膜43的界面感应出的n型反型层的电子电流的路径，能够减少导通电阻。
图9的(a)以及(b)是例示第二实施方式的变形例的半导体装置8以及9的示意剖面图。在半导体装置8以及9中，栅极电极40、50以及60设于一个栅极沟槽GT1的内部。而且，在相邻的两个栅极电极40之间设置有发射极板70。
如图9的(a)以及(b)所示，发射极板70设于栅极沟槽GT3的内部，电连接于发射极电极30。发射极板70利用绝缘膜73从半导体部10电绝缘。
在图9的(a)所示的半导体装置8中，在集电极电极20与发射极板70之间设置栅极电极50。栅极电极50设于栅极沟槽GT3内，利用栅极绝缘膜53从半导体部10电绝缘。栅极电极50与发射极板30之间利用绝缘膜75电绝缘。绝缘膜75例如是硅氧化膜。
栅极电极50例如位于n型基底层11中，被控制为在n型基底层11与栅极绝缘膜53的界面感应出p型反型层。由此，促进n型基底层11中的空穴的排出。
在图9的(b)所示的半导体装置9中，在集电极电极20与发射极板70之间设置栅极电极50。而且，在集电极电极20与栅极电极50之间设置栅极电极60。栅极电极50以及60设于栅极沟槽GT3内。栅极电极50以及60例如位于n型基底层11中。
栅极电极50利用栅极绝缘膜53从半导体部10电绝缘，栅极电极60利用栅极绝缘膜63从半导体部10电绝缘。
栅极电极50例如被控制为在n型基底层11与栅极绝缘膜53的界面感应出p型反型层。由此，促进n型基底层11中的空穴的排出。
栅极电极60例如被控制为在n型基底层11与栅极绝缘膜53的界面感应出p型反型层。由此，促进n型基底层11中的空穴的排出。而且，栅极电极60促进n型基底层11的空乏化。
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式、其变形包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明与其等效的范围中。

Claims (6)

1.一种半导体装置，具备：
半导体部；
第一电极，设于所述半导体部的背面侧；
第二电极，设于所述半导体部的表面侧；
第一控制电极，在所述半导体部与所述第二电极之间设置，位于所述半导体部中，利用第一绝缘部从所述半导体部电绝缘，并利用第一层间绝缘膜与所述第二电极电绝缘；
第二控制电极，在所述半导体部与所述第二电极之间，在沿着所述半导体部的所述表面的第一方向上与所述第一控制电极并排地配置，位于所述半导体部中，利用第二绝缘部从所述半导体部电绝缘，利用第二层间绝缘膜与所述第二电极电绝缘，且与所述第一控制电极电分离；
多个第三控制电极，分别设于所述第一控制电极与所述第一电极之间以及所述第二控制电极与所述第一电极之间，位于所述半导体部中，利用第三绝缘部从所述半导体部电绝缘，利用第四绝缘部分别与所述第一控制电极以及所述第二控制电极电绝缘；
第一布线，电连接于所述第一控制电极；
第二布线，电连接于所述第二控制电极；以及
第三布线，连接于所述多个第三控制电极，
所述半导体部包含第一导电型的第一层、第二导电型的第二层、所述第一导电型的第三层、以及所述第二导电型的第四层，
所述第一层在所述第一电极与所述第二电极之间延伸，所述多个第三控制电极位于所述第一层中，
所述第二层设于所述第一层与所述第二电极之间，隔着所述第一绝缘部而与所述第一控制电极面对，隔着所述第二绝缘部而与所述第二控制电极面对，
所述第三层选择性地设于所述第二层与所述第二电极之间，与所述第一绝缘部相接，电连接于所述第二电极，
所述第四层设于所述第一层与所述第一电极之间，电连接于所述第一电极。
2.根据权利要求1所述的半导体装置，
所述半导体部还包含第二导电型的第五层，该第五层选择性地设于所述第二层与所述第二电极之间，并电连接于所述第二电极，
所述第五层包含浓度比所述第二层的第二导电型杂质高的第二导电型杂质。
3.根据权利要求1或2所述的半导体装置，
所述多个第三控制电极中的一个包含第一部分和第二部分，该第一部分位于所述第一控制电极中的隔着所述第一绝缘部而与所述第三层面对的部分与所述第一电极之间，该第二部分位于所述第一控制电极的除了上述部分以外的部分与所述第一电极之间，
在与所述半导体部的所述表面正交的方向上，所述第一部分具有第一厚度，在与所述半导体部的所述表面正交的方向上，所述第二部分具有比所述第一厚度薄的第二厚度。
4.根据权利要求1或2所述的半导体装置，
在所述第一电极与所述第二电极之间还包含第三电极，该第三电极在所述半导体部中在与所述半导体部的所述表面正交的方向上延伸，利用绝缘膜从所述半导体部电绝缘，并电连接于所述第二电极，
所述第三电极设于所述第一控制电极与所述第二控制电极之间。
5.根据权利要求4所述的半导体装置，
所述多个第三控制电极包含设于所述第一电极与所述第三电极之间的另一个第三控制电极。
6.一种半导体装置的控制方法，所述半导体装置是权利要求1～5中任一项所述的半导体装置，
所述半导体装置的控制方法包括如下步骤：
将所述第二电极偏置为比所述第一电极的第一电位低的第二电位，
在第一时刻，使向所述第二电极与所述第一控制电极之间施加的第一控制电压，从比所述第一控制电极的第一阈值电压低的电平变化为比所述第一阈值电压高的电平，
在所述第一时刻，使向所述第二电极与所述第二控制电极之间施加的第二控制电压，从比所述第二控制电极的第二阈值电压低的电平变化为比所述第二阈值电压高的电平，
在所述第一时刻，以使所述第三控制电极的电位从比所述第二电位低的电平成为比所述第二电位高的电平的方式，使向所述第二电极与所述第三控制电极之间施加的第三控制电压上升，
在所述第一时刻之后的第二时刻，使所述第二控制电压从比所述第二阈值电压高的电平变化为比所述第二阈值电压低的电平，
在所述第二时刻，以使所述第三控制电极的电位从比所述第二电位高的电平成为比所述第二电位低的电平的方式，使所述第三控制电压下降，
在所述第二时刻之后的第三时刻，使所述第一控制电压从比所述第一阈值电压高的电平变化为比所述第一阈值电压低的电平。
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