CN1134948C - 可变比特率时钟恢复的方法和装置 - Google Patents

Abstract

符合本发明的方法和装置，通过在时域中估测数据信号的比特率以及基于估测的可变比特率确定窄带滤波器的中心频率，从数据信号中提取时钟信号而从可变比特率数据信号中恢复时钟信号。符合本发明的时钟恢复电路通过估测数据信号中跃迁之间的最短时间间隔、产生分别对应于数据信号中跃迁的多个脉冲、基于估测的最短时间间隔调节每个脉冲的持续时间并将经过调节的脉冲输入到窄带滤波器中、基于估测的最短时间间隔确定窄带滤波器的中心频率、在窄带滤波器中从经过调节的脉冲中提取时钟信号而从可变比特率数据信号中提取时钟信号。

Description

可变比特率时钟恢复的方法和装置

                             发明背景

                            发明领域

本发明一般涉及通信网络中恢复信号的定时时钟，更具体地涉及通信网络中恢复可变比特率信号的定时时钟的方法和装置。

                            背景技术

处理不同来源的不同类型话务的高可靠性网络在时域中监测并处理数字传输信号的质量。未能检测和校正传输信号的毁损导致不可接受的链路差错率和预料不到的网络故障。因此，网络必须从发射数据流中提取时钟信号，以进行必要测量和校正不可避免的传输退化。

提取的时钟信号是进行时域测量所必需的，例如眼图张度和定时不稳定性。提取的时钟信号也是在作进一步处理(例如，数字分用、协议转换、分组交换和比特差错率(BER)测量)前区分发射数据流中各个数据位所需要的。

时钟恢复通常被当作速率专门处理过程，结果，传统的点-点传输***通常仅采用一种或两种线路速率。然而，新兴的网络技术，例如光子交换和波分复用(WDM)，已经能够利用复杂的光学网络拓扑，这里链路可传输不同类型的话务，如因特网协议(IP)、异步传输模式(ATM)、光纤信道、同步光学网络(SONET)、和兆比特以太网。因此，这些新兴的网络必须采用自适应于可变速率的发射信号的时钟恢复电路。

锁相回路是时钟恢复电路中常用的一种跟踪滤波器，用于从输入数据信号中提取时钟信号。图1示出现有技术的时钟恢复电路100的主要组成，它包括锁相回路。该锁相回路包括相位比较器120、低通滤波器130、稳定的压控振荡器150(VCO)和反馈回路165。

如图所示，跃迁检测器110，例如双边缘触发单冲(one-shot)，接收不归零(NRZ)输入信号155并产生输入信号155中每个跃迁的持续时间τ_ED的单个脉冲。其通带频率f_c中心在输入信号155的比特率频率f_bit上的锁相回路从跃迁检测器110产生的脉冲流中提取时钟信号。相位比较器120将锁相回路输出处的信号的相位与脉冲流进行比较，产生相位差信号。低通滤波器130对相位差信号进行滤波和放大，产生调节VCO 150的相位的校正信号。

对于可变比特率NRZ输入信号，在时钟恢复电路110中必须对两个与速率相关的参数进行适当调节，以恢复相关的时钟信号160。一个与速率相关的参数是跃迁检测器110产生的脉冲的宽度τ_ED。而输入信号155通常在其比特率频率f_bit上并不包含能量，由跃迁检测器110产生的一系列脉冲在比特率频率f_bit上包含能量。当脉冲产生的宽度τ_ED等于1/(2f_bit)时，比特率频率f_bit上的能量大小为最大。

VCO 150的中心频率是第二个与速率相关的参数，必须适当地设定它，以恢复输入信号155的时钟信号160。在缺少来自相位比较器120的信号时，有源或无源稳定信号170将VCO 150的中心频率初始设定为值f_c。反馈回路165引起VCO 150的中心频率从初始频率f_c漂移到输入信号155的比特率频率f_bit。当其中心频率接近比特率频率f_bit时，VCO 150将锁定比特率频率f_bit。当VCO 150的中心频率严格地等于比特率频率f_bit时，VCO 150将对输入信号155中的跃迁相位锁定。

除了锁相回路外，时钟恢复电路还可以包括锁频回路，用于将VCO 150的中心调谐为比特率频率f_bit。图2示出时钟恢复电路200的基本组成，它包括跃迁检测器210、相位比较器220、频率比较器260、低通滤波器230和VCO 250 。频率比较器220将跃迁检测器210产生的脉冲流与VCO 250的输出进行比较并产生一脉冲流，反映VCO 250的中心频率与比特率频率f_bit之间的差。加法器270将锁定信号与相位比较器220的输出合并。反馈回路265引起VCO 250的中心频率从其初始值f_c偏移到比特率频率f_bit，使得锁定信号过渡到零。这时，相位比较器120继续控制VCO 250的中心频率和相位。

跃迁检测器210产生的脉冲流还包括比特率频率f_bit倍数上的能量，其相对幅度随τ_ED减小而增大。结果，分组编码输入信号中的规则图案可以产生比特率频率f_bit的谐波和子谐波。于是，当VCO 250的中心频率不适当地设定为比特率频率f_bit的倍数时，现有的时钟恢复电路跟踪输入数据信号的谐波和子谐波。因此，当时钟恢复电路扫描VCO 250的中心频率通过谐波而搜索比特率频率f_bit时，会发生假锁定。此外，公共的分组编码输入数据信号中的重复图案也增大时钟恢复电路对子谐波锁定的敏感性。

尽管已知有多种不同技术用于对VCO 250中心频率的扫描，以确定比特率频率f_bit，这些技术对可变比特率应用而言太慢和/或缺乏足够的准确度。可变比特率应用的一个例子是波分复用(WDM)，这里输入数据信号可以具有较宽的比特率范围。此外，现有技术使得时钟恢复电路容易地锁定到比特率频率f_bit的谐波和子谐波。

因此，需要不具有现有时钟恢复电路的上述及其它缺点的方法和装置，用于从可变比特率输入数据信号恢复时钟信号。

                             发明概要

符合本发明的方法和装置通过估测数据信号中跃迁之间的最短时间间隔以及基于估测的最短时间间隔确定窄带滤波器的中心频率而恢复可变比特率数据信号的时钟信号，窄带滤波器从数据信号中提取时钟信号。例如，符合本发明的时钟恢复电路通过估测数据信号中跃迁之间的最短时间间隔从可变比特率数据信号提取时钟信号。时钟恢复电路产生对应于数据信号中跃迁的多个脉冲并基于估测的最短时间间隔调节每个脉冲的持续时间。时钟恢复电路将经过调节的脉冲输入到窄带滤波器中、基于估测的最短时间间隔确定窄带滤波器的中心频率、以及在窄带滤波器中从经过调节的脉冲中提取时钟信号。

符合本发明的方法和装置独立于主锁相回路和锁频回路，估测数据信号的比特率。这些方法和装置直接估测数据信号中跃迁之间的最短时间间隔，因此消除了现有技术的时钟恢复电路在可变比特率应用中出现的谐波和子谐波锁定的问题。

对本发明的描述以及对实现本发明最佳方式的以下描述不应当限制权利要求所主张的本发明的范围。二者提供例子和解说，使得其他人能够实施本发明。附图示出本发明的几个实施例，它们构成对实现本发明最佳方式的描述的一部分，与说明书相结合，可说明本发明的原理。

                             附图简述

附图中：

图1是现有技术的时钟恢复电路的方框图，它包括锁相回路；

图2是现有技术的时钟恢复电路的方框图，它包括锁频回路和锁相回路；

图3是按照本发明一个实施例的可变比特率时钟恢复电路的方框图；

图4是按照本发明一个实施例的可变比特率时钟恢复电路的方框图，它包括一标定装置；

图5是按照本发明一个实施例的正向速率检测器的电路图，它进行离散间隔脉宽自动相关；

图6a、6b、6c、6d和6e示出按照本发明一个实施例的输入信号通过一组延迟段传播时的定时图；

图7是按照本发明一个实施例的延迟段的电路图；

图8是按照本发明一个实施例的正向速率检测器的方框图，它进行连续脉宽自动相关；

图9a、9b、9c和9d示出按照本发明一个实施例的输入信号、时间间隔发生器的输出、和边缘跃迁比较器的输出的定时图；

图10是按照本发明一个实施例的最小间隔相关器的电路图；

图11示出按照本发明一个实施例的单极最小间隔相关器的发射极耦合逻辑(ECL)实施。

图12a、12b、12c和12d示出按照本发明一个实施例的在正向速率检测器中的反馈电路和相关信号的模拟实施；

图13a、13b、13c、13d和13e示出按照本发明一个实施例的在正向速率检测器中的反馈电路和相关信号的数字实施：

图14a和14b是按照本发明两个实施例的速率选择器的实施的方框图。

                     实现本发明的最佳模式

现在参考附图，详细描述本发明的较佳实施例，这些实施例的例子示于附图中。可能的地方，在整个附图中将采用相同的参考标号表示相同或相似的物件。

                      可变速率时钟恢复

图3是按照本发明一个实施例的可变比特率时钟恢复电路300的方框图。时钟恢复电路300包括正向速率检测器301、速率选择器310、跃迁检测器320和窄带滤波器330。时钟恢复电路300包括可编程的时钟提取路径和速率选择路径。时钟提取路径包括跃迁检测器320和窄带滤波器330。速率选择路径包括正向速率检测器301和速率选择器310。

跃迁检测器320和正向速率检测器301接收可变比特率输入数据信号155。从输入信号155。跃迁检测器320响应于输入信号155中的每个跃迁，产生一脉冲。同样，正向速率检测器301估测输入信号155中跃迁之间的最短时间间隔，以及产生速率估测信号RE。然后速率选择器310将速率估测信号RE转变为控制信号RS₁和RS₂，它们分别设定由跃迁检测器320产生的脉冲的宽度τ_ED和窄带滤波器330的中心频率fc。速率选择器310可以设定τ_ED和fc分别为例如1/(2f_bit)和f_bit。当速率选择器310设定合适的τ_ED和fc时，窄带滤波器330从脉冲流中提取时钟信号160。

可以将速率估测信号RE表示如下：

             RE＝f_bit·K_frd(f_bit)，    (1)

式中f_bit是输入信号155的比特率频率，K_frd或是常数或是f_bit的缓慢变化函数。可以将来自跃迁检测器320的脉冲宽度τ_ED表示如下： $\frac{1}{{\mathrm{\τ}}_{\mathrm{ED}}}=K_{\mathrm{ED}}\left({\mathrm{RS}}_1\right),......\left(2\right)$

式中K_ED是控制信号RS₁的单调函数。可以将窄带滤波器330的中心频率fc表示如下：

                 f_c＝K_fc(RS₂)，              (3)

式中K_fc是控制信号RS₂的单值函数。在一个实施例中，速率选择器310可以按照如下进行速率估测信号RE到τ_ED和f_c的预定值的一对一映射：

                 RS₁＝G₁(RE)，                (4)

式中G₁是速率估测信号RE的单值函数并满足关系：

    K_fc ^-1f_bit＝G₁(f_bit·K_frd(f_bit))，和     (5)

                 RS₂＝G₂(RE)，                (6)

式中G₂是速率估测信号RE的单值函数并满足以下关系：

K_ED ^-1(2f_bit)＝G₂(f_bit·K_frd(f_bit)           (7)

在一个实施例中，K_ED和K_fc可以具有对速率估测信号RE的近似线性依赖关系，这里K_frd可以近似为常数。在这个实施例中，方程式(5)和(7)的解可以表示如下：

     G₁(RE)＝g₁₁+g₁₂RE+ε₁(RE)，            (8)

     G₂(RE)＝g₂₁+g₂₂RE+ε₂(RE)，            (9)

式中g₁₁、g₁₂、g₂₁、g₂₂是参数，它们可以依赖于温度或速率估测信号RE的间隔。同样，函数ε₁(RE)和ε₂(RE)可以是速率估测信号RE和温度的缓慢变化函数。可以选择参数g₁₁、g₁₂、g₂₁、g₂₂、ε₁和ε₂以满足例如方程式(5)和(7)。另一方面，可以将ε₁和ε₂选择为零。

图4是按照本发明一个实施例的可变比特率时钟恢复电路400的方框图，它包括标定装置。时钟恢复电路400包括正向速率检测器301、速率选择器410、跃迁检测器320、和窄带滤波器330、选择器420、可编程标定源430和响应监测器450。标定源430产生例如‘1010’信号图案，具有预定比特率f_ref，例如(1/m)×2488MHz，这里m是在1与32之间的可编程的整数。响应监测器450在输出454处产生第一控制信号，它控制来自标定源430的频率f_ref的特定值。

选择器420受标定允许线421控制，它分别接收输入端口422和424的输入信号155和标定源430。速率选择器410接受正向速率检测器301的速率估测信号RE并输出控制跃迁检测器320的控制信号RS₁和控制窄带滤波器330的控制信号RS₂。标定允许线421激励标定模式，此时选择器420将标定源410连接至正向速率检测器301，同时将速率选择器410的输出416和418锁定在它们的电流值上。这禁止在时钟提取路径中的伴随变化，时钟提取路径包括跃迁检测器320和窄带滤波器330。

响应监测器450在输入452接收来自正向速率检测器301的输出303的速率估测信号RE。在自动标定模式中，响应监测器450将速估测信号RE与每个预定比特率f_ref进行比较。响应监测器450在输出456产生第二控制信号RM，它响应于速率估测信号RE与预定比特率f_ref之间的差。速率选择器410在参数更新输入412接收控制信号RM并基于控制信号RM调节例如其速率选择算法或者调节用于设定控制信号RS₁和RS₂的查看表中的项目。例如，速率选择器410可以采用g₁₁、g₁₂、g₂₁、g₂₂和/或函数ε₁和ε₂来调节方程式(8)和(9)中G₁和G₂的映射。

                       离散正向速率检测器

输入信号155中跃迁之间的时间间隔可以表示为Δt＝nτ_bit，这里n是大于或等于1的整数，τ_bit是输入信号155的比特周期。换句话说，τ_b1t等于输入信号155的比特率频率f_bit的倒数。正向速率检测器301可以从输入信号155中多个相继跃迁，估测输入信号155中的比特率，它可以表示行程n的值的集合{n}。从跃迁的这个集合，正向速率检测器301可以确定跃迁之间的最小监测间隔τ_min，它可以表示为： ${\mathrm{\τ}}_{\min }=\underset{\left\{n\right\}}{\min }\mathrm{\Δt}.$

此外，τ_min可以将比特率τ_bit的非偏置估测表示如下： $\underset{P(n=1)-0}{\lim }{\mathrm{\τ}}_{\min }={\mathrm{\τ}}_{\mathrm{bit}}$

诸如输入信号155的数字信号可以具有随机比特图案或者可以具有受时钟编码制约的预定比特图案。对于比特的随机序列，行程n的离散几率密度为P(n)＝2^-n。对于小的n值，例如n＜5，利用分组编码对其进行编码的行程分布也可以近似为2^-n。这表示n＝1的单个比特间隔经常与数字信号的这些类型一起出现，例如约占时间的50％。基于输入信号155中单个比特率间隔的高发生率，正向速率检测器301可以快速且可靠地由τ_min的测量结果估测f_bit。此外，由输入信号155表示的数据包的先导序列可以包括‘1010’图案，允许近乎瞬时检测输入信号155的速率。

图5示出按照本发明一个实施例的正向速率检测器301的电路图，它进行离散间隔脉宽自动相关。如图所示，正向速率检测器301包括N个选通延迟段S₁至S_N、上升边缘触发D型触发电路530₁至530_N、R-S锁存器550₁至550_N，缓冲器560和570、计数器540、以及N行优先编码器590，这里N是大于1的整数。

延迟段S₁-S_N以串联方式彼此连接，这里每个延迟段S₁-S_N依次延迟时间τ_i，由输入信号155开始的下降边缘，这里1≤τ≤N。根据本实施例，τ_i的特定值在延迟段S₁-S_N可以不同。正如图5所示，延迟段S₁-S₃分别包括可重新设定下降边缘触发的延迟元件510₁-510₃和OR/NOR门520₁-520₃。每个边缘触发的延迟元件510₁-510₃的输出连接至OR/NOR门520₁-520₃的各个第一输入524₁-524₃。然而，最后延迟段S_N包括延迟元件514_N和倒相器580，而不是OR/NOR门。

缓冲器560接收输入信号155，它驱动延迟段S₁。延迟段S₁包括延迟元件510，由至OR/NOR门520₁的第一输入对其输出514进行感测，它包括互补输出526₁和输出528₁。OR/NOR门520₁的输出528₁驱动下一个延迟段S2。于是，输入信号155的下降边缘跃迁相继通过每一个延迟段S₁-S_N。例如，延迟元件510₁使延迟段S₁的输出528₁延迟时间τ₁，延迟元件510₁和510₂使延迟段S₂的输出528₂延迟时间τ₁+τ₂。因此，通过k个延迟段的总延迟可以表示为 $\underset{i=1}{\overset{k}{\mathrm{\Σ}}}{\mathrm{\τ}}_i.$

当输入跃迁通过延迟段S₁-S_N传播时，相继的输出528₁-528₃可以从高状态跃迁到低状态，而相应的互补输出526₁-526₃可以从低状态跃迁到高状态。输入信号155中每个下降边缘开始一系列脉冲，然后将它们与随后到达的输入信号155中的上升跃迁进行比较。D型触发电路530₁至530_N在输入信号155中随后的上升跃迁时通过锁存延迟输出526₁-526_N和584的状态而进行比较。

R-S锁存器550₁至550_N，分别经“SET”输入552₁-552_N接收并存储D型触发电路输出536₁-536_N。R-S锁存器550₁至550_N的输出556₁-556_N连接至N行优先编码器590的输入595₁-595_N，它在输出598处产生有效输出536₁-536_N的数目的二进制等效值。

计数器540的时钟输入542连接至输入信号155。计数器540在输出544处产生脉冲，它在输入信号155中的预定个数(例如32)的跃迁后使R-S锁存器550₁至550_N复位。

通过把净时间延迟划分成小的间隔τ₁+τ_N以及经缓冲器570的公共控制线574使每个延迟元件526₁-526_N同时复位而实现高速度操作。缓冲器570使同时复位信号延迟，以致于D型触发电路530₁至530_N的最低保持时间要求得到满足。

正向速率检测器301的操作可以在输入信号155的上升边缘跃迁以及输入信号155的下降边缘跃迁时开始。正向速率检测器301可以包括例如一复制电路，它由输入信号155的逆复制驱动，用于对输入信号155中上升跃迁后的输入信号155中每个脉冲的长度进行感测。

图6a-6e示出按照本发明一个实施例的输入信号155当它通过延迟段S₁-S_n传播时的定时图。图6a-6c示出当它通过延迟段S₁-S_n传播时输入信号155中下降边缘跃迁。在输入信号155中一个脉冲结束时，被延迟的边缘可以通过一部分或全部延迟段S₁-S_n。因为输入信号155中持续时间最短的脉冲将通过最少个数的延迟段S₁-S_n，当延迟时间τ_i的和满足约束条件 ${\mathrm{n\&tau;}}_{\mathrm{bit}}<\underset{i=1}{\overset{k}{\mathrm{\&Sigma;}}}{\mathrm{\&tau;}}_i$ 时，第k个延迟段S_k的输出528_k处于高状态，这里τ_bit等于输入信号155的比特率频率f_bit的倒数。

如图6b-6e所示，延迟段S₁和S₂的输出528₁和528₂分别在输入信号155的nτ_bit周期内被激励，而延迟段S₃和S₂的输出528₃和584在该时间周期内不被激励。由图6d-6e中虚线所表示的波形分别表示较长持续时间的输入脉冲的输出528₃和584的状态。在少量的跃迁输入信号155后，这与行程分布P(n)有关，在输入信号155中出现n＝1的脉冲，在此之后，输出556₁-556_n的状态代表τ_bit的上和下边界。当计数器540的脉冲例如偶然地使R-S锁存器550₁-550_n复位时，输出556₁-556_n的状态跟踪τ_bit的增加或减小值。优先编码器590在输出598处从输出556₁-556_n的状态导出τ_bit的二进制表示。这一τ_bit二进制表示是速率估测信号RE，它是由τ_bit和τ₁-τ_N的特定值唯一确定的。通过用τ₁-τ_N值的不同组合进行多次扫描可以改善τ_bit的估测的分辨率。

表1列出输入信号155中几个公共的线路速率和段延迟τ₁，后者可用于区分线路速率。前两列分别列出输入信号155的一些公共线路速率f_bit和相应的比特间隔τ_bit。第三列列出净延迟，用于区分相继的速率，它是两个相继速率的τ_bit的平均。由于通过k个延迟段的净延迟可以表示为 $\underset{i=1}{\overset{k}{\mathrm{\&Sigma;}}}{\mathrm{\&tau;}}_i,$ 段延迟τ_i代表第三列中所列出的净延迟之间的差。被列在第四列中并可以实现的段延迟演示了离散速率检测器301在宽的线路速率范围上操作的可行性。

                             表1

线路速率(MHz)	周期τbit(nsec)	净延迟	段延迟τ.(nsec)
				2488.3212501065800622.08531265194155.52132.512551.84	0.4020.8000.9391.2501.6081.8333.7445.1446.4307.5478.00019.29	---0.6010.8701.0951.4291.7462.8294.4595.7876.9897.77413.645	------0.2690.2250.3340.3171.0831.6301.3281.2020.7855.871

                                                         延迟段

图7是按照本发明实施例的延迟段S₂(示于图5中)的电路图。尽管示出延迟段S₂的电路图，但是，延迟段S₁和S₃-S_N显然是相同的。利用选通微分放大器，通过将在延迟电路510₂的传统实施中发现的阈值函数与OR/NOR门相合并，可以使高速性能最佳化。延迟段S₂的输入512₂驱动晶体管Q₇₀₂的基极，后者用作电压跟随器。Q₇₀₂的发射极和可编程电流源I₇₀₈通过电阻R₇₀₆在输出514₂处连接至电容C₇₀₄。来自Q₇₀₂的发射极的电流使C₇₀₄迅速充电至预定值，而来自I₇₀₈的电流以控制速率使C₇₀₄放电。输出514₂处的电压被选通微分放大器感测，后者包括Q₇₂₀和Q₇₂₂。Q₇₂₀和Q₇₂₂的基极分别连接至输出514₂和参考电压V₇₄₀。Q₇₂₀和Q₇₂₂的发射极经节点730连接至固定电流源I₇₃₀。

选通晶体管Q₇₂₄的基极经第二输入522₂连接至公共控制线574。Q₇₂₄的集电极和发射极分别连接至输出526₂和节点730。放大器在输出526₂和528₂处分别具有倒相和非倒相输出。连接至Q₇₂₂集电极的输出528₂是从R₇₂₈上电压降获得的。连接至Q₇₂₀和Q₇₂₄集电极的输出526₂是从R₇₂₆上电压降获得的。参考值V₇₄₀经控制节点742被正反馈改变，节点742连接至输出526₂，提供阈值电平回差。或是在输出514₂或是在公共控制线574处的大于由参考V₇₄₀设定的电压迫使输出526₂到低状态以及迫使输出528₂到高状态。在最后延迟段S_N中，可以省略对应于Q₇₂₄的选通晶体管。

在初始静状态中，输入512₂和公共控制线574可以处于高状态，输出526₂可以处于低状态。在这种情况中，输入512₂上的高信号控制Q₇₂₄预置电容C₇₄₀上的电压。公共控制线574上的高信号激励Q₇₂₄并迫使输出528₂驱动下一个延迟段S₃到高状态，即使在C₇₀₄上电压达到预定值前亦如此。当输入信号155从高状态跃迁到低状态时，公共控制线574变低并使Q₇₂₄截止。初始状态由C₇₀₄上的预定电压维持，它控制Q₇₂₀。根据前一延迟段S₁的时间常数和低状态的持续时间，输入512₂处的电压在输入信号155从高状态跃迁到低状态后有时可以跃迁到低状态。这使Q₇₀₂截止并允许C₇₀₄通过I₇₀₈的电流放电。如果低状态的持续时间很充足，输出514₂的电压降低到由V₇₄₀设定的参考电压以下，引起输出526₂跃迁到高状态，输出528₂跃迁到低状态。输出528₂的低状态激励下一延迟段S₃中的延迟元件510₃。

通过输出526₂的正反馈可以改善跟随阈值检测的响应时间，以缓慢改变V₇₄₀。与延迟段S₂相关的时间延迟τ₂受输出514₂处的电荷守恒控制。时间延迟τ₂的值可以由C704上预置电压V_预置、当控制处于低状态时参考电压V₇₀₄的值V₇₄₀ ^th、切换阈值处的微分放大器偏移电压V_OS ^th、电容C₇₀₄的值、与输出514₂相关的杂散电容C_S、电流I₇₀₈、Q₇₂₀的基极电流I_b和存储在Q₇₀₂发射极中的电荷Q₂(I₇₀₈)确定。这一关系可以表示如下： $(I_{708}+I_b){\mathrm{\&tau;}}_2=(V_{\mathrm{PRESET}}-V_{740}^{\mathrm{th}}-V_{\mathrm{OS}}^{\mathrm{th}})(C_{704}+C_S)-Q_2\left(I_{708}\right)......\left(10\right)$

离散速率检测器的分辨率取决于时间延迟τ₁-τ_N的选择，它可以例如通过每个相应延迟段S₁-S_N的电流I₇₀₈的值来编程。

                       连续正向速率检测器

图8是按照本发明实施例的正向速率检测器301的方框图，它执行连续脉宽自动校正。如图所示，正向速率检测器301包括最短间隔相关器840、反馈电路830、和输出303。输出303，其值是速率估测信号RE，它接收反馈电流830的输出836。

最短间隔相关器840包括可调(或可编程)边缘触发时间间隔发生器810和边缘跃迁比较器820。

时间间隔发生器810在输入812和816处分别接收输入信号155和反馈电路830的输出836。响应于输入信号155中的跃迁，时间间隔发生器810在输出814处产生延迟了时间τ的相应跃迁，后者受速率估测信号RE控制。另一方面，响应于输入信号155中的跃迁，时间间隔发生器810在输出814处可以产生延迟了一组时间τ的一组相应跃迁，它们可以具有不同的值并受速率估测信号RE的控制。

τ的值通过已知关系τ＝τ(RE)与速率估测信号RE相关。时间间隔发生器810可以例如这样实施，即速率估测信号RE与τ(RE)的乘积一阶接近于常数。

边缘跃迁比较器820在输入822和824处分别接收输入信号155和间隔发生器810的输出814。边缘跃迁比较器820的输出826产生一信号，是与τ与τ_bit之间的差单调地相关。当在τ时间消逝前出现输入信号155中下一跃迁时，边缘跃迁比较器820在输出826处产生一正脉冲。输出826被反馈电路830的输入832接收，后者在输出836处输出速率估测信号RE，调节τ使得脉冲的预定速率在输出826处产生。反馈电路830中的时间常数经输入834可由输入信号155中跃迁的速率控制。来自输出826处的脉冲的预定速率可以具有恒定占空比。另外，预定速率可以取决于输入信号155中跃迁的速率。

在一个实施例中，速率估测信号RE与1/τ之间的关系可以例如为线性关系。反馈电路830的输出836经至间隔发生器810的输入816的负反馈控制τ。负反馈这样设定速率估测信号RE，即使得τ(RE)等于τ_bit。因此，输入信号155的比特率频率f_bit可以基于速率估测信号RE来确定，因为比特率频率f_bit与速率估测信号RE近似成正比。此外，为了减低速率估测信号RE中的噪声，正向速率检测器301还可以包括例如反馈电路830或速率选择器301中的模拟或数字装置，用于滤除速率估测信号RE中的噪声。

根据本发明的另一实施例，正向速率检测器301可以利用脉宽自动相关方法估测τ_bit。图9a-9d示出按照这个实施例的输入信号155的定时图、时间间隔发生器810的输出814、边缘跃迁比较器820的输出826。图9e示出对于τ的不同值和τ_bit的任意固定值在输出826处值的分布。

图9a示出在时间Δt＝0时出现跃迁以及在Δt＝τ_bit出现下一跃迁的输入信号155。在Δt＝0的跃迁触发时间间隔发生器810，其输出脉冲被延迟了τ。τ的三个值由快F、慢S和对准A表示。

图9b和9c示出两个不同实施例的时间间隔发生器810的输出814的状态。图9d示出这两个实施例的边缘跃迁比较器820的输出826的状态。

在第一实施例中，时间间隔发生器810包括一个或多个可复位的边缘触发延迟元件，例如图5中所示的延迟元件510₁-510_N。正如图9b所示，在这个实施例中，时间间隔发生器810在输出814处产生一脉冲，它在τ时间消逝后开始并被输入信号155中下一跃迁所复位。

在第二实施例中，时间间隔发生器包括一边缘触发单冲，下面将详细描述。如图9c所示，在这个实施例中，时间间隔发生器810在输出814处产生单个脉冲，在时间Δt＝0时开始，它具有持续时间τ。

在这两个实施例中，如果时间τ设定为短于τ_bit，正如F表示的，在时间τ消逝后，输入信号155中下一个跃迁出现在Δt＝τ_bit。如果将时间τ设定为长于持续时间τ_bit，正如S表示的，在时间τ消逝前，输入信号155中的下一跃迁出现在Δt＝τ_bit，输出826设定为高状态。

当τ＝τ_bit时，时间间隔发生器810输出814处产生的脉冲与输入信号155之间完全对准，正如A表示的，在τ_bit处出现输入信号155跃迁与τ重叠。当完全对准时，输出826可以处于高或低状态。在时间τ之后很长时间出现的输入信号155的跃迁可以忽略，因为它们可以用Δt＝nτ_bit和n≥2的一连串比特来表示。

图9e示出对于不同值的τ和给定值的τ_bit由输出826假设的值的分布。这一分布代表最短间隔相关器840的传递函数，它包括时间间隔发生器810和边缘跃迁检测器820。基于相对频率的统计解译，图9e中的图形还示出输出826处的平均值，这是在输入信号155的多次跃迁情况后观测到。图9e中的图形在τ＝τ_bit处具有陡峭的斜率，它区分条件F与S。F与S之间的跃迁的形状可以通过例如行程n的分布P(n)来确定。

边缘跃迁比较器820将输入信号155的尾部边缘与时间间隔发生器810的输出814之间的间隔进行比较，经反馈电路830，将τ调节到值τ_bit＝1/f_bit。在反馈电路830的设定时间后，经过调节的τ代表τ_bit的估测值。因此，在这个实施例中，谐波锁定并不发生，因为估测的τ_bit是与f_bit唯一相关的。

                          最短间隔相关器

图10示出按照本发明一个实施例的最短间隔相关器840(图8所示)的电路图。在这个实施例中，对输入信号155中下降边缘跃迁和上升边缘跃迁的响应通过两个分别路径实现的。最短间隔相关器840被分为下降边缘触发最短间隔相关器1090和上升边缘触发最短间隔相关器1092。最短间隔相关器1090和1092各自执行图8所示的时间间隔发生器810和跃迁比较器820的功能。

最短间隔相关器1090和1902包括输入826₁和826₂、它们共同形成最短间隔相关器840的的输出826。尽管最短间隔相关器1090和1092包括分别的输出826₁和826₂，它们各自的输入302₁和302₂连接至输入信号155。

最短间隔相关器1090包括非倒相缓冲器1010、电容器C₁₀₁₈、可编程电流源I₁₀₁₆、比较器1030、电压参考V₁₀₃₈、非倒相缓冲器1050和正边缘触发D型双稳态多谐振荡器1070。最短间隔相关器1092包括倒相缓冲器1020、电容器C₁₀₂₈、可编程电流源I₁₀₂₆、比较器1040、电压参考V₁₀₄₈、倒相缓冲器1060和正边缘触发D型双稳态多谐振荡器1080。

输入302(包括节点302₁和302₂)接收输入信号155。节点302₁分别与最短间隔相关器1090中的缓冲器1010和1050的非倒相输入1012和1052连接。缓冲器1010的输出1014经节点1003连接至电容器C₁₀₁₈、可编程电流源I₁₀₁₆和比较器1030的输入1032。比较器1030的参考输入1034连接至电压参考V₁₀₃₈。比较器1030的输出1036连接至D型双稳态多谐振荡器1070的D输入1072，其时钟输入1074受缓冲器1050的输出1054驱动。

节点3022分别与最短间隔相关器1092中的缓冲器1020和1060的倒相输入1022和1062连接。缓冲器1020的输出1024经节点1004连接至电容器C₁₀₂₈、可编程电流源I₁₀₂₆和比较器1040的输入1042。比较器1040的参考输入1044连接至电压参数V₁₀₄₅。比较器1040的输出1046连接至D型双稳态多谐振荡器1080的D输入1082，其时钟输入1084受缓冲器1060的输出1064驱动。D型双稳态多谐振荡器1070和1080的输出1076和1086分别形成输出826₁和826₂。可编程输入1017和1027经输入816分别控制电流源I₁₀₁₆和I₁₀₂₆。

最短间隔相关器1090和1092的操作是相似的，不同的是所有的处理是在输入信号155的相反跃迁上有效的。最短间隔相关器1090的操作如下；输出端口1014假设当输入1012处于高状态时具有V_PRESET预置输出电平的低阻抗状态，以及假设当输入1012处于低状态时的高阻抗状态。例如，V_PRESET可以比参考电压V₁₀₃₈大。输入信号155的高状态引起缓冲器1010将电容器C₁₀₁₈充电至V_PRESET。

当输入信号155经受从高到低状态的跃迁时，禁止从缓冲器1010输出1014的电流流动，电容器C₁₀₁₈通过I₁₀₁₆的可编程电流自由放电。如果输入信号155中低状态的持续时间足够长，节点1003处的电压下降到由V₁₀₃₈设定的电平之下，比较器1030的输出1036跃迁到低状态。当输入信号155经受下一个从低到高的跃迁时，D型双稳态多谐振荡器1070经缓冲器1050的输出1054处的上升边缘处的跃迁，捕获在时间Δt＝nτ_bit时输出1036的状态。

电容器C₁₀₁₈从V_PRESET放电到V₁₀₄₈所需的时间是τ(I₁₀₁₆)。如果Δt＞τ(I₁₀₁₆)，输出826₁可以处于低状态，如果Δt＜τ(I₁₀₁₆)可以处于高状态。当τ＜τ_bit时输出826₁可以总是为低。如果τ＞τ_bit，存在一个行程n的较小值，对此，输出826₁可以处于高状态。然而，对于大的n，输出826₁可以处于低状态。

图9e示出在行程n的典型值上经过平均的输出826₁的值的分布。时间常数τ(I₁₀₁₆)可以表示如下： $(I_{1016}+I_b)\mathrm{\&tau;}=(V_{\mathrm{PRESET}}-V_{1038}-V_{\mathrm{OS}}^{\mathrm{th}})(C_{1018}+C_S){-Q}_{0\_1014}\left(I_{1016}\right).......\left(11\right)$

式中：V_OS ^th是在比较器1030的阈值下的偏置电压，C_S是与节点1003相关的杂散电容，I_b是比较器1030的输入偏置电流，Q_{0_1014}(I₁₀₁₆)是当缓冲器101被截止时被输出1014去除的电荷。

对于输入信号155中的上升边缘跃迁，在最短间隔相关器1092中产生相似的操作。输出826₁和826₂表示τ是否大于或小于τ_bit。按照一个实施例，可以使用输出826₁和826₂利用负反馈通过I₁₀₁₆和I₁₀₂₆控制τ。速率估测信号RE可以由实现τ＝τ_bit所需的控制信号816的值来确定。

图10的最短间隔相关器1090构成单极最短间隔相关器的一个实施例，它在输入信号155的下降边缘是有效的。单极最短间隔相关器1090可以包括可编程的选通延迟，它包括缓冲器1010、电容器C₁₀₁₈、电流源I₁₀₁₇、比较器1013和D型双稳态多谐振荡器1070。D型双稳态多谐振荡器1070可以包括两个锁存器(未示出)，它经时钟输入1074受节点3021控制。在一个实施例中，1070中的一个锁存器可以与可编程选通延迟共享，产生下降边缘触发的不可重新触发的单冲。通过并行地进行几次锁存和比较操作，在一个实施例中可以实现更高的操作速度。

图11示出按照本发明一个实施例的单极最短间隔相关器1090的一种发射极耦合逻辑(ECL)实施。单极最短间隔相关器1090包括边缘跃迁比较器1104和下降边缘触发的不可重新触发的单冲1102。边缘跃迁比较器1104包括倒相器1110和1156、非倒相缓冲器1114、NOR门1130和1150和节点1138。节点1138执行线OR操作。

下降边缘触发的不可重新触发的单冲1102包括比较器1160、定时电容C₁₁₆₄、可编程的电流源I₁₀₁₆和I₁₁₇₉、二极管D₁₁₇₅和D₁₁₇₆、参考电压V_REF和V_CLAMP、运算放大器1170、NOR门1120和1140、倒相器1146、缓冲器1124和节点1128和1166。节点1128和1166各自进行线OR操作。

倒相器1110的输入1111和单冲1102的节点1144接收输入信号155。输入信号155的下降边缘触发单冲1102，在缓冲器1124的输出1127处产生一个持续时间τ(I₁₀₆₀)的输出脉冲。持续时间τ由控制电流源I₁₀₁₆直接控制或者经至I₁₀₁₆的控制输入1017间接控制。缓冲器1124的输出1127处于复位状态的高状态，在时间τ期间跃迁到低状态。单冲1102不能被输入信号155的状态中的下一个变化重新触发，直至时间τ消逝后以及输入信号返回到高状态后为止。

输入节点1144连接至NOR门1143的输入1142和NOR门1120的输入1121。NOR门1140的开路发射极输出1143经节点1128连接至NOR门1120的输入1122、倒相器1146的输入1147和缓冲器1124的非倒相开路发射极输出1126。倒相器1146的输出1148连接至NOR门1140的输入1141，产生R-S锁存器。

当输出1126为低时，节点114处的高状态设定节点1128为低状态，而输出1126的高状态超过输入1144，将节点1128设定为高状态。缓冲器1124的输出1126在时间τ可以处于高状态，并可以禁止NOR门1120对输入信号155的变化作出响应。NOR门1120的开路发射极输出1123经节点1166连接至比较器1160的开路发射极输出、电容器C₁₁₆₄和缓冲器1124的输入1125。

电容器C₁₁₆₄连接至比较器1160的非倒相输入1161、二极管D₁₁₇₅的阴极和可编程电流源I₁₀₁₆。运算放大器1170的输出1173驱动二极管D₁₁₇₅的阳极。运算放大器1170可以与输出1173与倒相输入1172之间的反馈回路中的二极管D₁₁₇₆一起配置成例如电压跟随器。

二极管D₁₁₇₆可以通过可编程的电流源I₁₁₇₈偏置在与D₁₁₇₅一样的电流密度下。节点1179控制电流I₁₁₇₈，节点1017控制电流I₁₀₁₇。控制节点1017和控制节点1179二者都连接至输入816。比较器1160的倒相输入1162连接至电压源V_REF。运算放大器1170的非倒相输入1174连接至电压源V_CLAMP。受节点1166控制的缓冲器1124的倒相输入1127形成单冲1102的输出，并连接至边缘跃迁比较器1104中门1130的输入1134。

在静止状态中，输入信号155和输入节点1144可以处于高状态，节点1128和1166可以处于低状态，节点1165的电压可以维持在V_CLAMP。当由于输入信号155中的负跃迁造成了输入节点1144跃迁到低状态时，NOR门1120的输出1123跃迂到高状态。通过电容器C₁₁₆₄的耦合迫使节点1165到高状态。通过比较器1160和C₁₁₆₅的正反馈维持节点1166在高状态直至节点1165的电压下降到V_REF。

当输入信号155跃迁到低状态后节点1166跃迁到高状态时，缓冲器1124驱动节点1128到高状态，激励第一锁存器，它包括倒相器1146和NOR门1140。当节点1128跃迁到高状态时可以接着禁止NOR门1120的输出1123。第一锁存器继续维持节点1128在高状态，禁止输入1123(它可以在节点1166在时间τ时跃迁到低状态后才被复位)。当节点1166返回到低状态且输入信号155跃迁到高状态，使单冲1102恢复到静止状态时，第一锁存器通过NOR门1140复位到低状态。由于单冲1102仅在下降边缘跃迁中触发，电容器C₁₁₁₂上的电压具有足够的时间达到稳定状态。

脉冲持续时间τ通过在节点1185的电荷守恒与电容器放电电流I_b相关，这一关系可以表示如下： $(I_{1016}+I_b)\mathrm{\&tau;}=[{\mathrm{\&Delta;V}}_{1166}\left(I_{1016\text{'}}\mathrm{\&tau;}\right)+V_{\mathrm{CLAMP}}-V_{\mathrm{REF}}-V_{\mathrm{OS}}^{\mathrm{th}}]C_{1164}......\left(12\right)$ $+(V_{\mathrm{CLAMP}}-V_{\mathrm{REF}}-V_{\mathrm{OS}}^{\mathrm{th}})C_S+{\mathrm{\&Delta;Q}}_B^{\mathrm{th}}-Q_d\left(I_{1016}\right).$

式中C_S是与节点1165相关的杂散电容，Q_d是存储在二极管D₁₁₇₈中的电荷，ΔV₁₁₆₆代表输入信号155中下降跃迁触发单冲1102后在1166处的上升电压波形。

根据本发明的一个实施例，与比较器1160相关的参数如下：I_b是输入偏置电流，V_OS ^th是阈值下的输入偏移，ΔQ_B ^th是切换比较器1160所需的输入电荷。这个表示式表明，当τ＝τ_bit时，I₁₀₁₈可以与f_bit接近成正比。

非倒相缓冲器1114接收倒相器1110的输出1112，后者与单冲1102的导通延迟匹配。NOR门1130分别比较缓冲器1114与单冲1102的输出1116和1127。NOR门1130的开路发射极输出1136可以是电流脉冲，它可以是例如输入信号155中下一上升边缘与延迟时间τ后单冲1102的输出1127的上升边缘之间的时间间隔的函数。

当输入信号155跃迁到高状态时，节点1138跃迁到高状态，而单冲1102的输出1127处于低状态。NOR门1150和倒相器1156彼此相互连接，形成第二锁存器，它被节点1138处的高状态激励。如果节点1138上升到足够高，那么围绕门1150和倒相器1156的反馈回路使节点1138维持在高状态直至输入信号155跃迁到低状态，门1140的输出(它连接至NOR门1150)跃迁到高状态。

来自门1130的输出1136的电流脉冲与τ-τ_bit之间的关系可以表示如下：来自门1130的电流脉冲中的电荷Q_{0_1136}正比于τ-τ_bit-ξτ_gate，这里ξτ_gate是额定的门响应时间的固定分数。节点1138被设定为高状态的几率通过函数F_gate(Q_{0_1136})取决于Q_{0_1136}，其特性如图9e所示。节点113保持在高状态的平均时间(一旦被启动)约为 nτ_min+τ_min-ξτ_gate。利用负反馈并通过I₁₀₁₆，节点1138的信号可以用于控制τ。

                              模拟反馈电路

图12a示出按照本发明一个实施例的反馈电路830的模拟实施。在这个实施例中，反馈电路830包括加法电路1210、低通滤波器1220、微分放大器1230和参考电压V₁₂₅₀。低通滤波器1220包括输出1224，微分放大器1230包括输出1236。图12b-12d示出输入信号155的比特率的变化、低通滤波器输出1224的变化、和放大器输出1236的变化。

反馈电路830在节点832₁和832₂(它们共同形成输入832)分别接收最短间隔相关器840的输出826₁和826₂。节点832₁连接至加法电路1210的输入1212，节点832₂连接至加法电路输入1214。低通滤波器1220滤除加法电路1210的输出1216，将其施加到微分放大器1230的非倒相输入1232。参考电路V₁₂₅₀连接至微分放大器1230的倒相输入1234。放大器1230的输出1236形成反馈电路输出836。

当τ_bit＜τ时，加法器1210的输入1212和1214分别接收单极最短间隔相关器1090和1092的输出826₁和826₂的节点832₁和832₂脉冲。低通滤波器1220从加法器1210的输出1216处的合并信号中去除高频偏差。微分放大器1230对滤波器1220输出1224处经过滤波的信号与参考电压V₁₂₅₀之间的差进行放大。经过放大的V₁₂₂₄与V₁₂₅₀之间的差出现在输出1236，可以用于控制时间间隔发生器810的周期τ。微分放大器1230可以加入相位边界补偿，这是维持整个反馈回路动态稳定性所必须的。

图12b示出输入信号155的比特率f_bit从f_bit2到时间t＝0处出现的f_bit2＞f_bit1的增加。比特率的变化被最短间隔相关器840检测，后者产生在加法器1210的输入1212和1214处以及因此在输出1216处出现的脉冲速率的变化。对子t＜0，输出1224处的电平可以由最短间隔相关器840的脉冲的恒定速率来维持。图12c中的水平虚线示出在t＝0时变化前，负反馈使输出1224维持在V₁₂₅₀附近。输出1216处在t＞0时脉冲速率的变化产生输出1224的跃迁变化。在输出1236处出现的经过放大的信号是变化的直至时间间隔发生器810的周期τ设定为1/f_bit2的新值为止。

当输入信号155中出现孤立的“1”和“0”时，最短间隔相关器840可以产生输出脉冲。经节点832₁连接至下降边缘跃迁比较器输出826₁的输入1212可以是有效地跟随输入信号155中从高到低跃迁。跟随在孤立的“0”后，输出8261跃迁到高状态的几率可以由F(τ-τ_bit)表示，如图9e所示。

让P₀(n)和P₁(n)分别表示输入信号155中相继的“0”和“1”的行程n的分布。跟随在从高到低跃迁后出现孤立的“0”的几率因此为P₀(n＝1)。孤立的“0”的出现率可以表示如下：

式中 n₀和 n₁分别代表“0”和“1”的运行的平均长度。在接下来从高到低跃迁前，输出826₁维持在高状态上的平均时间间隔可以表示如下：

                持续时间＝( n₁+ξ n₀)τ_bit

边缘跃迁检测器820的的维持特性可以由参数ζ表示。在最短间隔相关器1090包括D型双稳态多谐振荡器1070的实施例中，ζ可以等于1。另一方面，在最短间隔相关器1090包括下降边缘触发的不可重新触发的单冲1102的实施例中，ζ可以等于0。如果相继游长的持续时间是独立的，输入1212的平均值可以表示如下：

V₁₂₁₂∝(孤立的0速率)×(持续时间)    (13)

对方程式13的模拟表示应用于上升边缘跃迁比较器输出826₂的输入1214。经过滤波的输出1224可以表示如下： ${\stackrel{\&OverBar;}{V}}_{1224}=\frac{({\stackrel{\&OverBar;}{n}}_0+{\mathrm{\&zeta;}\stackrel{\&OverBar;}{n}}_1)P_1\left(1\right)+({\stackrel{\&OverBar;}{n}}_1+{\mathrm{\&zeta;}\stackrel{\&OverBar;}{n}}_0)P_0\left(1\right)}{{\stackrel{\&OverBar;}{n}}_0+{\stackrel{\&OverBar;}{n}}_1}F(\mathrm{\&tau;}-{\mathrm{\&tau;}}_{\mathrm{bit}}).......\left(14\right)$

按照一个实施例，利用负反馈，低通滤波器输出1224的平均值 V₁₂₂₄可以用于控制τ。小信号增益具有独立于τ_bit的所需特征。

                          数字反馈电路

图13a示出按照本发明一个实施例的反馈电路830的数字实施。在这个实施例中，反馈电路830包括R-S锁存器1310和1312、正的D型双稳态多谐振荡器1330和1340、AND门1350和1360、N级上/下计数器1370、M级二进制计数器1390和数字-模拟转换器(DAC)1380。上/下计数器1370包括上跳时钟(Clk_U)输入1372和下跳时钟(Clk_D)输入1374。图13b-13e示出输入信号155的比特率f_bit的变化，施加于Clk_U输入1372的信号、施加于Clk_D输入1374的信号、以及DAC 1380的模拟输出1384。

反馈电路830在输入832₁和832₂分别接收最短间隔相关器840的输出826₁和826₂。反馈电路830的输入834接收输入信号155。节点832₁连接至锁存器1310的“设定”输入1312，节点832₂连接至锁存器1320的“设定”输入1322。锁存器输出1316和1326分别连接至D型双稳态多谐振荡器1330和1340的输入1332和1342。

计数器1390的时钟输入1392经输入834接收输入信号155。终端计数(TC)输出1392分别连接至锁存器1310和1320的“复位”输入1314和1324。D型双稳态多谐振荡器1330和1340的时钟输入1334和1344连接至计数器1390的第二级(Q₁)输出1394。

AND门1350分别接收来自D型双稳态多谐振荡器1330和1340的非倒相输出1336和1346的输入，以及计数器1390的TC输出1396。AND门1360分别接收来自D型双稳态多谐振荡器1330和1340的倒相输出1338和1348的输入，以及计数器1390的TC输出1396。AND门1350的输出1358连接至Clk_U输入1372，AND门1360的输出1368连接至Clk_D输入1374。

在一个实施例中，上/下计数器1370产生一个并行二进制字，它与施加于Clk_U输入1372和C1k_D输入1374的脉冲数目之间的差单调相关。在另一个实施例中，上/下计数器1370产生一个并行二进制信号，利用逐个步长表示速率估测信号RE的逐渐近似，它可以例如随施加于Clk_U输入1372和Clk_D输入1374的脉冲的图案而变化。

当经节点832₁和832₂由边缘跃迁比较器820检测到τ＞τ_bit时，锁存器1310和1320的“设定”输入1312和1324分别接收来自单极最短间隔相关器1090和1092的输出826₁和826₂的脉冲。

由单极最短间隔相关器1090产生的脉冲(它在输入信号155的下降边缘跃迁上是有效的)将输出1316设定为高状态。同样，由单极最短间隔相关器1092产生的脉冲(它在输入信号155的上升边缘跃迁上是有效的)将输出1326设定为高状态。

计数器1390对输入信号155中跃迁的数目进行模数2^M计数，这里M等于例如4。第二级(Q₁)输出1394在输入信号155的每第四个从低到高的跃迁时给D型双稳态多谐振荡器1330和1340定时脉冲，分别存储锁存器1310和1320的主流状态。

TC输出1396随输入信号155中每2^M从低到高的跃迁而跃迁到高状态，以及输入信号155中下一个从低到高的跃迁后而跃迁到低状态。TC输出1396的上升边缘可以在Q₁输出1394的脉冲的中心附近。TC输出1396上的高状态能够产生AND门输出1358和1368，并使锁存器1310和1320复位到低状态。

如果D型双稳态多谐振荡器非倒相输出1336和1346二者都处于高状态，当TC输出1396处于高状态时，输出1358跃迁到高状态，使上/下计数器1370的状态向前进一个计数。如果D型双稳态多谐振荡器倒相输出1338和1348二者都处于高状态，当TC输出1396处于高状态时，输出1368跃迁到高状态，使上/下计数器1370的状态向下减一个计数。当单极最短间隔相关器1090和1092二者检测到τ＞τ_bit时，上/下计数器1370的状态增大，当单极最短间隔相关器1090和1092中没有一个检测到τ＞τ_bit时减小。当单极最短间隔相关器1090和1092中只有一个检测到τ＞τ_bit时，上/下计数器1370的状态维持原样。利用负反馈，上/下计数器1376输出处的二进制信号可以用于控制τ。

利用例如上/下计数器1370的输出1376，反馈电路830可以在输出836产生一个数字信号。另一方面，利用例如DAC 1380的输出1384，反馈电路830在输出836可以产生一个模拟信号，DAC的输入1382连接至计数器输出1376。

图13b示出在时间t＝0时从f_bit1到f_bit2＞f_bit1输入信号155的比特率f_bit的增大。在t＝0之前，负反馈可以维持间隔发生器810的周期τ接近于1/f_bit。最短间隔相关器840可以检测比特率的变化，它导致出现在锁存器输入1312和1324上脉冲的速率的变化。在锁存器1312和1324处存在脉冲引起D型双稳态多谐振荡器非倒相输出1336和1346二者跃迁到高状态，切换Clk_U输入1372，如图13c所示。

在图13d中，Clk_D输入1374在t＝0之后不是立即被切换的，因为τ＞1/f_bit2。图13e示出DAC1380的模拟输出1384，它被上/下计数器1370产生的数字字与例如单调计数状态驱动。在上/下计数器1370中，当τ＞1/f_bit2时进行向上计数，当τ＝1/f_blt2时停止。

                               速率选择器

速率选择器310跟踪输入信号155的比特率频率的变化，而拒绝速率估测信号RE中的跃迁误差，它可以由输入信号155中的跳动和图案相关偏差引起的。图14a-14b是按照本发明的两个实施例的速率选择器310的实施的方框图。

在第一实施例中，如图14a所示，速率选择器310包括一个速率平移1402，它包括功能块1410和功能块1420。速率平移1402可以接收速率估测信号RE作为输入，它由图5的离散速率检测器310产生。速率估测信号RE在被1402平移前也可以被滤波。

在第二实施例中，如图14b所示，速率选择器310包括速率平移1402和速率估测滤波器。速率估测滤波器包括速率校正块1430、自适应滤波器1440、滤波器控制1450、速率变化检测器1460、预计速率比较器1470和加法器1480。校正块1430在输入1432处接收速率估测信号RE，它可以由例如图8所示的连续速率检测器301产生。自适应滤波器1440在输入1442接收速率校正块1430的输出1434。滤波器1440的输出可以作为另一个输入施加给速率平移1402。

速率平移块1402进行估测线路速率到控制信号RS₁和RS₂的直接一对一映射，它们分别出现在输出节点316和318上。功能块1410的输入1412和功能块1420的输入1422接收线路速率的估测结果，例如离散速率检测器301的速率估测信号RE，或者自适应滤波器1430的输出。功能块1410在节点316产生控制信号RS₁。功能块1410可以实现例如由方程式(5)隐含表示的函数或者由方程式(8)表示的关系。

功能块1420在节点318产生控制信号RS₂。功能块1420可以实现例如由方程式(5)隐含表示的函数或者由方程式(8)表示的关系。

可以采用几种传统的技术来进行一对一映射。例如，可以采用模拟计算机将速率估测信号RE转换为控制信号RS₁和RS₂。另一方面，速率检测器301或速率选择器310可以利用A/D转换器来实现，其二进制输出从控制信号RS₁和RS₂的查看表中选择一个合适项目。查看表可以包括τ_ED和f_c的速率具体参数。

在又一个实施例中，速率选择器310可以包括有限状态机器，利用例如适当的映射算法将数字化速率估测信号RE转换为控制信号RS₁和RS₂。

当与例如图8的连续速率检测器301结合使用时，速率校正1430和自适应滤波器1440可以改善线路速率估测的精确度，它被速率平移1402所接收。速率估测信号RE施加给速率校正块1430的输入1432。校正块1430的输出1434进入自适应滤波器1440的输入1442、速率变化检测器1460的输入1462、和预计速率比较器1470的输入1472。

输入1444控制滤波器1440的响应。输入信号155经节点314还分别提供给速变化检测器1460和预计速率比较器1470的输入1464和1474。在速率变化检测器1460和预计速率比较器1470内进行运算的速率经输入314可以受例如输入信号155的控制。

速率变化检测器1460包括输出1466，预计速率比较器1470包括输出1476。输出1466和1476在加法器1480中合并并提供给滤波器控制1450的输入1452。滤波器控制1450包括输出1454，将其提供给自适应滤波器1440的输入1444。自适应滤波器输出1446分别连接至功能块1410和1420的输入1412和1422。

在速率检测器301输入312处出现的速率估测信号RE可以包括可预计的或测量的误差。校正块1430可以进行算法运算，对速率估测信号RE与输入信号155的比特率之间的预计或测量差异进行补偿。

自适应滤波器1440输出改进的速率估测结果RE_F，它依赖于速率估测信号RE的当前值以及当前值与速率估测信号RE过去特性的关系。考虑到在一组离散的时间上速率估测信号RE和改进的速率估测信号RE_F的特性，速率估测信号RE的当前值和过去值可以由值{RE₁}的集合表示，而改进的速率估测信号RE_F的相应值可以由值{RE_Fj}的集合表示。自适应滤波器1440可以利用以下关系式由速率估测信号RE导出改进的速率估测信号RE_F： ${\mathrm{RE}}_{\mathrm{FK}}=\underset{i=-\&infin;}{\overset{k}{\mathrm{\&Sigma;}}}{a}_{k-i}{\mathrm{RE}}_i+\underset{j=-\&infin;}{\overset{k-1}{\mathrm{\&Sigma;}}}{b}_{k-j}{\mathrm{RE}}_{\mathrm{Fj}}......\left(15\right)$

式中a_i和b_j是可以通过输入1444主项而被编程的系数。

滤波器1440(它包括方程式15的实施)当系数a_i较大时快速地对变化的速率估测信号RE作出反映，相反，对于i＞＞1，当系数a_i较大时则缓慢反映。可以选择系数b_j以影响特定估测的持久存储后。约束 $\underset{i}{\mathrm{\&Sigma;}}{a}_i=1$ 可以防止改进的速率估测信号RE_F中的偏差，而约束 $\underset{j}{\mathrm{\&Sigma;}}{b}_j<1$ 可以转移不稳定性。系数a_i和b_j可以基于被速率校正1430校正后速率估测信号RE偏差中的图案而选择。

速率变化检测器1460可以区分提供给输入1462的速率估测信号RE的很小或不明显的起伏与经过校正的速率估测的快速或明显变化。速率变化检测器1460可以构造速率变化值的直方图，以及计算当前速率变化明显不同于最近过去的速率变化的似然性。输出1466的幅度可以反映当前速率估测的变化相对于以前变化的幅度或持续时间。进行速率变化鉴别的响应时间可以由输入1464处跃迁的速率设定。

预计速率比较器1470可以将当前速率估测信号RE与已知的公共线路速率或以前值{RE_i}(对于重要的时间间隔它们已经维持)进行比较。输出1476的幅度可以反映速率估测信号RE对已知速率或以前维持速率的近似。将速率估测信号RE与预计的速率进行比较的响应时间可以基于输入1464处的跃迁的速率来设定。

虽然已经图示并描述了目前被认为是较佳的本发明的实施例和方法。本领域的专业技术人员应当明白，可以作出各种变化和改进，对其各个元件可以作等效替换，而不偏离本发明的范围。

此外，按照本发明的教导，可以作出许多改进以适应特定元件、技术或实施，而不偏离本发明的中心范围。因此，本发明不希望局限于这里所揭示的特定实施例和方法，而是本发明包括落在所附权利要求范围内的所有实施例。

Claims (21)

1.一种从具有可变比特率的输入信号恢复时钟信号的方法，其特征在于所述方法包括以下步骤：

估测输入信号中各跃迁之间的最短时间间隔；

基于估测的最短时间间隔，确定窄带滤波器的中心频率；

在所确定的中心频率上，从输入信号提取时钟信号。

2.如权利要求1所述的方法，其特征在于进一步包括步骤：

在所述提取步骤前，产生分别对应于输入信号中跃迁的第一组多个脉冲；

基于估测的可变比特率，调节第一组多个脉冲中每个脉冲的持续时间；及

将经过调节的第一组多个脉冲输入到窄带滤波器中。

3.如权利要求1所述的方法，其特征在于：所述的估测步骤包括以下步骤：

基于估测的最短时间间隔，确定输入信号的可变比特率。

4.如权利要求1所述的方法，其特征在于：所述的估测步骤包括以下步骤：

产生与输入信号中跃迁相关的第二组多个脉冲；及

调节第二组多个脉冲中每个脉冲的持续时间，使得输入信号中跃迁之间的最短时间间隔与相应的第二组多个脉冲的持续时间相匹配。

5.如权利要求2所述的方法，其特征在于：所述的提取步骤包括以下步骤：

产生与时钟信号相位与第一组多个脉冲相位之间的差成正比的相位校正信号；及

将相位校正信号增加到产生时钟信号的振荡器的中心频率上。

6.如权利要求2所述的方法，其特征在于：所述的提取步骤包括以下步骤：

产生与时钟信号频率与第一组多个脉冲频率之间的差成正比的频率校正信号；及

将频率校正信号增加到产生时钟信号的振荡器的中心频率上。

7.如权利要求4所述的方法，其特征在于：所述的调节步骤包括以下步骤：

产生对应于输入信号中各跃迁间最短时间间隔与相应第二组多个脉冲的持续时间之间差值的电压信号；及

产生与所述电压信号成正比的电流信号，这里所述电流信号控制第二组多个脉冲中每个脉冲的持续时间。

8.一种从具有可变比特率的输入信号恢复时钟信号的方法，其特征在于所述方法包括以下步骤：

估测输入信号中各跃迁之间的最短时间间隔；

产生分别对应于输入信号中跃迁的第一组多个脉冲；

基于估测的最短时间间隔，调节第一组多个脉冲中每个脉冲的持续时间并将经过调节的第一组多个脉冲输入到窄带滤波器；

基于估测的最短时间间隔，确定窄带滤波器的中心频率；及

在窄带滤波器中从经过调节的第一组多个脉冲提取时钟信号。

9.如权利要求8所述的方法，其特征在于：所述的估测步骤包括以下步骤：

通过让输入信号依次通过一组延迟段，产生一组已经延迟的输入信号，这里，所述这组延迟段基于一组预定的延迟时间使输入信号分别延迟；

将输入信号与这组所产生的已经延迟的输入信号进行比较；及

基于预定延迟时间的总和，产生一控制信号，所述预定延迟时间小于输入信号中跃迁之间的最短时间间隔。

10.如权利要求8所述的方法，其特征在于：所述的估测步骤包括以下步骤：

通过让输入信号依次通过一组可编程延迟段，产生一组已经延迟的输入信号，这里，这组可编程延迟段基于一组预定的延迟时间分别使输入信号延迟；

将输入信号与该组产生的已经延迟的输入信号进行比较；及

基于预定延迟时间的总和，产生一控制信号，所述预定延迟时间小于输入信号中跃迁之间的最短时间间隔。

11.如权利要求8所述的方法，其特征在于：所述的估测步骤包括以下步骤：

通过让输入信号通过一可编程时间间隔发生器，产生一个或多个已经延迟的跃迁，这里，已经延迟的跃迁是基于一组延迟时间值分别产生的；

将输入信号中的跃迁与产生的已经延迟的跃迁进行比较；及

调节一个或多个延迟时间值，使得延迟时间值中的一个与输入信号中跃迁之间的最短时间间隔相匹配。

12.一种从具有可变比特率的输入信号恢复时钟信号的装置，其特征在于所述装置包括：

估测输入信号中跃迁之间的最短时间间隔的速率检测器；

产生分别对应于输入信号中跃迁的第一组多个脉冲的跃迁检测器；

从经过调节的第一组多个脉冲中提取时钟信号的窄带滤波器；及

基于估测的最短时间间隔，调节第一组多个脉冲中每个脉冲的持续时间以及接收经过调节的第一组多个脉冲的窄带滤波器的中心频率的速率选择器。

13.如权利要求12所述的装置，其特征在于：所述的速率检测器包括：

串联连接的一组延迟段，基于一组预定的延迟时间分别产生一组经延迟的输入信号；及

与所述这组延迟段分别连接的一组锁存器，用于将这组经延迟的输入信号与输入信号进行比较并基于预定延迟时间的总和产生一控制信号，预定延迟时间小于输入信号中跃迁之间的最短时间间隔。

14.如权利要求12所述的装置，其特征在于：所述速率检测器包括：

可编程的时间间隔发生器，基于一组延迟时间值分别产生一组经延迟的跃迁；及

与该可编程时间间隔发生器连接的边缘跃迁比较器，用于将这组经延迟的跃迁与输入信号中跃迁进行比较并调节一个或多个延迟时间值，使得延迟时间值中有一个与输入信号中跃迁之间最短时间间隔相匹配。

15.如权利要求12所述的装置，其特征在于进一步包括：

标定源，用于产生具有一组预定参考比特率的标定信号，这里，所述速率检测器估测标定信号的参考比特率；及

响应监测器，用于确定预定参考比特率与估测参考比特率之间的差以及调节速率选择器直至所确定的差中的一个等于0为止。

16.如权利要求12所述的装置，其特征在于：所述速率检测器包括：

间隔发生器，用于产生与输入信号中跃迁相关的第二组多个跃迁；

跃迁比较器，用于确定第二组多个跃迁中每一个的持续时间与输入信号中每个跃迁之间的时间间隔之差；及

反馈装置，用于调节第二组多个跃迁中每一个的持续时间直至所确定的差等于0为止。

17.如权利要求12所述的装置，其特征在于：所述窄带滤波器包括：

相位比较器，用于产生相位校正信号，它与时钟信号的相位与经调节的第一组多个脉冲的相位之间的差成正比；及

第一加法器，用于将相位校正信号加到产生时钟信号的振荡器的中心频率上。

18.如权利要求12所述的装置，其特征在于：所述窄带滤波器包括：

频率比较器，用于产生频率校正信号，它与时钟信号的频率与经调节的第一组多个脉冲的频率之间的差成正比；及

第二加法器，用于将频率校正信号加到产生时钟信号的振荡器的中心频率上。

19.如权利要求16所述的装置，其特征在于：所述的间隔发生器包括：

边缘触发单冲电路，用于产生与输入信号中跃迁相关的第二组多个脉冲。

20.如权利要求16所述的装置，其特征在于：所述的间隔发生器包括：

一个或多个可复位的边缘触发延迟元件，用于产生与输入信号中跃迁相关的第二组多个脉冲。

21.一种从具有可变比特率的输入信号恢复时钟信号的装置，其特征在于所述装置包括：

估测输入信号中跃迁之间的最短时间间隔的速率检测器；

与所述速率检测器连接的跃迁检测器；

与所述跃迁检测器和所述速率检测器连接的窄带滤波器，使得所述速率检测器基于估测的最短时间间隔，调节由所述跃迁检测器产生的多个脉冲中每个脉冲的持续时间以及窄带滤波器的中心频率，从输入信号中提取时钟信号。

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