CN113485523B - 一种时钟补偿方法及装置 - Google Patents

Abstract

本申请涉及时钟同步技术领域，特别涉及一种时钟补偿方法及装置。该方法应用于网络设备的主控板，所述主控板包括主时钟芯片，所述方法包括：获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY；将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1；将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步。

Description

一种时钟补偿方法及装置

技术领域

本申请涉及时钟同步技术领域，特别涉及一种时钟补偿方法及装置。

背景技术

随着TD-SCDMA、TD-LTE***高精度时间地面传送需求的出现，要求网络设备和基站设备等提供各种类型的高精度时间同步接口，***提出的1PPS+TOD高精度时间同步接口的技术，并制定高精度时间同步1PPS+TOD接口规范。其中GPS卫星定位***接收机输出时钟同步采用了1PPS+TOD接口，同时各大时钟芯片厂商均支持1PPS+TOD的时钟输入和输出模式。

1PPS+TOD同步技术，每秒同步一次时间，即每次同步的是整秒时刻，1PPS是整秒脉冲，而时间携带在TOD帧里。随着无限通信网络的发展，网络在峰值速率、网络时延、***容量等性能指标方面将出现大幅度的提升，由此对***的时间同步的要求逐步的提高，其中PTP协议精度已经达到误差在几十ns以下级别，那么1PPS同步延迟同样需要达到这个要求，此时1PPS信号在设备输入和输出的走线延迟将无法忽略，必须做精确的补偿。

目前，一种时钟补偿方式为，在时钟芯片1PPS输出和设备连接口之间，增加FPGA，把1PPS走线延迟补偿到FPGA中，由FPGA实现部分时钟芯片的时间(Counter计数)递增功能，并输出1PPS信号。然而，在时钟芯片1PPS输出和设备连接口之间增加FPGA芯片，需要FPGA实现时钟芯片RTC的功能，对FPGA要求较高。同时1PPS由FPGA产生，则时钟芯片输出的1PPS变化，需要在下一个周期才能在FPGA输出的1PPS体现出来，即延迟了1秒，时钟补偿及时性不高。

发明内容

本申请提供了一种时钟补偿方法及装置，用以解决现有技术中存在的时钟补偿及时性不高的问题。

第一方面，本申请提供了一种时钟补偿方法，应用于网络设备的主控板，所述主控板包括主时钟芯片，所述方法包括：

获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY；

将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1；

将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步。

可选地，若所述网络设备不存在时间源输入；则获取所述主时钟芯片的时间点T的步骤包括：

将本地***时间确定为所述主时钟芯片的时间点T；

若所述网络设备存在时间源输入，则获取所述主时钟芯片的时间点T的步骤包括：

获取所述时间源的时间点T’，并确定所述网络设备的输入接口至所述主时钟芯片的输入管脚之间的传输时延RX_DELAY；

将所述时间源的时间点T’和所述传输时延RX_DELAY之和，确定为所述主时钟芯片的时间点T。

可选地，所述网络设备还包括线板卡，所述方法还包括：

确定所述主时钟芯片的输出管脚至所述线板卡的时钟芯片的输入管脚之间的传输时延INNER_DELAY；

基于所述时间点T1和所述传输时延INNER_DELAY对所述线板卡进行时钟同步。

可选地，基于所述时间点T1和所述传输时延INNER_DELAY对所述线板卡进行时钟同步的步骤包括：

计算所述传输时延INNER_DELAY和所述传输时延TX_DELAY之差值；

判断所述差值是否大于等于0；

若判定所述差值大于等于0，则将所述时间点T1，传输时延TX_DELAY和所述传输时延INNER_DELAY通过所述主时钟芯片的输出管脚传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T2，其中，T2＝T1-TX_DELAY+INNER_DELAY。

可选地，所述方法还包括：

若判定所述差值小于0，则通过FPGA对所述时间点T1进行处理，得到时间点T3，其中，T3＝T1-TX_DELAY；

将所述时间点T3和所述传输时延INNER_DELAY传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T4，其中，T4＝T3+INNER_DELAY。

第二方面，本申请提供了一种时钟补偿装置，应用于网络设备的主控板，所述主控板包括主时钟芯片，所述装置包括：

获取单元，用于获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY；

确定单元，用于将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1；

传输单元，用于将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步。

可选地，若所述网络设备不存在时间源输入；则获取所述主时钟芯片的时间点T时，所述获取单元具体用于：

将本地***时间确定为所述主时钟芯片的时间点T；

若所述网络设备存在时间源输入，则获取所述主时钟芯片的时间点T时，所述获取单元具体用于：

获取所述时间源的时间点T’，并确定所述网络设备的输入接口至所述主时钟芯片的输入管脚之间的传输时延RX_DELAY；

将所述时间源的时间点T’和所述传输时延RX_DELAY之和，确定为所述主时钟芯片的时间点T。

可选地，所述网络设备还包括线板卡，所述装置还包括同步单元：

所述获取单元还用于，获取所述主时钟芯片的输出管脚至所述线板卡的时钟芯片的输入管脚之间的传输时延INNER_DELAY；

所述同步单元，用于基于所述时间点T1和所述传输时延INNER_DELAY对所述线板卡进行时钟同步。

可选地，基于所述时间点T1和所述传输时延INNER_DELAY对所述线板卡进行时钟同步时，所述同步单元具体用于：

计算所述传输时延INNER_DELAY和所述传输时延TX_DELAY之差值；

判断所述差值是否大于等于0；

若判定所述差值大于等于0，则将所述时间点T1，传输时延TX_DELAY和所述传输时延INNER_DELAY通过所述主时钟芯片的输出管脚传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T2，其中，T2＝T1-TX_DELAY+INNER_DELAY。

可选地，所述同步单元还用于：

若判定所述差值小于0，则通过FPGA对所述时间点T1进行处理，得到时间点T3，其中，T3＝T1-TX_DELAY；

将所述时间点T3和所述传输时延INNER_DELAY传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T4，其中，T4＝T3+INNER_DELAY。

第三方面，本申请实施例提供一种时钟补偿装置，该时钟补偿装置包括：

存储器，用于存储程序指令；

处理器，用于调用所述存储器中存储的程序指令，按照获得的程序指令执行如上述第一方面中任一项所述的方法的步骤。

第四方面，本申请实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使所述计算机执行如上述第一方面中任一项所述方法的步骤。

综上可知，本申请实施例提供的时钟补偿方法，应用于网络设备的主控板，所述主控板包括主时钟芯片，所述方法包括：获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY；将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1；将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步。

采用本申请实施例提供的时钟补偿方法，网络设备主时钟芯片即有1PPS输入同步时间功能，又有输出1PPS信号给其他设备做时间同步功能。时钟芯片输出的1PPS走线延迟补偿，通过调整输入1PPS信号的补偿值，达到补偿1PPS输出延迟补偿，从而达到实时对每1PPS信号进行补偿的效果。

附图说明

为了更加清楚地说明本申请实施例或者现有技术中的技术方案，下面将对本申请实施例或者现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据本申请实施例的这些附图获得其他的附图。

图1为本申请实施例提供的一种时钟补偿方法的详细流程图；

图2为本申请实施例提供的一种时钟补偿方法的过程示意图；

图3为本申请实施例提供的一种时钟补偿装置的结构示意图；

图4为本申请实施例提供的另一种时钟补偿装置的结构示意图。

具体实施方式

在本申请实施例使用的术语仅仅是出于描述特定实施例的目的，而非限制本申请。本申请和权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其它含义。还应当理解，本文中使用的术语“和/或”是指包含一个或多个相关联的列出项目的任何或所有可能组合。

应当理解，尽管在本申请实施例可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，此外，所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

示例性的，参阅图1所示，为本申请实施例提供的一种时钟补偿方法的详细流程图，该方法应用于网络设备的主控板，所述主控板包括主时钟芯片，该方法包括以下步骤：

步骤100：获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY。

本申请实施例中，若所述网络设备不存在时间源输入；则获取所述主时钟芯片的时间点T时，一种较佳地实现方式为，将本地***时间确定为所述主时钟芯片的时间点T。

也就是说，若网络设备不存在外部时间源输入，则获取到的该网络设备的本地***时间，即可作为该网络设备的主时钟芯片的基准时间点T，不会出现由于走线产生的时钟信号传输时延而导致主时钟芯片接收到的基准时间点不准确的问题。

可选地，若所述网络设备存在时间源输入，则获取所述主时钟芯片的时间点T时，一种较佳地实现方式为，获取所述时间源的时间点T’，并确定所述网络设备的输入接口至所述主时钟芯片的输入管脚之间的传输时延RX_DELAY。

也就是说，若网络设备存在外部时间源输入，主时钟芯片接收外部时间源输入的时钟信号T’，此时，由于在网络设备的输入接口至所述主时钟芯片的输入管脚之间会存在时钟信号的传输时延RX_DELAY，那么，此时需要对主时钟芯片的时间进行补偿处理，即将外部时间源的时间点T’和网络设备的输入接口至主时钟芯片的输入管脚之间的传输时延RX_DELAY之和，确定为主时钟芯片的时间点T。

步骤110：将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1。

进一步地，主控板需要将时钟信号传输至外部其它网络设备，那么，由于主控板的时钟芯片的输出管脚与网络设备的输出接口之间存在走线的情况，时钟信号传输存在传输时延TX_DELAY，那么，本申请实施例中，在时钟芯片上预先对时钟信号进行补偿处理，即将输出至外部网络设备的时间点设置为T1＝T+TX_DELAY＝T’+RX_DELAY+TX_DELAY。

步骤120：将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步。

由上可知，其它网络设备在接收到所述网络设备的输出接口传输的时钟信号为T1。

更进一步的，所述网络设备还包括线板卡，那么，所述时钟补偿方法还包括以下步骤：

确定所述主时钟芯片的输出管脚至所述线板卡的时钟芯片的输入管脚之间的传输时延INNER_DELAY；

基于所述时间点T1和所述传输时延INNER_DELAY对所述线板卡进行时钟同步。

本申请实施例中，在基于所述时间点T1和所述传输时延INNER_DELAY对所述线板卡进行时钟同步时，一种较佳地实现方式为，计算所述传输时延INNER_DELAY和所述传输时延TX_DELAY之差值；

判断所述差值是否大于等于0；

若判定所述差值大于等于0，则将所述时间点T1，传输时延TX_DELAY和所述传输时延INNER_DELAY通过所述主时钟芯片的输出管脚传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T2，其中，T2＝T1-TX_DELAY+INNER_DELAY。

更进一步的，若判定所述差值小于0，则通过FPGA对所述时间点T1进行处理，得到时间点T3，其中，T3＝T1-TX_DELAY；

将所述时间点T3和所述传输时延INNER_DELAY传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T4，其中，T4＝T3+INNER_DELAY。

下面结合具体应用场景对本申请实施例提供的网络设备的结构进行详细说明。示例性的，参阅图2所示，为本申请实施例提供的一种网络设备的结构示意图，网卡设备包括主板卡和多个线板卡(如，线板卡1，线板卡2，……，线板卡N)，主板卡的时钟扣板包括FPGA和时钟芯片(称之为主时钟芯片)，若网络设备获取到的主时钟芯片的时间点为T，则在将时钟信号通过节点3(网卡设备的输出接口)传输至外部其它网络设备时，需要确定出主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY，在主时钟芯片处预先对时间T进行补偿操作，即主时钟芯片将时间点设置为T+TX_DELAY后，将时钟信号通过网络设备的输出接口传输至外部其它网络设备，这样，外部其它网络设备接收到时钟信号的时间点即为T+TX_DELAY。

进一步地，主时钟芯片在与网络设备上的其它线板卡进行时钟同步时，由于主控板与其它线板卡之间存在传输时延INNER_DELAY，需要提前进行补偿操作，由于主时钟芯片只有一路时钟输出，且已经基于主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY进行过一次补偿，而在将时钟信号同步至其它线板卡时，时钟信号无需经过主时钟芯片的输出管脚至所述网络设备的输出接口之间的路线，那么，综合确定出的补偿值为INNER_DELAY-TX_DELAY，并基于该INNER_DELAY-TX_DELAY进行时钟补偿。

例如，如果INNER_DELAY-TX_DELAY为正值，则补偿值可以直接在线板卡的PHY上设置补偿，如果INNER_DELAY-TX_DELAY为负值，则TX_DELAY可以在主时钟输出经过的FPGA对1PPS延迟TX_DELAY时间后，再下发给对应线卡板，此时线卡板只要补偿INNER_DELAY即可。

示例性的，参阅图3所示，为本申请实施例提供的一种时钟补偿装置的结构示意图，该装置应用于网络设备的主控板，所述主控板包括主时钟芯片，该装置包括：

获取单元30，用于获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY；

确定单元31，用于将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1；

传输单元32，用于将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步。

可选地，若所述网络设备不存在时间源输入；则获取所述主时钟芯片的时间点T时，所述获取单元30具体用于：

将本地***时间确定为所述主时钟芯片的时间点T；

若所述网络设备存在时间源输入，则获取所述主时钟芯片的时间点T时，所述获取单元30具体用于：

获取所述时间源的时间点T’，并确定所述网络设备的输入接口至所述主时钟芯片的输入管脚之间的传输时延RX_DELAY；

将所述时间源的时间点T’和所述传输时延RX_DELAY之和，确定为所述主时钟芯片的时间点T。

可选地，所述网络设备还包括线板卡，所述装置还包括同步单元：

所述获取单元30还用于，获取所述主时钟芯片的输出管脚至所述线板卡的时钟芯片的输入管脚之间的传输时延INNER_DELAY；

所述同步单元，用于基于所述时间点T1和所述传输时延INNER_DELAY对所述线板卡进行时钟同步。

可选地，基于所述时间点T1和所述传输时延INNER_DELAY对所述线板卡进行时钟同步时，所述同步单元具体用于：

计算所述传输时延INNER_DELAY和所述传输时延TX_DELAY之差值；

判断所述差值是否大于等于0；

若判定所述差值大于等于0，则将所述时间点T1，传输时延TX_DELAY和所述传输时延INNER_DELAY通过所述主时钟芯片的输出管脚传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T2，其中，T2＝T1-TX_DELAY+INNER_DELAY。

可选地，所述同步单元还用于：

若判定所述差值小于0，则通过FPGA对所述时间点T1进行处理，得到时间点T3，其中，T3＝T1-TX_DELAY；

将所述时间点T3和所述传输时延INNER_DELAY传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T4，其中，T4＝T3+INNER_DELAY。

以上这些单元可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(Application Specific Integrated Circuit，简称ASIC)，或，一个或多个微处理器(digital singnal processor，简称DSP)，或，一个或者多个现场可编程门阵列(Field Programmable Gate Array，简称FPGA)等。再如，当以上某个单元通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(CentralProcessing Unit，简称CPU)或其它可以调用程序代码的处理器。再如，这些单元可以集成在一起，以片上***(system-on-a-chip，简称SOC)的形式实现。

综上可知，

进一步地，本申请实施例提供的时钟补偿装置，从硬件层面而言，所述时钟补偿装置的硬件架构示意图可以参见图4所示，所述时钟补偿装置可以包括：存储器40和处理器41，

存储器40用于存储程序指令；处理器41调用存储器40中存储的程序指令，按照获得的程序指令执行上述方法实施例。具体实现方式和技术效果类似，这里不再赘述。

可选地，本申请还提供一种时钟补偿设备，包括用于执行上述方法实施例的至少一个处理元件(或芯片)。

可选地，本申请还提供一种程序产品，例如计算机可读存储介质，该计算机可读存储介质存储有计算机可执行指令，该计算机可执行指令用于使该计算机执行上述方法实施例。

这里，机器可读存储介质可以是任何电子、磁性、光学或其它物理存储装置，可以包含或存储信息，如可执行指令、数据，等等。例如，机器可读存储介质可以是：RAM(RadomAccess Memory，随机存取存储器)、易失存储器、非易失性存储器、闪存、存储驱动器(如硬盘驱动器)、固态硬盘、任何类型的存储盘(如光盘、dvd等)，或者类似的存储介质，或者它们的组合。

上述实施例阐明的***、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机，计算机的具体形式可以是个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件收发设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任意几种设备的组合。

为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本申请时可以把各单元的功能在同一个或多个软件和/或硬件中实现。

本领域内的技术人员应明白，本申请的实施例可提供为方法、***、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(***)、和计算机程序产品的流程图和/或方框图来描述的。应理解可以由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其它可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其它可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

而且，这些计算机程序指令也可以存储在能引导计算机或其它可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或者多个流程和/或方框图一个方框或者多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其它可编程数据处理设备上，使得在计算机或者其它可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其它可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (6)

1.一种时钟补偿方法，其特征在于，应用于网络设备的主控板，所述主控板包括主时钟芯片，所述方法包括：

获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY；

将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1；

将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步；

所述网络设备还包括线板卡，所述方法还包括：

确定所述主时钟芯片的输出管脚至所述线板卡的时钟芯片的输入管脚之间的传输时延INNER_DELAY；

计算所述传输时延INNER_DELAY减去所述传输时延TX_DELAY之差值；

判断所述差值是否大于等于0；

若判定所述差值小于0，则通过FPGA对所述时间点T1进行处理，得到时间点T3，其中，T3=T1-TX_DELAY；

将所述时间点T3和所述传输时延INNER_DELAY传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T4，其中，T4=T3+INNER_DELAY。

2.如权利要求1所述的方法，其特征在于，若所述网络设备不存在时间源输入；则获取所述主时钟芯片的时间点T的步骤包括：

将本地***时间确定为所述主时钟芯片的时间点T；

若所述网络设备存在时间源输入，则获取所述主时钟芯片的时间点T的步骤包括：

获取所述时间源的时间点T’，并确定所述网络设备的输入接口至所述主时钟芯片的输入管脚之间的传输时延RX_DELAY；

将所述时间源的时间点T’和所述传输时延RX_DELAY之和，确定为所述主时钟芯片的时间点T。

3.如权利要求1或2所述的方法，其特征在于，所述方法还包括：

若判定所述差值大于等于0，则将所述时间点T1，传输时延TX_DELAY和所述传输时延INNER_DELAY通过所述主时钟芯片的输出管脚传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T2，其中，T2=T1-TX_DELAY+INNER_DELAY。

4.一种时钟补偿装置，其特征在于，应用于网络设备的主控板，所述主控板包括主时钟芯片，所述装置包括：

获取单元，用于获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY；

确定单元，用于将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1；

传输单元，用于将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步；

所述网络设备还包括线板卡，所述装置还包括同步单元：

所述获取单元还用于，获取所述主时钟芯片的输出管脚至所述线板卡的时钟芯片的输入管脚之间的传输时延INNER_DELAY；

所述同步单元，用于计算所述传输时延INNER_DELAY减去所述传输时延TX_DELAY之差值；判断所述差值是否大于等于0；若判定所述差值小于0，则通过FPGA对所述时间点T1进行处理，得到时间点T3，其中，T3=T1-TX_DELAY；

将所述时间点T3和所述传输时延INNER_DELAY传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T4，其中，T4=T3+INNER_DELAY。

5.如权利要求4所述的装置，其特征在于，若所述网络设备不存在时间源输入；则获取所述主时钟芯片的时间点T时，所述获取单元具体用于：

将本地***时间确定为所述主时钟芯片的时间点T；

若所述网络设备存在时间源输入，则获取所述主时钟芯片的时间点T时，所述获取单元具体用于：

获取所述时间源的时间点T’，并确定所述网络设备的输入接口至所述主时钟芯片的输入管脚之间的传输时延RX_DELAY；

将所述时间源的时间点T’和所述传输时延RX_DELAY之和，确定为所述主时钟芯片的时间点T。

6.如权利要求4或5所述的装置，其特征在于，所述同步单元还用于：

若判定所述差值大于等于0，则将所述时间点T1，传输时延TX_DELAY和所述传输时延INNER_DELAY通过所述主时钟芯片的输出管脚传输至所述线板卡的时钟芯片，以使得所述时钟芯片将所述线板卡的时间点设置为T2，其中，T2=T1-TX_DELAY+INNER_DELAY。