CN113452365A - 一种适用于欠采样锁相环自动频率矫正电路及矫正方法 - Google Patents

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Abstract

本发明公开了一种适用于欠采样锁相环自动频率矫正电路及矫正方法，利用了欠采样锁相环中带有死区的鉴相器的行为特征，对频率控制字进行判定，并利用了时序逻辑实现对控制字的自动校准；传统的闭环AFC是通过断开锁相环路对参考频率和输出频率计数对比一定时间内的脉冲数量来校准，其缺点是每次的校准都需要断开环路进行增加了锁定时间；开环AFC是通过比较器比较控制线电压Vctl来判断控制字是否校准，再通过时序逻辑来调整控制字，其缺点是利用了控制线电压Vctl，比较器的噪声会耦合到控制线给压控振荡器VCO提供更多的相位噪声；本发明避免了两者的缺点，使用了对带死区鉴相器输出脉冲计数的方式，实现了连续时间内欠采样锁相环的自动校准VCO控制字功能。

Description

一种适用于欠采样锁相环自动频率矫正电路及矫正方法
技术领域
本发明涉及集成电路设计领域，具体涉及一种适用于欠采样锁相环自动频率矫正电路及矫正方法。
背景技术
由于5G毫米波射频设备和高速传输技术飞速发展，而在射频设备中作为本振使用的频率综合器大多基于锁相环架构，在高速传输技术中，锁相环也作为一种必不可少的时钟源，为电路提供稳定准确的时钟。在评价一个锁相环好坏的标准中，我们主要关注其调频范围、相位噪声、功耗、等参数。射频毫米波领域对相噪的要求极高，传统锁相环中所使用的环形振荡器已经不能满足要求。因此，学术界和工业界主流应用于毫米波本振的频率综合器都是用了LC震荡器。LC振荡器能够实现较低的相位噪声性能，但却引入了另外缺点，通过对锁相环路的传输函数分析，过大的电压-频率Kvco传输系数会产生较大的输出抖动，同时也不利于锁相环的锁定。为了解决这一问题，一般采用离散的数字比特位和连续的控制电压来使锁相环中的LC压控振荡器工作在合适的范围。一般没有自动校准控制字的电路需要由芯片外部通过调试在来调校控制位使压控振荡器工作在合适的范围，本技术正是通过捕捉环路中的特征，来自动校准压控振荡器的控制位。
现存类似技术中最广为人知是闭环AFC技术与开环AFC技术。
开环AFC技术：先在锁相环启动时把环路断开，对VCO自由震荡计数和参考时钟计数，对比两个计数器的数值差值来改变VCO控制位变化，最后再实现闭环所锁定。该技术存在的问题：实现复杂、改变bit位的变化需要通过断开锁相环实现，从而延长了锁相时间，当参考时钟发生变化或者分频器分频比发生变化时，需要断开环路才能重新确定bit位，不能动态地调整bit位。
闭环AFC技术：在锁相环控制线电压Vctl接入两个比较器，在比较器两端接入比较电压，当控制线电压低于或高于某个电压，逻辑电路会使数字控制位上升或下降一位。该技术缺点是使用到了控制线电压，该电压非常敏感，直接控制VCO的频率，比较器的馈通会使控制线的电压出现纹波抖动从而导致了更差的时钟抖动。
发明内容
本发明要解决的技术问题是提供一种适用于欠采样锁相环自动频率矫正电路及矫正方法，在连续时间内，能够实现对锁相环控制字的连续校准。
为了实现上述任务，本发明采用以下技术方案：
一种适用于欠采样锁相环自动频率矫正电路，包括欠采样锁相环电路以及校准电路，其中：
锁相环电路包括欠采样鉴相器、第一电荷泵、脉冲发生器、环路滤波器以及压控振荡器，其中，欠采样鉴相器、第一电荷泵、环路滤波器和压控振荡器依次连接，脉冲发生器连接至第一电荷泵，参考信号Vref分别接入欠采样鉴相器以及脉冲发生器；压控振荡器的输出端连接至欠采样鉴相器和分频器；
校准电路包括死区鉴相器、数字电路和第二电荷泵，其中，所述参考信号Vref接入死区鉴相器，死区鉴相器的输出信号一方面进入第二电荷泵，另一方面进入数字电路；数字电路的输出连接至压控振荡器；压控振荡器的输出经过分频器产生分频信号Vdiv并进入所述死区鉴相器。
进一步地，所述适用于欠采样锁相环自动频率矫正电路包含两个环路：采样锁相环路SSPLL和频率锁定环路FLL；
频率锁定环路FLL包含上述的死区鉴相器、第二电荷泵、环路滤波器、分频器以及压控振荡器；首先鉴别输入参考信号Vref和分频器的输出信号Vdiv的频率差，死区鉴相器会产生输出信号up和down来控制第二电荷泵对环路滤波器的充放电，从而影响环路滤波器输出给压控振荡器的连续调谐电压，频率锁定环路FLL具有粗锁定的功能，辅助欠采样锁相环路SSPLL的锁定；
欠采样锁相环路SSPLL中包括欠采样鉴相器、脉冲生成器、第一电荷泵、环路滤波器、以及压控振荡器；经历了频率锁定环路的粗锁定以后，此时Vref和Vdiv的频率相同，但相位不同，欠采样锁相环路SSPLL直接利用压控振荡器的输出反馈给欠采样鉴相器，从而通过采样鉴相器和脉冲生成器控制第一电荷泵对环路滤波器的充放电，再者改变了压控振荡器VCO的连续调谐电压Vctl，最终实现完全的相位锁定。
进一步地，在相位锁定的时候频率锁定环路FLL停止工作，死区鉴相器的输入为频率锁定环路FLL输出的分频信号Vdiv以及入参考信号Vref，输出信号号up和down给到了环路滤波器和数字电路中，数字电路经过运算以后把比特信号给压控振荡器的调谐控制字端，这样一来，在锁定的时候频率锁定环路FLL停止了工作，继而校准电路也停止了工作，没有丝毫有用的信号进入到校准电路，保证了锁相环在正常锁定时候的性能。
进一步地，所述死区鉴相器包括有4个D触发器101、102、105、106和2个压控延时单元103、104，D触发器101和102的输入端D接到高电平，压控延时单元103、104接入控制电压Vbias，参考信号Vref接入101和103单元，频率锁定环路FLL输出的分频信号Vdiv接入D触发器102和压控延时单元104单元的D端，D触发器101和102的输出端Q分别接到了D触发器105和106的D端并且同时接入一个与门的输入端，与门的输出端接到D触发器101和102的重置端，D触发器105、106的
Figure BDA0003147277730000031
端分别输出信号up和down。
进一步地，所述数字电路包括有两个N位计数器201、202、两个脉冲生成器203，204、一个M位加法逻辑单元205、一个M位减法逻辑单元206、两个延时器207，208和两个M位正向时钟D触发器209，210、两个M位反相时钟D触发器211、212以及一个M位双路选择器213；
所述死区鉴相器的输出信号down和up分别接入计数器201和202的输入端，201和202的输出端分别接入脉冲生成器203和204的输入端；203的输出端接到加法逻辑单元205以及接到一个延时单元207，204的输出端接到减法逻辑单元以及接到另一个延时单元208，延时单元207的输出接到了209和211的时钟输入端，而延时单元208的输出接到了210和212的时钟输入端；加法逻辑单元205和加法逻辑单元206的输出分别接到了D触发器209和D触发器210的输入端，最后由D触发器211和D触发器212的输出接到了M位双路选择器213的输入，而213的输出则是压控振荡器VCO的控制字，同时反馈给205和206的输入端作为下一次计算的基数。
一种适用于欠采样锁相环自动频率矫正方法，包括以下步骤：
步骤1，参考信号Vref和Vdiv输入到了死区鉴相器，当压控振荡器VCO调谐控制字不准确的时候，死区鉴相器会在输出信号up或down出现周期性脉冲；
步骤2，把down和up信号接到数字电路Digital中，通过数字时序逻辑进行判定和校准，当判定为VCO的调谐控制字不准确的时候，自动地寻找准确的控制字，并传递给VCO；
步骤3，现在VCO控制字与实际控制字对准，SSPLL锁定，则FLL不再工作，而up和down都不再产生脉冲，计数器201和202没有捕捉到任何脉冲消息，从而判定VCO控制字已经校准。
进一步地，所述步骤2中，当down和up信号出现了周期脉冲，则N位计数器201或202会对其脉冲进行累积，如果down或up信号出现了N次，则会判定此时锁相环路的频率控制字失控，此时会产生一个脉冲信号给M位加法逻辑单元205或M位减法逻辑单元206，M位加法逻辑单元205或M位减法逻辑单元206进行运算以后，延时单元207、延时单元208、D触发器209、D触发器210、D触发器211、D触发器212只会让M位加法逻辑单元205或M位减法逻辑单元206执行一次，M位加法逻辑单元205或M位减法逻辑单元206的输出结果会通过M位双路选择器213会更新到VCO的调谐控制字上同时会更新205和206的输入作为下一次计算的基数。
与现有技术相比，本发明具有以下技术特点：
本发明的校准技术，结合了传统两种校准技术的优点并摒除了部分缺点，本发明校准技术，不需要断开环路，可以实现实时校准，这大大提升了校准的时间，同时也不需要利用到Vctl的电压，Vctl电压是锁相环非常敏感的电压线，避免利用其电压保证了该电压的纯度。
附图说明
图1为校准电路与欠采样锁相环电路连接示意图；
图2为本发明实现的死区鉴相器结构；
图3为本发明实现的数字电路Digital的结构；
图4为本发明实现的死区鉴相器的工作说明图片1；
图5为本发明实现的死区鉴相器的工作说明图片2；
图6为搭配了死区鉴相器的欠采样锁相环失锁状态响应；
图7为本发明数字时序逻辑在Cadence中具体实现电路；
图8为本发明数字时序逻辑仿真结果；
图9为本发明应用在真实欠采样锁相环电路；
图10为本发明应用在真实欠采样锁相环电路仿真结果。
具体实施方式
参见图1，一种适用于欠采样锁相环自动频率矫正电路，包括欠采样锁相环电路以及校准电路，其中：
锁相环电路包括欠采样鉴相器SSPD、第一电荷泵CP、脉冲发生器Pulser、环路滤波器LP以及压控振荡器VCO，其中，欠采样鉴相器、第一电荷泵、环路滤波器和压控振荡器依次连接，脉冲发生器连接至第一电荷泵，参考信号Vref分别接入欠采样鉴相器以及脉冲发生器；压控振荡器的VCO的输出端连接至欠采样鉴相器SSPD和分频器/N。
校准电路包括死区鉴相器PFD w/i DZ、数字电路Digital，其中，所述参考信号Vref接入死区鉴相器，死区鉴相器的输出信号up/down一方面进入第二电荷泵，另一方面进入数字电路；数字电路的输出连接至压控振荡器；压控振荡器的输出经过分频器产生分频信号Vdiv并进入所述死区鉴相器。
本发明包含两个环路，即欠采样锁相环路SSPLL和频率锁定环路FLL：
频率锁定环路FLL包含上述的死区鉴相器、第二电荷泵、环路滤波器、分频器以及压控振荡器；首先鉴别输入参考信号Vref和分频器的输出信号Vdiv的频率差，死区鉴相器会产生输出信号up和down来控制第二电荷泵CP对环路滤波器LF的充放电，从而影响环路滤波器LF输出给压控振荡器VCO的连续调谐电压，频率锁定环路FLL具有粗锁定的功能，辅助SSPLL的锁定。
欠采样锁相环路SSPLL中包括欠采样鉴相器SSPD、第一电荷泵CP、环路滤波器LF、以及压控振荡器VCO；经历了频率锁定环路FLL的粗锁定以后，此时Vref和Vdiv的频率相同，但相位不同，欠采样锁相环路SSPLL可以直接利用VCO的输出反馈给欠采样鉴相器SSPD，从而通过采样鉴相器SSPD控制第一电荷泵CP对环路滤波器LF的充放电，再者改变了压控振荡器VCO的连续调谐电压Vctl，最终实现完全的相位锁定；在相位锁定的时候频率锁定环路FLL也会停止工作，死区鉴相器的输入为频率锁定环路FLL输出的分频信号Vdiv以及入参考信号Vref，输出信号up/down给到了环路滤波器LF和数字电路Digital中，数字电路经过运算以后把bit信号给压控振荡器VCO的调谐控制字端，这样一来，在锁定的时候频率锁定环路FLL停止了工作，继而校准电路也停止了工作，没有丝毫有用的信号进入到校准电路，保证了锁相环在正常锁定时候的性能；特别地，两个环路的环路滤波器和压控振荡器共有。
参见图2，给出了本发明中死区鉴相器PFD w/i DZ的结构示意图。
本发明中的死区鉴相器包括有4个D触发器(101、102、105、106)和2个压控延时单元(103、104)，D触发器101和102的输入端D接到高电平，压控延时单元103、104接入控制电压Vbias，参考信号Vref接入101和103单元，频率锁定环路FLL输出的分频信号Vdiv接入D触发器102和压控延时单元104单元的D端，D触发器101和102的输出端Q分别接到了D触发器105和106的输入端D端并且同时接入一个与门的输入端，与门的输出端接到D触发器101和102的重置端，D触发器105、105的
Figure BDA0003147277730000062
端分别输出信号UP和DOWN，如此一来连接成了电压可控的带死区鉴相器。
压控延时单元103和104单元是压控延时模块，也存在函数关系如下:
Δt＝f(Vbias) (1)
Δt是延时的时间量，Vbias是控制电压，该函数表明，延时单元的延时量与输入的控制电压Vbias有关，也即是延时量Δt受到电压Vbias控制当Vref和Vdiv有一定的相位差，Vref和Vdiv的绝对相位差|Δθ|与在时域中对应的Vref和Vdiv上升沿的时差Δt|Δθ|有以下线性关系：
Figure BDA0003147277730000061
其中，f表示时钟频率，当Δt|Δθ|＜Δt时，由101和102传递到105和106的信号，还没有等到延时的上升沿激活105和106使其输出翻转之前，101和102就已经被与门的输出重置了，故此时显示在105和106的输出端Q中并没有变化，up和down信号反相，此时鉴相器失效。相反亦然，当Δt|Δθ|＞Δt时，鉴相器可以鉴别Vref和Vdiv之间的相位差，up和down信号同相。
图3是对死区鉴相器的仿真结果，由式(1)设置Δt＝5ns，如图4所示，当Δt|Δθ|＝2.778ns时，up和down信号反相，也即是鉴相器无法鉴别输入信号Vref和Vdiv之间的相位差；如图5所示，当Δt|Δθ|＝8.331ns时，up和down信号同相，也即是鉴相器此时成功鉴别相位差。
参见图3，为本发明中数字电路Digital的结构示意图。
数字电路包括有两个N位计数器(201、202)、两个脉冲生成器(203、204)、一个M位加法逻辑单元205、一个M位减法逻辑单元206、两个延时器(207、208)和两个M位正向时钟D触发器(209、210)和两个M位反相时钟D触发器(211、212)以及一个M位双路选择器(213)；上述死区鉴相器的输出信号down和up分别接入201和202计数器的输入端。201和202的输出端分别接入脉冲生成器203和204的输入端。203的输出端接到加法逻辑单元205以及接到一个延时单元207，204的输出端接到减法逻辑单元以及接到一个延时单元208，延时单元207的输出接到了209和211的时钟输入端而延时单元208的输出接到了210和212的时钟输入端，205单元和206单元的输出分别接到了209和210的输入端D，最后由211和212的输出接到了一个M位双路选择器213的输入，而213的输出Bit[0:M-1]则是压控振荡器VCO的控制字，同时反馈给205和206的输入Bit[0:M-1]作为下一次计算的基数。
M位加法逻辑单元205是一种逻辑算式，当A端输入为1的时候，Bit_next[0:M-1]＝Bit[0:M-1]+1，也即是在当A输入为1的时候，下一位Bit_next[0:M-1]会把当前位Bit[0:M]在二进制数域上加1，例如Bit[0:2]＝101，则当A输入为1的时候下一位Bit_next[0:2]＝110。当A端输入为0的时候，Bit_next[0:M-1]＝Bit[0:M-1]。而I是溢出位，当Bit[0:M-1]达到最大值D仍然有输入信号到达，加法单元的溢出位I就会指示高电平，并停止工作。M位减法逻辑单元206是也是一种逻辑算式，当A端输入为1的时候，Bit_next[0:M-1]＝Bit[0:M-1]-1，当A端输入为0的时候，Bit_next[0:M-1]＝Bit[0:M-1]，同理，也即是在当A输入为1的时候，Bit_next[0:M-1]会把Bit[0:M]在二进制数域上减1而I是溢出位，例如Bit[0:2]＝101，则当A输入为1的时候Bit_next[0:2]＝100，当Bit[0:M-1]达到最小值0，D仍然有输入信号到达，减法单元的溢出位I就会指示为高电平，并停止工作。
表1给出了3位加法单元和表2给出了3位减法单元的逻辑真值表。因为205和206是静态逻辑模块，故207、208、209、210、211、212等单元是为了令加法和减法数字逻辑变成时序逻辑，例如，当有一个脉冲响应加法单元205时，同时延时单元207，在加法单元执行完计算加法计算以后，延时单元207输出脉冲的上升沿，把加法运算的结果存储在了209中，然后由于当脉冲的下降沿来临的时候把209的结果存给了211，这样可以保证了每一个脉冲加法逻辑单元205或减法逻辑单元206只执行一次。
表1
Figure BDA0003147277730000081
表2
Figure BDA0003147277730000082
Figure BDA0003147277730000091
图7给出了数字电路的仿真电路图，而图8给出了仿真结果Clk_up是203单元的输出，Clk_down是204单元输出波形，每当down下降脉冲达到了8位会在Clk_up中产生一个脉冲，会使输出Bit[0:2]由<000>(对应到图中的out是0)到<001>(对应图中的out是1)从而不断的down下降脉冲会使最终Bit[0:2]到达<111>(对应图中的out是7)，然后使down脉冲信号停止，产生up信号的脉冲，同样地，up脉冲信号累积会使Bit[0:2]从<111>到<000>。从而实现了对VCO控制字的自动历遍，这样历遍VCO控制字不需要断开环路，可以在正常的工作状态下就完成。
本发明进一步提供一种适用于欠采样锁相环自动频率矫正方法，通过死区鉴相器输出的周期信号作为判据，从而校正压控振荡器VCO调谐控制字，具体步骤如下：
步骤1，参考信号Vref和Vdiv输入到了死区鉴相器，当压控振荡器VCO调谐控制字不准确的时候，则死区鉴相器会在输出信号up或down出现周期性脉冲。
在步骤1中，在锁定频率不在当前压控振荡器VCO控制字内的时候，也即是现在VCO调谐控制字不准确，导致锁相环无法被锁定，这是由于VCO没有被校准所导致的，锁相环无法锁定的时候当输入Vref和Vdiv到死区鉴相器时，会经历以下的过程：
(1)由于Vref和Vdiv有一定的相位差，但该相位差尚不能满足由电压控制的死区Δt＝f(Vbias)，因此与门重置的时间比经过延时的Vref和Vdiv信号能够传达到105或106的信号更快，换句话说，相位的差距导致的时间差距已经比延时时间差距要大，则在105和106的输出信号up和down反相并没有变化。
(2)由于Vref和Vdiv落在了不同的频率范围，相位差会不断地累积，当相位差满足Δt|Δθ|＞Δt，则此时经过延时的Vref和Vdiv信号能够传达到105或106，因为此时相位的差距导致的时间差距已经比延时时间差距要大，此时105和106的输出up和down信号同相，经过相位差继续累积，相位差累积到满足360°，则会回到过程(1)。
如此一来，死区鉴相器的输出行为就在up信号或down信号出现周期性的脉冲。如图6所示，Vctl是VCO的控制电压，该电压是正向影响震荡频率的也即是Vctl越高频率越高，可见Vctl已经接近0但仍然无法满足锁定要求，也即是控制字不准确需要调高控制字。当输出Vdiv频率低于参考Vref频率时，up信号出现了周期脉冲，同理，而当输出Vdiv频率高于参考Vref频率时，down信号会出现周期脉冲。
步骤2，把down和up信号接到了数字电路Digital中，可以通过数字时序逻辑进行判定和校准，当判定为VCO的调谐控制字不准确的时候，会自动地寻找准确的控制字，并传递给VCO。
在该步骤中，当down和up信号出现了周期脉冲，则201或202会对其脉冲进行累积，如果down或up信号出现了N次，则会判定此时锁相环路的频率控制字失控，此时会产生一个脉冲信号给加法205或减法逻辑单元206，加法逻辑单元或减法逻辑单元进行运算以后，由于上文提及207、208、209、210、211、212只会让205或206执行一次，205或206的输出结果会通过3位数据选择器213会更新到VCO的调谐控制字上同时会更新205和206的输入Bit[0:2]作为下一次计算的基数。
对于步骤2给出了仿真验证；图7给出了数字电路的仿真电路图，而图8给出了仿真结果Clk_up是203单元的输出，Clk_down是204单元输出波形，每当down下降脉冲达到了8位会在Clk_up中产生一个脉冲，会使输出Bit[0:2]由<000>(对应到图中的out是0)到<001>(对应图中的out是1)从而不断的down下降脉冲会使最终Bit[0:2]到达<111>(对应图中的out是7)，然后使down脉冲信号停止，产生up信号的脉冲，同样地，up脉冲信号累积会使Bit[0:2]从<111>到<000>。从而实现了对VCO控制字的自动历遍，这样历遍VCO控制字不需要断开环路，可以在正常的工作状态下就完成。
进一步地举例，当VCO控制字比锁定频率的控制字要低，假设VCO控制字为<000>而实际准确的控制字为<010>(也即是Vdiv比Vref的频率要高)，此时死区鉴相器会周产生down的周期信号。从而down的周期脉冲会响应203脉冲生成器，会使其触发加法时序单元205、207、209、211，205的输出会为<001>通过数据选择器213更新到了VCO控制字，但<001>仍然不满足要求，down的周期信号会继续产生，继而继续触发加法时序单元205、209、211，205的输出会为<010>，同样地，当VCO控制字比锁定频率的控制字要高时(也即是Vdiv比Vref的频率要高)，此时死区鉴相器会产生周期up信号，响应204使其触发206、208、210、212来使控制字下降。
步骤3，现在VCO控制字与实际控制字对准，SSPLL锁定，则FLL不再工作，而up和down都不再产生脉冲，计数器201和202没有捕捉到任何脉冲消息，从而判定VCO控制字已经校准。
实施例：
图9为自主设计的SSPLL，把3bit校准电路放到SSPLL中，已经验证输入参考电压为56M时候，分频比为64，锁定频率为3.584G，此时VCO的bit位应校准在<1010>，但此时故意设置在<1001>，也即是输出频率高于输入频率。按照上述的分析，down会产生周期脉冲，可见图10中，down确实产生了周期性的向下脉冲。然后根据锁相环的逻辑，当输出频率高于输入频率时，VCO的bit位应该向下减少以满足锁定要求，在图6中down脉冲信号的累积会触发减法逻辑从而实现了对bit位的减少。
如图10，可见在14us之前，VCO无法正常锁定，输出频率最低只能达到3.61GHz，Vctl产生周期性抖动，同时DOWN信号出现了周期性脉冲，校准电路对DOWN脉冲信号计数，在达到8个周期的时候改变了VCO的bit位，Bit位改变，从<1001>到<1001>(也即是图中bit0＝0，bit1＝0，bit2＝)，在18us的时候锁相环就锁定了。此时VCO输出频率为3.584GHz达到了锁定频率。
以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (7)

1.一种适用于欠采样锁相环自动频率矫正电路，其特征在于，包括锁相环电路以及校准电路，其中：
锁相环电路包括欠采样鉴相器、第一电荷泵、脉冲发生器、环路滤波器以及压控振荡器，其中，欠采样鉴相器、第一电荷泵、环路滤波器和压控振荡器依次连接，脉冲发生器连接至第一电荷泵，参考信号Vref分别接入欠采样鉴相器以及脉冲发生器；压控振荡器的输出端连接至欠采样鉴相器和分频器；
校准电路包括死区鉴相器、数字电路，其中，所述参考信号Vref接入死区鉴相器，死区鉴相器的输出信号一方面进入第二电荷泵，另一方面进入数字电路；数字电路的输出连接至压控振荡器；压控振荡器的输出经过分频器产生分频信号Vdiv并进入所述死区鉴相器。
2.根据权利要求1所述的适用于欠采样锁相环自动频率矫正电路，其特征在于，所述适用于欠采样锁相环自动频率矫正电路包含两个环路：采样锁相环路SSPLL和频率锁定环路FLL；
频率锁定环路FLL包含上述的死区鉴相器、第二电荷泵以及分频器；首先鉴别Vref和Vdiv的频率差，死区鉴相器会产生输出信号up和down来控制第二电荷泵对环路滤波器的充放电，从而影响环路滤波器输出给压控振荡器的连续调谐电压，频率锁定环路FLL具有粗锁定的功能，辅助欠采样锁相环路SSPLL的锁定；
欠采样锁相环路SSPLL中包括欠采样鉴相器、第一电荷泵、环路滤波器、以及压控振荡器；经历了频率锁定环路的粗锁定以后，此时Vref和Vdiv的频率相同，但相位不同，欠采样锁相环路SSPLL直接利用压控振荡器的输出反馈给欠采样鉴相器，从而通过采样鉴相器控制第一电荷泵对环路滤波器的充放电，再者改变了压控振荡器VCO的连续调谐电压Vctl，最终实现完全的相位锁定。
3.根据权利要求2所述的适用于欠采样锁相环自动频率矫正电路，其特征在于，在相位锁定的时候频率锁定环路FLL停止工作，死区鉴相器的输入为频率锁定环路FLL输出的分频信号Vdiv以及入参考信号Vref，输出信号号up和down给到了环路滤波器和数字电路中，数字电路经过运算以后把比特信号给压控振荡器的调谐控制字端，这样一来，在锁定的时候频率锁定环路FLL停止了工作，继而校准电路也停止了工作，没有丝毫有用的信号进入到校准电路，保证了锁相环在正常锁定时候的性能。
4.根据权利要求1所述的适用于欠采样锁相环自动频率矫正电路，其特征在于，所述死区鉴相器包括有4个D触发器(101)、(102)、(105)、(106)和2个压控延时单元(103)、(104)，D触发器(101)和(102)的输入端D接到高电平，压控延时单元(103)、(104)接入控制电压Vbias，参考信号Vref接入(101)和(103)单元，频率锁定环路FLL输出的分频信号Vdiv接入D触发器(102)和压控延时单元104单元的D端，D触发器(101)和(102)的输出端Q分别接到了D触发器(105)和(106)的D端并且同时接入一个与门的输入端，与门的输出端接到D触发器(101)和(102)的重置端，D触发器(105)、(106)的
Figure FDA0003147277720000021
端分别输出信号up和down。
5.根据权利要求1所述的适用于欠采样锁相环自动频率矫正电路，其特征在于，所述数字电路包括有两个N位计数器(201)、(202)、两个脉冲生成器(203)，(204)、一个M位加法逻辑单元(205)、一个M位减法逻辑单元(206)、两个延时器(207)，(208)和两个M位正向时钟D触发器(209)，(210)、两个M位反相时钟D触发器(211)、(212)以及一个M位双路选择器(213)；
所述死区鉴相器的输出信号down和up分别接入计数器(201)和(202)的输入端，(201)和(202)的输出端分别接入脉冲生成器(203)和(204)的输入端；(203)的输出端接到加法逻辑单元(205)以及接到一个延时单元(207)，(204)的输出端接到减法逻辑单元以及接到另一个延时单元(208)，延时单元(207)的输出接到了(209)和(211)的时钟输入端，而延时单元(208)的输出接到了(210)和(212)的时钟输入端；加法逻辑单元(205)和加法逻辑单元(206)的输出分别接到了D触发器(209)和D触发器(210)的输入端，最后由D触发器(211)和D触发器(212)的输出接到了M位双路选择器(213)的输入，而(213)的输出则是压控振荡器VCO的控制字，同时反馈给(205)和(206)的输入端作为下一次计算的基数。
6.一种适用于欠采样锁相环自动频率矫正方法，其特征在于，包括以下步骤：
步骤1，参考信号Vref和Vdiv输入到了死区鉴相器，当压控振荡器VCO调谐控制字不准确的时候，死区鉴相器会在输出信号up或down出现周期性脉冲；
步骤2，把down和up信号接到数字电路Digital中，通过数字时序逻辑进行判定和校准，当判定为VCO的调谐控制字不准确的时候，自动地寻找准确的控制字，并传递给VCO；
步骤3，现在VCO控制字与实际控制字对准，SSPLL锁定，则FLL不再工作，而up和down都不再产生脉冲，计数器(201)和(202)没有捕捉到任何脉冲消息，从而判定VCO控制字已经校准。
7.根据权利要求6所述的适用于欠采样锁相环自动频率矫正方法，其特征在于，所述步骤2中，当down和up信号出现了周期脉冲，则N位计数器(201)或(202)会对其脉冲进行累积，如果down或up信号出现了N次，则会判定此时锁相环路的频率控制字失控，此时会产生一个脉冲信号给M位加法逻辑单元(205)或M位减法逻辑单元(206)，M位加法逻辑单元(205)或M位减法逻辑单元(206)进行运算以后，延时单元(207)、延时单元(208)、D触发器(209)、D触发器(210)、D触发器(211)、D触发器(212)只会让M位加法逻辑单元(205)或M位减法逻辑单元(206)执行一次，M位加法逻辑单元(205)或M位减法逻辑单元(206)的输出结果会通过M位双路选择器(213)会更新到VCO的调谐控制字上同时会更新(205)和(206)的输入作为下一次计算的基数。
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