CN106788417A - 采用亚采样技术的低噪声锁相环电路 - Google Patents

采用亚采样技术的低噪声锁相环电路 Download PDF

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

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Abstract

本发明公开了一种采用亚采样技术的低噪声锁相环电路，包括：亚采样环路与锁频环路；其中，亚采样环路包括：亚采样鉴相器、亚采样电荷泵、脉冲发生器、环路滤波器与压控振荡器，所述亚采样鉴相器、亚采样电荷泵、环路滤波器与压控振荡器依次相连，脉冲发生器与亚采样电荷泵相连，亚采样鉴相器与压控振荡器相连；所述锁频环路包括：依次连接的分频器、鉴频鉴相器、死区产生器与电荷泵；所述亚采样环路中的压控振荡器与锁频环路中的分频器相连，所述锁频环路中的电荷泵还与亚采样环路中的环路滤波器相连。该锁相环电路，可以降低锁相环的带内噪声，从而使得无线通信收发机***的噪声性能以及其他性能得以提升。

Description

采用亚采样技术的低噪声锁相环电路
技术领域
本发明涉及射频和模拟集成电路技术领域，尤其涉及一种采用亚采样技术的低噪声锁相环电路。
背景技术
随着无线通信行业的高速发展及物联网时代到来，人们对无线通信工具的性能要求越来越高。集成电路产业在过去的几十年中迅猛发展，跟随着摩尔定律，集成电路上可容纳的元器件的数目，约每隔18个月便会增加一倍，性能也将提升一倍。
在集成电路设计中，时钟信号很多时候是必不可少的，例如为无线通信收发机提供精确的本振信号。为了得到一个精确的时钟信号，时域上的抖动所对应频域上的相位噪声是其不可忽略的因素之一。降低相位噪声会降低所需信号的信噪比(signal-to-noiseratio，SNR)。所以，一个性能较好的IC设计需要低噪声的时钟信号源。
在无线通信收发机中，锁相环电路可以为数据的发送和接收提供精确的时钟信号，其相位噪声性能决定了时钟信号抖动的大小，对于数据发送、接收时信号的噪声性能起着至关重要的作用。
如图1所示，为传统电荷泵锁相环的示意图，其包括：鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、分频器(Divider)。其噪声模型如图2所示，锁相环的带内噪声主要由PFD/CP的噪声贡献，可以得到PFD/CP的噪声传输函数为：
G(s)＝Kd·FLPF(s)·Kvco/s
其中，HPDCP(s)是锁相环的噪声传输函数，φout,n是锁相环的输出噪声，φPDCP,n是由PFD/CP贡献的噪声,G(s)是PLL开环传递函数，Kd是PFD/CP的线性增益，FLPF(s)为环路滤波器的增益，KVCO/s是压控振荡器的增益，N为分频器的分频比。
由PFD/CP贡献的带内噪声可以近似为：
其中，相位噪声Linband为传统电荷泵锁相环的噪声功率，SiPDCP,n表示为由SSPD/SSCP贡献的噪声频率谱密度。由上式可以看出，对于传统的电荷泵锁相环，由于在锁定状态下有分频器的作用，由鉴频鉴相器和电荷泵所产生的带内噪声会被放大N2倍，从而会使锁相环的带内噪声极大程度的增加，这使得传统的电荷泵锁相环的带宽受限，从而会影响收发机***的整体性能。
发明内容
本发明的目的是提供一种采用亚采样技术的低噪声锁相环电路，可以降低锁相环的带内噪声，从而使得模拟时钟电路或无线通信收发机***的噪声性能以及其他性能得以提升。
本发明的目的是通过以下技术方案实现的：
一种采用亚采样技术的低噪声锁相环电路，包括：亚采样环路与锁频环路；其中，亚采样环路包括：亚采样鉴相器、亚采样电荷泵、脉冲发生器、环路滤波器与压控振荡器，所述亚采样鉴相器、亚采样电荷泵、环路滤波器与压控振荡器依次相连，脉冲发生器与亚采样电荷泵相连，亚采样鉴相器与压控振荡器相连；所述锁频环路包括：依次连接的分频器、鉴频鉴相器、死区产生器与电荷泵；所述亚采样环路中的压控振荡器与锁频环路中的分频器相连，所述锁频环路中的电荷泵还与亚采样环路中的环路滤波器相连。
当锁相环电路尚未锁定时，亚采样环路与锁频环路同时工作，当输入的参考时钟信号Ref与锁频环路中分频器输出信号Div相位差小于阈值π时，锁频环路中的鉴频鉴相器的输出会掉入死区，使得锁频环路中的电荷泵无法开启，锁频环路停止工作，仅有亚采样环路工作，直至锁相环电路锁定；
当锁相环电路锁定时，输入的参考时钟信号Ref的上升沿与亚采样环路中压控振荡器输出波形的直流点对齐。
所述亚采样电荷泵包括：15个MOS管，记为M0～M14；其中，M0、M1、M2、M7、M8、M12、M13与M14均为NMOS管，M3、M4、M5、M6、M9、M10与M11均为PMOS管；
连接关系如下：M0的栅端接偏置电压Vbias，漏端接M1、M2的源端，M1、M2的栅端分别接采样输出电压Vsam+、Vsam-，M1、M2的漏端分别接M3、M4的栅端和漏端，M3、M4的栅端分别连接M5、M9的栅端形成电流镜，M5、M6、M7与M8依次连接，M6栅端接GND，M7栅端接VDD，M8的栅端和漏端接M14的栅端形成电流镜，M10、M11、M12与M13的栅端分别连接脉冲产生器产生的输出信号，M3、M4、M5与M9的源端均接VDD，M0、M8与M14的源端均接GND。
由上述本发明提供的技术方案可以看出，由于消除了传统电荷泵锁相环中分频器对相位噪声的影响，鉴频鉴相器和电荷泵所产生的带内噪声不会被放大N2倍，从而减少锁相环的带内噪声，使得模拟时钟电路或无线通信收发机***的噪声性能以及其他性能得以提升。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的传统电荷泵锁相环的示意图；
图2为本发明背景技术提供的传统电荷泵锁相环的噪声模型图；
图3为本发明实施例提供的一种采用亚采样技术的低噪声锁相环电路的结构示意图；
图4为本发明实施例提供的亚采样电荷泵晶体管级电路结构示意图；
图5为本发明实施例提供的亚采样鉴相器与亚采样电荷泵结构示意图；
图6为本发明实施例提供的采用亚采样技术的低噪声锁相环电路噪声模型示意图；
图7为本发明实施例提供的采用亚采样技术的低噪声锁相环电路(SSPLL)与传统电荷泵锁相环(CPPLL)相位噪声性能对比图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
图3为本发明实施例提供的一种采用亚采样技术的低噪声锁相环电路的结构示意图。如图3所示，其主要包括：亚采样环路(Core Loop)与锁频环路(FLL)；其中，亚采样环路包括：亚采样鉴相器(SSPD)、亚采样电荷泵(SSCP)、脉冲发生器(Pulser)、环路滤波器(LPF)与压控振荡器(VCO)，所述亚采样鉴相器、亚采样电荷泵、环路滤波器与压控振荡器依次相连，脉冲发生器与亚采样电荷泵相连，亚采样鉴相器与压控振荡器相连；所述锁频环路包括：依次连接的分频器(Divider)、鉴频鉴相器(PFD)、死区产生器(Deadzone Creator)与电荷泵(CP)；所述亚采样环路中的压控振荡器与锁频环路中的分频器相连，所述锁频环路中的电荷泵还与亚采样环路中的环路滤波器相连。
本发明实施例中，在核心的亚采样环路中，压控振荡器的输出信号即为锁相环电路的输出信号Out。压控振荡器的输出信号被亚采样鉴相器采样，采样信号为输入参考信号Ref。如图4所示为亚采样电荷泵晶体管级电路结构示意图，其主要包括15个MOS管，记为M0～M14；其中，M0、M1、M2、M7、M8、M12、M13与M14均为NMOS管，M3、M4、M5、M6、M9、M10与M11均为PMOS管。连接关系如下：M0的栅端接偏置电压Vbias，漏端接M1、M2的源端，M1、M2的栅端分别接采样输出电压Vsam+、Vsam-，M1、M2的漏端分别接M3、M4的栅端和漏端，M3、M4的栅端分别连接M5、M9的栅端形成电流镜，M5、M6、M7与M8依次连接，M6栅端接GND(地)，M7栅端接VDD(电源电压)，M8的栅端和漏端接M14的栅端形成电流镜，M10、M11、M12与M13的栅端分别接由图5所示的脉冲产生器(Pulser)产生的输出信号(Pul+、Pul-、Pul-、Pul+)，由脉冲产生器控制M10、M11、M12与M13的导通与关断。M3、M4、M5与M9的源端均接VDD，M0、M8与M14的源端均接GND。
Vbias为电流源管M0提供偏置电压，可以得到M0漏端电流。M1，M2的漏端分别与M3，M4的漏端相连，使得M3，M4的电流分别与M1，M2相同。M3，M4栅端分别与M5，M9相连形成电流镜，使得M5、M9的电流分别与M3、M4相同。M6、M7的栅端分别接GND、VDD不仅可以降低电压，而且可以用作M10/M11、M12/M13的对称管，从而使得电流镜M8/M14复制更加精确。由M3/M9及M8/M14电流镜复制可以得到IUP、IDN。
如图5所示，电流输入管将采样电压转换为电流，通过电流镜将电流复制，就可以得到亚采样电荷泵的上下电流IUP＝gm*Vsam+，IDN＝gm*Vsam-，其中gm为输入管的跨导。当锁相环电路时，采样电压Vsam+＝Vsam-，所以可以得到IUP＝IDN，从而由亚采样电荷泵输入到环路滤波器的电流icp＝0，环路滤波器的电压保持不变，从而VCO的输出频率不变。
但是如果仅使用核心电路，由于亚采样鉴相器的捕获范围有限，在采样的过程中，采样器无法区分采样频率是所需的N·fREF或是fREF的其它谐波，故加入锁频环路可以得到所需的锁定频率N·fREF。当锁相环电路尚未锁定时，亚采样环路与锁频环路同时工作；其中的锁频环路起主要作用，将VCO的输出频率调节接近至N·fREF频率处。当输入的参考时钟信号Ref与锁频环路中分频器输出信号Div相位差小于阈值π时，锁频环路中的鉴频鉴相器的输出会掉入死区，使得锁频环路中的电荷泵无法开启，电荷泵的输出电流为0，锁频环路停止工作，仅有亚采样环路工作，直至锁相环电路锁定。
当锁相环电路锁定时，输入的参考时钟信号Ref的上升沿与亚采样环路中压控振荡器输出波形的直流点对齐。
如图5所示的亚采样鉴相器与亚采样电荷泵结构示意图，经过亚采样鉴相器采样给电容Csam充电，当MOS管关断时，电容Csam可以保持一个恒定的电压。通过亚采样电荷泵将采样后电容Csam的电压转化为电荷泵的上下电流IUP和IDN。当Ref采样得到的电压相等时，可以得到亚采样电荷泵的上下电流相等，没有电流流入环路滤波器，从而输出电压保持恒定，环路锁定。
此外，根据前文背景技术中提到的噪声Linband计算公式来看，较大的PFD/CP增益及较小的分频比会得到更优的噪声性能；具体到本发明实施例的方案中，当环路锁定时，FLL不工作，所以锁相环电路的噪声模型可以简化成如图6所示。其中，Kd是SSPD/SSCP的线性增益，FLPF(s)是环路滤波器的增益，Kvco/s是VCO的增益；φRef,n是由参考源贡献的噪声,φSSPDCP,n是由SSPD/SSCP贡献的噪声,φLPF,n是由环路滤波器贡献的噪声,φVCO,n是由VCO贡献的噪声,φout,n是SSPLL的输出噪声。从而可以得到SSPD/SSCP的噪声传输函数为：
G(s)＝Kd·FLPF(s)·Kvco/s；
其中，HSSPDCP(s)是SSPLL的噪声传输函数，G(s)是SSPLL开环传递函数。
由SSPD/SSCP贡献的带内噪声可以近似为：
其中，相位噪声Linband为SSPLL的噪声功率，SiSSPDCP,n表示为由SSPD/SSCP贡献的噪声频率谱密度。由于少了分频器的噪声，SSPD/SSCP对整个环路贡献的噪声不会被放大N2倍，使得锁相环的带内噪声大幅度减小，从而解决传统电荷泵锁相环中鉴频鉴相器和电荷泵所产生的带内噪声被放大N2倍的问题。
另外，还将本发明实施例提供的采用亚采样技术的低噪声锁相环电路(SSPLL)与传统电荷泵锁相环(CPPLL)的相位噪声性能进行了对比，对比结果如图7所示；从图7中可以明显看出本发明提供的采用亚采样技术的低噪声锁相环电路带内噪声性能有很大程度提升。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (3)

1.一种采用亚采样技术的低噪声锁相环电路，其特征在于，包括：亚采样环路与锁频环路；其中，亚采样环路包括：亚采样鉴相器、亚采样电荷泵、脉冲发生器、环路滤波器与压控振荡器，所述亚采样鉴相器、亚采样电荷泵、环路滤波器与压控振荡器依次相连，脉冲发生器与亚采样电荷泵相连，亚采样鉴相器与压控振荡器相连；所述锁频环路包括：依次连接的分频器、鉴频鉴相器、死区产生器与电荷泵；所述亚采样环路中的压控振荡器与锁频环路中的分频器相连，所述锁频环路中的电荷泵还与亚采样环路中的环路滤波器相连。
2.根据权利要求1所述的一种采用亚采样技术的低噪声锁相环电路，其特征在于，
当锁相环电路尚未锁定时，亚采样环路与锁频环路同时工作，当输入的参考时钟信号Ref与锁频环路中分频器输出信号Div相位差小于阈值π时，锁频环路中的鉴频鉴相器的输出会掉入死区，使得锁频环路中的电荷泵无法开启，锁频环路停止工作，仅有亚采样环路工作，直至锁相环电路锁定；
当锁相环电路锁定时，输入的参考时钟信号Ref的上升沿与亚采样环路中压控振荡器输出波形的直流点对齐。
3.根据权利要求1所述的一种采用亚采样技术的低噪声锁相环电路，其特征在于，所述亚采样电荷泵包括：15个MOS管，记为M0～M14；其中，M0、M1、M2、M7、M8、M12、M13与M14均为NMOS管，M3、M4、M5、M6、M9、M10与M11均为PMOS管；
连接关系如下：M0的栅端接偏置电压Vbias，漏端接M1、M2的源端，M1、M2的栅端分别接采样输出电压Vsam+、Vsam-，M1、M2的漏端分别接M3、M4的栅端和漏端，M3、M4的栅端分别连接M5、M9的栅端形成电流镜，M5、M6、M7与M8依次连接，M6栅端接GND，M7栅端接VDD，M8的栅端和漏端接M14的栅端形成电流镜，M10、M11、M12与M13的栅端分别连接脉冲产生器产生的输出信号，M3、M4、M5与M9的源端均接VDD，M0、M8与M14的源端均接GND。
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