CN113451270A - 位线结构和半导体存储器 - Google Patents

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Abstract

本发明涉及一种位线结构和半导体存储器，所述位线结构包括第一位线阵列和第二位线阵列，第一位线阵列包括沿Y方向延伸的多条第一位线，多条所述第一位线具有相同的长度，且沿X方向对齐排列；第二位线阵列包括沿所述Y方向延伸的多条第二位线，多条所述第二位线具有相同的长度，且沿所述X方向对齐排列；其中，所述第一位线阵列与所述第二位线阵列在所述X方向上不对齐，所述X方向与所述Y方向垂直。通过使所述第一位线阵列和所述第二位线阵列在所述X方向上不对齐，为位线接触结构在水平面内提供了更大的设置空间，从而可以扩大位线接触结构的横截面面积，进而减小位线接触结构和位线之间的接触电阻，提高器件的感应裕度和充放电速度。

Description

位线结构和半导体存储器
技术领域
本发明涉及半导体领域，特别是涉及一种位线结构和半导体存储器。
背景技术
科学技术的不断发展使人们对半导体技术的要求越来越高，半导体器件的面积不断缩小，因此对半导体制造工艺的精密程度要求和精确程度提出了更高的要求。半导体存储器是一种利用半导体电路进行存取的存储器,其中，动态随机存取存储器(DynamicRandom Access Memory，DRAM)以其快速的存储速度和高集成度被广泛应用于各个领域。
动态随机存储器包括多个重复的存储单元，随着动态随机存储器的尺寸不断缩小、集成度不断提高，动态随机存储器的特征尺寸和单元面积都会减小，因此位线接触结构的面积也会相应减小，使得位线接触结构与相应位线之间的接触电阻变大，导致流经位线的电流过小，从而降低了动态随机存储器的感应裕度和存储电容的充放电速度。
发明内容
基于此，有必要针对接触电阻过大导致感应裕度和充放电速度不足的问题，提供一种位线结构和半导体存储器。
一种位线结构，包括：
第一位线阵列，包括沿Y方向延伸的多条第一位线，多条所述第一位线具有相同的长度，且沿X方向对齐排列；
第二位线阵列，包括沿所述Y方向延伸的多条第二位线，多条所述第二位线具有相同的长度，且沿所述X方向对齐排列；
其中，所述第一位线阵列与所述第二位线阵列在所述X方向上不对齐，所述X方向与所述Y方向垂直。
在其中一个实施例中，多条所述第一位线沿所述X方向以设定间距等距排列，多条所述第二位线沿所述X方向以所述设定间距等距排列。
在其中一个实施例中，多条所述第一位线和多条所述第二位线在所述X方向上互相间隔设置。
在其中一个实施例中，多条所述第一位线在所述Y方向的正向一侧具有第一位线接触结构，多条所述第二位线在所述Y方向的负向一侧具有第二位线接触结构。
在其中一个实施例中，所述第一位线接触结构与所述第二位线接触结构的横截面的面积相同。
在其中一个实施例中，所述第一位线接触结构和所述第二位线接触结构的横截面的形状均为矩形、T型、半圆形中的一种。
在其中一个实施例中，所述第一位线接触结构和所述第二位线接触结构均一端与晶体管的漏极电连接，另一端与敏感放大器电连接。
在其中一个实施例中，所述第一位线接触结构和/或所述第二位线接触结构为凹槽型接触结构。
在其中一个实施例中，所述第一位线接触结构和所述第二位线接触结构的材料均为钨、铝、铜、钛、钽、多晶硅中的一种或多种。
一种半导体存储器，包括：
如上述的位线结构；
存储单元，包括存储电容和晶体管，所述晶体管的栅极连接至字线，所述晶体管的漏极连接至位线，所述晶体管的源极连接至所述存储电容；
其中，多个所述存储单元以M行N列的阵列进行布置，同一行的存储单元共用一条所述字线，同一列的存储单元共用一条所述位线，所述位线具有所述位线结构，所述M和N均为正整数。
上述位线结构和半导体存储器，所述位线结构包括第一位线阵列和第二位线阵列，第一位线阵列包括沿Y方向延伸的多条第一位线，多条所述第一位线具有相同的长度，且沿X方向对齐排列；第二位线阵列包括沿所述Y方向延伸的多条第二位线，多条所述第二位线具有相同的长度，且沿所述X方向对齐排列；其中，所述第一位线阵列与所述第二位线阵列在所述X方向上不对齐，所述X方向与所述Y方向垂直。通过使所述第一位线阵列和所述第二位线阵列在所述X方向上不对齐，为位线接触结构在水平面内提供了更大的设置空间，从而可以扩大位线接触结构的横截面面积，进而减小位线接触结构和位线之间的接触电阻，提高器件的感应裕度和充放电速度。
附图说明
图1为一实施例的位线接触结构的示意图；
图2为一实施例的第一位线阵列的示意图；
图3为一实施例的第二位线阵列的示意图；
图4为一实施例的T形位线接触结构的示意图；
图5为一实施例的半圆形位线接触结构的示意图；
图6为一实施例的位线接触结构呈交错排列的字线结构的示意图；
图7为一实施例的相邻的位线接触结构的形状相互补的示意图；
图8为另一实施例的相邻的位线接触结构的形状相互补的示意图；
图9为一实施例的凹槽型接触结构的示意图；
图10为一实施例的位线结构的制备方法。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进列更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所行项目的任意的和所有的组合。
图1为一实施例的位线接触结构的示意图，如图1所示，位线结构包括第一位线阵列100和第二位线阵列200。
第一位线阵列100，包括沿Y方向延伸的多条第一位线110，多条第一位线110具有相同的长度，且沿X方向对齐排列；
第二位线阵列200，包括沿Y方向延伸的多条第二位线210，多条第二位线210具有相同的长度，且沿X方向对齐排列；
其中，第一位线阵列100与第二位线阵列200在X方向上不对齐，X方向与Y方向垂直。
其中，第一位线阵列100与第二位线阵列200在X方向上不对齐是指第一位线阵列100与第二位线阵列200不同行，即第一位线阵列100的沿X方向延伸的第一对称轴与第二位线阵列200的沿X方向延伸的第二对称轴不重合。具体地，第一位线110和第二位线210均形成在衬底上，衬底中设有多个有源区300，每个有源区300均用于形成存储单元，每条第一位线110和第二位线210在衬底上的投影都穿过多个有源区300，第一位线110和第二位线210用于传输向存储单元写入的数据和从存储单元读取的数据。
参考图1可知，在本实施例中，由于第一位线阵列100和第二位线阵列200在X方向上不对齐，为位线接触结构提供了更大的设置空间，从而可以扩大位线接触结构的横截面的面积，进而减小位线接触结构和位线之间的接触电阻，提高器件的感应裕度和充放电速度，也同时避免了位线接触结构与位线在X方向上发生位置偏移时，可能导致的接触电阻增大甚至器件失效的问题。需要说明的是，本实施例中的横截面是指平行于衬底表面的截面，以下实施例中的横截面与本实施例中的定义相同，将不再进行赘述。
在一实施例中，多条第一位线110沿X方向以设定间距等距排列，多条第二位线210沿X方向以设定间距等距排列。图2为本实施例的第一位线阵列100的示意图，图3为本实施例的第二位线阵列200的示意图，如图2和图3所示，设置多条等距排列的第一位线110和多条等距排列的第二位线210可以使第一位线110和第二位线210适用于整齐排列的有源区，同时，当第一位线110的排列间距和第二位线210的排列间距相同时，可以使第一位线110连接的有源区和第二位线210连接的有源区在衬底上更好地兼容排列，从而降低了有源区、第一位线110和第二位线210的设计难度和加工难度。
在一实施例中，如图1所示，多条第一位线110和多条第二位线210在X方向上互相间隔设置，即与每条第一位线110相邻设置的两条位线均为第二位线210，且与每条第二位线210相邻设置的两条位线均为第一位线110。相比非间隔设置的第一位线110和第二位线210，本实施提高了位线结构中的位线分布密度，从而缩小了位线结构在X方向上占用的器件面积，进而提高了半导体器件的集成度，减小了半导体器件的面积。
在一实施例中，如图2所示，多条第一位线110在Y方向的正向一侧具有第一位线接触结构111，如图3所示，多条第二位线210在Y方向的负向一侧具有第二位线接触结构211。在另一实施例中，多条第一位线110在Y方向的负向一侧具有第一位线接触结构111，多条第二位线210在Y方向的正向一侧具有第二位线接触结构211。
因此，在上述两个将第一位线接触结构111和第二位线接触结构211分别设置于相应位线的不同侧的实施例中，可以为每个第一位线接触结构111和每个第二位线接触结构211都提供较大的设置空间，从而更加有效地降低每个位线接触结构的接触电阻。进一步地，基于本实施例的位线结构，第一位线接触结构111和第二位线接触结构211在X方向上的尺寸可以实现最小工艺尺寸的1.2倍至2倍。
在一实施例中，第一位线接触结构111与第二位线接触结构211的横截面的面积相同。通过设置横截面的面积相同的第一位线接触结构111和第二位线接触结构211，可以使每个位线接触结构与相应的位线之间具有相同的接触电阻，当接触电阻相同时，在相同条件下流经每条位线的电流相同，从而使每个存储电容具有相同的充放电速度，进而避免了不同存储单元之间的性能差异，提高了器件整体性能的可靠性。
在一实施例中，第一位线接触结构111和第二位线接触结构211的横截面的形状均为矩形、T型、半圆形中的一种。参考图1实施例中的第一位线接触结构111和第二位线接触结构211为矩形位线接触结构，图4为一实施例的T形位线接触结构的示意图，图5为一实施例的半圆形位线接触结构的示意图，如图1、图4和图5所示，任一横截面形状的第一位线接触结构111和第二位线接触结构211都适用于位线结构，因此，本实施例未示出的其他横截面形状的位线接触结构也属于本实施例的保护范围。
图6为一实施例的位线接触结构呈交错排列的字线结构的示意图，如图6所示，本实施例通过延长第一位线110的长度，使多个第一位线接触结构111呈交错排列，从而扩宽了第一位线接触结构111在Y方向上的设置空间，增大了第一位线接触结构111在Y方向上的尺寸，扩大了第一位线接触结构111与相应的第一位线110之间的接触面积，进一步减小了接触电阻。进一步地，本实施例通过延长第二位线210的长度，使多个第二位线接触结构211也呈交错排列。需要说明的是，交错排列的位线接触结构必然会使位线结构在Y方向上的尺寸变大，从而需要占据更大的器件面积，因此，需要选择恰当的第一位线接触结构111和第二位线接触结构211在Y方向上的尺寸，以实现接触电阻和器件尺寸之间的平衡。
图7为一实施例的相邻的位线接触结构的形状相互补的示意图，在本实施例中，第一位线接触结构111的形状为T形，相邻的T形第一位线接触结构111的设置方向相反。如图7所示，在第一字线的长度和第二字线的长度相同的前提下，本实施例通过使相邻的T形第一位线接触结构111的形状相互补设置，可以实现更大的横截面面积的第一位线接触结构111。进一步地，本实施例相邻的T形第二位线接触结构211的设置方向也相反。需要说明的是，本实施例不具体限定第一位线接触结构111和第二位线接触结构211的形状和设置方向，其他如图8所示的能够实现相邻的位线接触结构的形状相互补的技术方案也属于本申请的保护范围。
在一实施例中，第一位线接触结构111和第二位线接触结构211均一端与晶体管的漏极电连接，另一端与敏感放大器电连接，其中，敏感放大器用于执行从存储单元中读取数据或向存储单元中写入数据。
在一实施例中，第一位线接触结构111和/或第二位线接触结构211为凹槽型接触结构，图9为本实施例的凹槽型接触结构的示意图，如图9所示，凹槽型接触结构是指，蚀刻设定深度的位线400以形成凹槽，并在凹槽中填入导电材料形成的接触结构430，从而使得金属层420与位线400电连接。本实施例通过设置第一位线接触结构111和/或第二位线接触结构211为凹槽型接触结构，可以在保证较大的接触面积的同时减小位线接触结构的面积，防止相邻的接触结构之间发生接触和短路，从而提高了半导体器件的集成度和可靠性。
在一实施例中，第一位线接触结构111和第二位线接触结构211的材料均为钨、铝、铜、钛、钽、多晶硅中的一种或多种，上述材料具有较好的导电性能，因此，可以进一步降低第一位线接触结构111和第二位线接触结构211与相应位线之间的接触电阻。
图10为一实施例的位线结构的制备方法，如图10所示，位线结构的制备方法包括步骤S100至S500。
S100：提供衬底，所述衬底中形成有隔离结构和有源区。
具体地，所述衬底可以为硅衬底或锗衬底，所述衬底中形成有隔离结构，隔离结构用于在衬底中界定出有源区，形成隔离结构后，通过离子注入的方法在所述衬底中形成有源区。
可选地，所述隔离结构为浅沟槽隔离结构，形成所述浅沟槽隔离结构的步骤如下：在衬底中刻蚀出沟槽；在所述沟槽中填入介电质；利用化学机械抛光的方法使晶片表面平坦化。其中，采用化学气相沉积的方法在所述沟槽中填入介电质，所述介电质的材料例如氧化硅。浅沟槽隔离结构的表面积较小，与化学机械抛光技术兼容，能够适用于更小的线宽和更高的集成度要求，是一种较好的隔离技术。需要说明的是，本实施例中的隔离结构不局限于浅沟槽隔离结构，其他可以实现隔离性能的隔离结构也可。
S200：在衬底表面形成层间电介质层和硬掩模层。
具体地，层间电介质层的材料可以为氮化硅、氧化硅或氮氧化硅，层间电介质层用于分隔相邻的位线接触结构。硬掩模层的材料可以为氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅中的至少一种，硬掩模层用于作为掩膜蚀刻层间电介质层。
S300：图形化硬掩模层，并通过图形化的硬掩模层蚀刻层间电介质层以形成位线接触凹槽，其中，图形化的硬掩模层的图形与位线的图形相吻合。
进一步地，所述步骤S300还包括形成沟槽型接触结构。
S400：在位线接触凹槽中填入导电材料，以形成第一位线接触结构111和第二位线接触结构211。
具体地，步骤在位线接触凹槽中填入导电材料包括：在位线接触凹槽中沉积导电材料以形成导电材料层，其中，导电材料层的顶部高于层间电介质层的顶部；对导电材料层进行平坦化以移除高于层间电介质层的导电材料层和剩余的硬掩模层；剩余的导电材料层作为第一位线接触结构111和第二位线接触结构211。
S500：在第一位线接触结构111、第二位线接触结构211和层间电介质层的表面形成位线金属层，图形化位线金属线以形成第一位线阵列100和第二位线阵列200。
其中，第一位线阵列100包括沿Y方向延伸的多条第一位线110，多条所述第一位线110具有相同的长度，且沿X方向对齐排列；第二位线阵列200包括沿所述Y方向延伸的多条第二位线210，多条所述第二位线210具有相同的长度，且沿所述X方向对齐排列；其中，所述第一位线阵列100与所述第二位线阵列200在所述X方向上不对齐，所述X方向与所述Y方向垂直。可选地，位线金属层的材料可以为钨、铝、钛、钽、多晶硅中的一种或多种。
应该理解的是，虽然图10的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图10中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一实施例中，还提供了一种半导体存储器，包括：
如上述位线结构；
存储单元，包括存储电容和晶体管，晶体管的栅极连接至字线，晶体管的漏极连接至位线，晶体管的源极连接至存储电容；
其中，多个存储单元以M行N列的阵列进行布置，同一行的存储单元共用一条字线，同一列的存储单元共用一条位线，位线具有位线结构，M和N均为正整数。
本实施例的所述半导体存储器基于在X方向上不对齐的第一位线阵列100和第二位线阵列200，通过为第一位线接触结构111和第二位线接触结构211在水平面内提供更大的设置空间，扩大了第一位线接触结构111和第二位线接触结构211的横截面面积，从而减小了第一位线接触结构111和第二位线接触结构211和相应位线之间的接触电阻，提高了半导体存储器的感应裕度和充放电速度。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
以上所述实施例的各技术特征可以进列任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进列描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种位线结构，其特征在于，包括：
第一位线阵列，包括沿Y方向延伸的多条第一位线，多条所述第一位线具有相同的长度，且沿X方向对齐排列；
第二位线阵列，包括沿所述Y方向延伸的多条第二位线，多条所述第二位线具有相同的长度，且沿所述X方向对齐排列；
其中，所述第一位线阵列与所述第二位线阵列在所述X方向上不对齐，所述X方向与所述Y方向垂直。
2.根据权利要求1所述的位线结构，其特征在于，多条所述第一位线沿所述X方向以设定间距等距排列，多条所述第二位线沿所述X方向以所述设定间距等距排列。
3.根据权利要求2所述的位线结构，其特征在于，多条所述第一位线和多条所述第二位线在所述X方向上互相间隔设置。
4.根据权利要求3所述的位线结构，其特征在于，多条所述第一位线在所述Y方向的正向一侧具有第一位线接触结构，多条所述第二位线在所述Y方向的负向一侧具有第二位线接触结构。
5.根据权利要求4所述的位线结构，其特征在于，所述第一位线接触结构与所述第二位线接触结构的横截面的面积相同。
6.根据权利要求4所述的位线结构，其特征在于，所述第一位线接触结构和所述第二位线接触结构的横截面的形状均为矩形、T型、半圆形中的一种。
7.根据权利要求4所述的位线结构，其特征在于，所述第一位线接触结构和所述第二位线接触结构均一端与晶体管的漏极电连接，另一端与敏感放大器电连接。
8.根据权利要求4所述的位线结构，其特征在于，所述第一位线接触结构和/或所述第二位线接触结构为凹槽型接触结构。
9.根据权利要求4所述的位线结构，其特征在于，所述第一位线接触结构和所述第二位线接触结构的材料均为钨、铝、铜、钛、钽、多晶硅中的一种或多种。
10.一种半导体存储器，其特征在于，包括：
如权利要求1至9中的任一项所述的位线结构；
存储单元，包括存储电容和晶体管，所述晶体管的栅极连接至字线，所述晶体管的漏极连接至位线，所述晶体管的源极连接至所述存储电容；
其中，多个所述存储单元以M行N列的阵列进行布置，同一行的存储单元共用一条所述字线，同一列的存储单元共用一条所述位线，所述位线具有所述位线结构，所述M和N均为正整数。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115132777A (zh) * 2022-08-31 2022-09-30 睿力集成电路有限公司 半导体结构及其形成方法、存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230155795A (ko) * 2022-05-04 2023-11-13 삼성전자주식회사 반도체 메모리 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883845A (en) * 1997-10-30 1999-03-16 Lg Semicon Co., Ltd. Semiconductor memory having bitline precharge circuit
US6160297A (en) * 1997-02-10 2000-12-12 Kabushiki Kaisha Toshiba Semiconductor memory device having a first source line arranged between a memory cell string and bit lines in the direction crossing the bit lines and a second source line arranged in parallel to the bit lines
US20060077702A1 (en) * 2004-10-07 2006-04-13 Kabushiki Kaisha Toshiba Semiconductor memory
US20120211861A1 (en) * 2011-02-23 2012-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
CN106449595A (zh) * 2015-08-07 2017-02-22 三星电子株式会社 具有密集间隔的位线的半导体存储器件
CN108878366A (zh) * 2017-05-15 2018-11-23 长鑫存储技术有限公司 存储器及其形成方法、半导体器件
CN110391234A (zh) * 2018-04-20 2019-10-29 长鑫存储技术有限公司 位线连接结构及其形成方法、存储器
CN110534517A (zh) * 2018-05-25 2019-12-03 长鑫存储技术有限公司 集成电路存储器及其形成方法、半导体集成电路器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184290B1 (en) * 2000-06-28 2007-02-27 Marvell International Ltd. Logic process DRAM
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI574259B (zh) * 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
JP2013161803A (ja) * 2012-02-01 2013-08-19 Toshiba Corp 半導体記憶装置
US9391080B1 (en) * 2015-04-28 2016-07-12 Globalfoundries Inc. Memory bit cell for reduced layout area
KR20170064052A (ko) * 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 스위칭 소자 및 반도체 메모리를 포함하는 전자 장치
JP7328146B2 (ja) * 2017-09-06 2023-08-16 株式会社半導体エネルギー研究所 記憶装置及び電子機器
CN110718532B (zh) * 2018-10-09 2021-09-28 联华电子股份有限公司 半导体元件及其制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6160297A (en) * 1997-02-10 2000-12-12 Kabushiki Kaisha Toshiba Semiconductor memory device having a first source line arranged between a memory cell string and bit lines in the direction crossing the bit lines and a second source line arranged in parallel to the bit lines
US5883845A (en) * 1997-10-30 1999-03-16 Lg Semicon Co., Ltd. Semiconductor memory having bitline precharge circuit
US20060077702A1 (en) * 2004-10-07 2006-04-13 Kabushiki Kaisha Toshiba Semiconductor memory
US20120211861A1 (en) * 2011-02-23 2012-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
CN106449595A (zh) * 2015-08-07 2017-02-22 三星电子株式会社 具有密集间隔的位线的半导体存储器件
CN108878366A (zh) * 2017-05-15 2018-11-23 长鑫存储技术有限公司 存储器及其形成方法、半导体器件
CN110391234A (zh) * 2018-04-20 2019-10-29 长鑫存储技术有限公司 位线连接结构及其形成方法、存储器
CN110534517A (zh) * 2018-05-25 2019-12-03 长鑫存储技术有限公司 集成电路存储器及其形成方法、半导体集成电路器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115132777A (zh) * 2022-08-31 2022-09-30 睿力集成电路有限公司 半导体结构及其形成方法、存储器
CN115132777B (zh) * 2022-08-31 2022-11-25 睿力集成电路有限公司 半导体结构及其形成方法、存储器

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