CN116156874A - 半导体结构及其制作方法、存储器 - Google Patents

Abstract

本公开实施例公开了一种半导体结构及其制作方法、存储器，其中，所述半导体结构包括：多个存储单元、多条字线、多条位线；多个存储单元构成阵列，每一存储单元包括存储结构和位于存储结构上方的晶体管；晶体管包括柱状栅极、介质层及有源层，介质层覆盖柱状栅极的至少部分侧壁及底面，有源层覆盖介质层的侧壁，有源层的底面电连接存储结构；每条位线沿第二方向延伸，电连接同一列的有源层；每条字线沿第一方向延伸，电连接同一行的柱状栅极；第一方向和第二方向相交且均垂直于柱状栅极延伸的方向；有源层底面沿第一方向的尺寸大于有源层顶面沿第一方向的尺寸；和/或，有源层底面沿第二方向的尺寸大于有源层顶面沿第二方向的尺寸。

Description

半导体结构及其制作方法、存储器

技术领域

本公开涉及半导体技术领域，具体地，涉及一种半导体结构及其制作方法、存储器。

背景技术

随着半导体器件，如存储器尺寸的不断缩小，存储器中存储单元(包括晶体管和存储结构)面临工艺挑战和微缩挑战，很难进一步微缩。如何优化存储单元的结构，进一步微缩存储单元的尺寸，成为亟待解决的问题。

发明内容

有鉴于此，本公开实施例提出一种半导体结构及其制作方法、存储器。

根据本公开的第一方面，提供了一种半导体结构，包括：多个存储单元、多条字线、多条位线；其中，

所述多个存储单元构成具有沿第一方向排布的若干列和沿第二方向排布的若干行的阵列，每一所述存储单元包括存储结构和位于所述存储结构上方的晶体管；所述晶体管包括柱状栅极、介质层及有源层，所述介质层覆盖所述柱状栅极的至少部分侧壁及底面，所述有源层覆盖所述介质层的侧壁，所述有源层的底面电连接所述存储结构；

每条所述位线沿第二方向延伸，且电连接同一列的所述有源层的侧壁；

每条所述字线沿第一方向延伸，且电连接同一行的所述柱状栅极的顶面；所述第一方向和第二方向相交且均垂直于所述柱状栅极延伸的方向；所述有源层底面沿所述第一方向的尺寸大于所述有源层顶面沿所述第一方向的尺寸；和/或，所述有源层底面沿所述第二方向的尺寸大于所述有源层顶面沿所述第二方向的尺寸。

上述方案中，所述有源层的第一截面和/或第二截面的外轮廓形状包括梯形的两腰和底边；所述第一截面包括所述有源层沿所述第一方向和第三方向所在平面的截面，所述第二截面包括所述有源层沿所述第二方向和所述第三方向所在平面的截面，所述第三方向与所述柱状栅极延伸的方向平行。

上述方案中，所述有源层沿所述第三方向的尺寸小于所述柱状栅极沿所述第三方向的尺寸。

上述方案中，所述晶体管的源极或漏极中的一者位于与所述有源层的顶部侧壁，所述晶体管的源极或漏极中的另一者位于所述有源层的底面。

上述方案中，

所述柱状栅极沿所述第一方向的尺寸和沿所述第二方向的尺寸均随着所述柱状栅极高度的增加而减小；

或者，

所述柱状栅极沿所述第一方向的尺寸随着所述柱状栅极高度的增加而增加，所述柱状栅极沿所述第二方向的尺寸随着所述柱状栅极高度的增加而减小。

上述方案中，所述存储结构包括：电容、薄膜晶体管、磁存储单元的其中之一。

上述方案中，所述半导体结构还包括：位线隔离结构和字线隔离结构；其中，

所述位线隔离结构位于沿所述第一方向排布的相邻两列的所述有源层之间；

所述字线隔离结构位于沿所述第二方向排布的相邻两条字线之间。

根据本公开的第二方面，提供了一种存储器，包括：衬底，以及位于所述衬底上方的至少一个如上述方案中任一项所述的半导体结构。

上述方案中，所述存储器包括多个所述半导体结构，多个所述半导体结构在垂直于所述衬底方向上堆叠。

上述方案中，所述衬底包括***电路，所述半导体结构与所述***电路电连接。

根据本公开的第三方面，提供了一种半导体结构的制作方法，所述方法包括：

提供衬底；在所述衬底中形成多个存储结构；

在所述存储结构上形成多个晶体管，每一所述存储结构上对应一晶体管，所述多个晶体管构成具有沿第一方向排布的若干列和沿第二方向排布的若干行的阵列；其中，所述晶体管包括柱状栅极、介质层及有源层，所述介质层覆盖所述柱状栅极的至少部分侧壁及底面，所述有源层覆盖所述介质层的侧壁，所述有源层的底面电连接所述存储结构；

形成位线，所述位线沿所述第二方向延伸，且电连接同一列的所述有源层的侧壁；

形成字线，所述字线沿所述第一方向延伸，且电连接同一行的所述柱状栅极的顶面；所述第一方向和第二方向相交且均垂直于所述柱状栅极延伸的方向；所述有源层底面沿所述第一方向的尺寸大于所述有源层顶面沿所述第一方向的尺寸；和/或，所述有源层底面沿所述第二方向的尺寸大于所述有源层顶面沿所述第二方向的尺寸。

上述方案中，在形成晶体管之前，所述方法还包括：

在所述存储结构上形成牺牲层；

形成多条沿所述第一方向间隔排布的第一沟槽并在所述第一沟槽中填充第一绝缘材料；所述第一沟槽贯穿所述牺牲层；

形成多条沿所述第二方向交替间隔排布的第二沟槽并在所述第二沟槽中填充第二绝缘材料；所述第二沟槽贯穿所述牺牲层；

去除剩余所述牺牲层，得到沿所述第一方向排布的若干列和沿所述第二方向排布的若干行的凹槽阵列，每一所述凹槽底部暴露出每一所述存储结构的顶面；每一所述凹槽底部沿所述第一方向的尺寸大于每一所述凹槽顶部沿所述第一方向的尺寸，且每一所述凹槽底部沿所述第二方向的尺寸大于每一所述凹槽顶部沿所述第二方向的尺寸。

上述方案中，在形成晶体管之前，所述方法还包括：

在所述存储结构上形成绝缘层；

形成多条沿所述第一方向间隔排布的第三沟槽并在所述第三沟槽中填充牺牲材料；所述第三沟槽贯穿所述绝缘层；

形成多条沿所述第二方向交替间隔排布的第四沟槽并在所述第四沟槽中填充第三绝缘材料；所述第四沟槽贯穿所述牺牲材料；

去除剩余所述牺牲材料，得到沿所述第一方向排布的若干列和沿所述第二方向排布的若干行的凹槽阵列，每一所述凹槽底部暴露出每一所述存储结构的顶面；每一所述凹槽底部沿所述第二方向的尺寸大于每一所述底部顶部沿所述第二方向的尺寸。

上述方案中，形成晶体管包括：

在所述凹槽中，形成覆盖所述凹槽的侧壁和底壁的半导体材料；

形成覆盖所述半导体材料侧壁和底壁的介质材料；

形成覆盖所述介质材料侧壁和底壁的所述柱状栅极；

沿所述柱状栅极延伸的方向回蚀刻部分所述介质材料和部分所述半导体材料，形成所述有源层和所述介质层；所述介质层位于所述柱状栅极与所述有源层之间且至少覆盖所述有源层的表面。

上述方案中，形成位线包括：

在所述有源层顶部之间的间隙中形成第一导电材料；所述第一导电材料环绕接触且电连接所述有源层顶部的侧壁；

沿所述第二方向去除部分所述第一导电材料形成多条沿所述第一方向间隔排布的位线隔离沟槽，所述位线隔离沟槽沿所述柱状栅极延伸的方向贯穿所述第一导电材料；未被去除的第一导电材料构成所述位线。

上述方案中，形成字线包括：

在所述柱状栅极顶部之上形成第二导电材料；所述第二导电材料接触且电连接所述柱状栅极的顶面；

沿所述第一方向去除部分所述第二导电材料形成多条沿所述第二方向间隔排布的字线隔离沟槽，所述字线隔离沟槽沿所述柱状栅极延伸的方向贯穿所述第二导电材料；未被去除的第二导电材料构成所述字线。

本公开实施例中，所述有源层底面沿所述第一方向的尺寸大于所述有源层顶面沿所述第一方向的尺寸；和/或，所述有源层底面沿所述第二方向的尺寸大于所述有源层顶面沿所述第二方向的尺寸。也就是说，所述有源层的底面尺寸相对较大，这样所述有源层的底面与所述存储结构的接触面积可以更大，利于所述有源层与所述存储结构更好的接触以降低电阻；并且，所述有源层的顶部尺寸相对较小，这样所述有源层的顶部更容易被所述位线环绕接触，且由于所述有源层的顶部尺寸相对较小，这样所述有源层的顶部之间的间距相对更大，可以减小后续形成位线之间以及字线之间的寄生电容，可以减少形成位线隔离沟槽和字线隔离沟槽的工艺难度，更有利于所述位线和位线隔离结构以及所述字线和字线隔离结构的形成，进而半导体结构可以进一步微缩。

附图说明

图1为本公开实施例中提供的一种动态随机存取存储器的晶体管的电路连接示意图；

图2a至图2d为本公开实施例中提供的一种半导体结构的剖视示意图；

图3a至图3d为本公开实施例中提供的另一半导体结构的剖视示意图；

图4为本公开实施例提供的半导体结构的制作方法的流程示意图；

图5a至图13d为本公开实施例提供的一种半导体结构的制作过程的剖视示意图；

图14a至图19d为本公开实施例提供的另一种半导体结构的制作过程的剖视示意图；

图20为本公开实施例中提供的一种存储器的平面结构示意图。

在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

具体实施方式

为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。

在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器(DRAM，Dynamic Random Access Memory)，以下仅以动态随机存取存储器为例进行说明。

但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。

随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8F²到6F²再到4F²；存储器的架构从平面阵列晶体管(Planar Array Transistor)到凹栅阵列晶体管(Recess Gate Array Transistor)，又从凹栅阵列晶体管到掩埋式沟道阵列晶体管(Buried Channel Array Transistor)，再从掩埋式沟道阵列晶体管到垂直沟道阵列晶体管(Vertical Channel Array Transistor)。

本公开的一些实施例中，不论是平面晶体管还是掩埋式晶体管，动态随机存取存储器均包括多个存储单元，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的存储结构(存储电容)构成，即动态随机存取存储器包括1个晶体管(T，Transistor)和1个电容(C，Capacitor)(1T1C)的架构；其主要的作用原理是利用电容内存储电荷的多少来代表一个二进制比特是l还是0。

图1为本公开实施例中提供的一种采用1T1C的架构的控制电路示意图。如图1所示，晶体管T的漏极与位线(BL，Bit Line)电连接，晶体管T的源区与电容C的其中一个电极板电连接，电容C的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管T的栅极与字线(WL，Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。

然而，为了实现存储器的小型化发展，动态随机存取存储器的尺寸在不断缩小，存储器的存储单元阵列中存储单元(包括晶体管和存储结构)面临工艺挑战和微缩挑战，很难进一步微缩。例如晶体管与位线、字线以及与存储结构之间如何合适匹配，以进一步微缩存储单元的尺寸，成为亟待解决的技术问题。

基于此，为解决上述问题中的一个或多个，根据本公开的一方面，如图2a至图3d所示，提供了一种半导体结构，包括：多个存储单元、多条字线310、多条位线307；其中，

所述多个存储单元构成具有沿第一方向排布的若干列和沿第二方向排布的若干行的阵列，每一所述存储单元包括存储结构201和位于所述存储结构201上方的晶体管；所述晶体管包括柱状栅极306、介质层305及有源层304，所述介质层305覆盖所述柱状栅极306的至少部分侧壁及底面，所述有源层304覆盖所述介质层305的侧壁，所述有源层304的底面电连接所述存储结构201；

每条所述位线307沿第二方向延伸，且电连接同一列的所述有源层304的侧壁；

每条所述字线310沿第一方向延伸，且电连接同一行的所述柱状栅极306的顶面；所述第一方向和第二方向相交且均垂直于所述柱状栅极306延伸的方向；所述有源层304底面沿所述第一方向的尺寸大于所述有源层304顶面沿所述第一方向的尺寸；和/或，所述有源层304底面沿所述第二方向的尺寸大于所述有源层304顶面沿所述第二方向的尺寸。

这里及下文中，有源层底面还可以理解为有源层底部，有源层顶面还可以理解为有源层顶部。

在一些实施例中，有源层底部沿第一方向的尺寸大于有源层顶部沿第一方向的尺寸；和/或，有源层底部沿第二方向的尺寸大于有源层顶部沿第二方向的尺寸。这里，有源层底部沿第一方向或第二方向的尺寸可以理解为有源层底部外轮廓沿第一方向或第二方向的最小尺寸，有源层顶部沿第一方向或第二方向的尺寸可以理解为有源层顶部外轮廓沿第一方向或第二方向的最大尺寸。

这里及下文中，第一方向和第二方向表示为与所述衬底厚度的方向垂直的两个正交方向；第三方向为平行于所述衬底厚度的方向，也就是第三方向为所述柱状栅极的延伸方向。

在一些实施例中，所述第一方向与所述第二方向之间的夹角范围为0度～90度。在一些具体实施例中，所述第一方向可以垂直于所述第二方向。可以理解的是，所述第一方向与所述第二方向之间的夹角构建了所述多个晶体管沿第一方向排布的若干列和沿第二方向排布的若干行的阵列的位置关系。

示例性地，第一方向表示为附图中的X方向；第二方向表示为附图中的Y方向；第三方向表示为附图中的Z方向。

图2a至图2d为本公开实施例中提供的一种半导体结构的剖视示意图；图3a至图3d为本公开实施例中提供的另一半导体结构的剖视示意图。

下面结合图2a至图2d和图3b至图3d，对本公开实施例提供的半导体结构进行详细地说明。

为了清楚的描述本公开，以下实施例中以第一方向与第二方向垂直为例进行说明。示例性的，以图2a至图2d为例，所述第一方向为图2c和图2d中示出的X轴方向；所述第二方向为图2a和图2b中示出的Y轴方向；所述第三方向为图2a至图2d中示出的Z轴方向。但需要说明的是，以下实施例中关于方向的描述仅用于说明本公开，并不用来限制本公开的范围。

需要说明的是，图2a至图3d中的同一个数字编号的每个图表示同一半导体结构的多个剖视平面的示意图；以图2a至图2d为例，图2a至图2d分别为沿同一半导体结构的A-A、B-B、C-C、D-D剖面方向的剖视示意图，A-A剖面可以理解为不穿过所述有源层304的一个Y-Z平面，B-B剖面可以理解为穿过所述有源层304的一个Y-Z平面，C-C剖面可以理解为穿过所述有源层304的一个X-Z平面，D-D剖面可以理解为不穿过所述有源层304的一个X-Z平面。

可以理解的是，本公开实施例中的半导体结构为晶体管在存储结构201之上的构架。示例性地，存储结构201包括电容，上述实施例中的半导体结构为晶体管-电容(TOC，Transistor on Capacitor)构架。

可以理解的是，上述实施例中的晶体管的有源层304环绕柱状栅极306，构成了全环绕型沟道(GAA，Channel All Around)结构。

需要说明的是，位于有源层304沿第三方向上相对的两端设置源极S和漏极D，源极S和漏极D的位置可以互换；可以根据实际需求进行选择设置。

参考图2a至图2d，所述有源层304底面沿所述第一方向的尺寸W1大于所述有源层304顶面沿所述第一方向的尺寸W2；并且，所述有源层304底面沿所述第二方向的尺寸W3大于所述有源层304顶面沿所述第二方向的尺寸W4。也就是说，所述有源层304沿所述第一方向的尺寸“上窄下宽”，并且，所述有源层304沿所述第二方向的尺寸“上窄下宽”。

参考图3a至图3d，所述有源层304底面沿所述第一方向的尺寸W5小于所述有源层304顶面沿所述第一方向的尺寸W6；而所述有源层304底面沿所述第二方向的尺寸W7大于所述有源层304顶面沿所述第二方向的尺寸W8。或者，所述有源层底面沿所述第一方向的尺寸大于所述有源层顶面沿所述第一方向的尺寸；而所述有源层底面沿所述第二方向的尺寸小于所述有源层顶面沿所述第二方向的尺寸(本公开实施例未示出，可以参照图2a至图2d进行理解，具体地，将图2b中“上窄下宽”的有源层替换为“上宽下窄”的有源层进行理解，图2a、图2c、图2d可以不变)。也就是说，所述有源层304沿所述第一方向的尺寸“上窄下宽”，或者，所述有源层304沿所述第一方向的尺寸“上窄下宽”。

实际应用中，在能实现1/2最小尺寸(1/2Pitch)的光刻图形一定的情况下，如果想要进一步缩小最小尺寸来满足更高密度的半导体结构的要求，可以开发更合适的工艺技术。示例性地，如图2a至图2d所示，最小尺寸P(位线最小尺寸P1与位线隔离结构最小尺寸P2之和)一定，由于所述有源层304的顶部尺寸相对较小，所述有源层304的顶部之间的间距相对更大，所述有源层304的顶部更容易被所述位线307环绕接触，即位线最小尺寸P1可以尽可能的小；相对地，所述有源层304的顶部之间的间距较大利于增大形成位线隔离结构的工艺窗口，即位线隔离结构最小尺寸P2尽可能的大。同理，最小尺寸P(字线最小尺寸P3与字线隔离结构最小尺寸P4之和)一定，可以适当使字线最小尺寸P3可以尽可能的小，以及字线隔离结构最小尺寸P4可以尽可能的大。这样，可以减小后续形成位线之间以及字线之间的寄生电容，可以减少形成位线隔离沟槽和字线隔离沟槽的工艺难度，更有利于所述位线307和位线隔离结构以及所述字线310和字线隔离结构的形成。

本公开实施例中，沿所述第一方向的尺寸“上窄下宽”，和/或，沿所述第二方向的尺寸为“上窄下宽”的所述有源层，也就是说，所述有源层的底部尺寸相对较大，这样所述有源层的底部与所述存储结构的接触面积可以更大，利于所述有源层与所述存储结构更好的接触以降低电阻；并且，所述有源层的顶部尺寸相对较小，这样所述有源层的顶部更容易被所述位线环绕接触，且由于所述有源层的顶部尺寸相对较小，这样所述有源层的顶部之间的间距相对更大，可以减小后续形成位线之间以及字线之间的寄生电容，可以减少形成位线隔离沟槽和字线隔离沟槽的工艺难度，更有利于所述位线和位线隔离结构以及所述字线和字线隔离结构的形成，进而半导体结构可以进一步微缩。

在一些实施例中，所述有源层304的第一截面和/或第二截面的外轮廓形状包括梯形的两腰和底边；所述第一截面包括所述有源层304沿所述第一方向和第三方向所在平面的截面，所述第二截面包括所述有源层304沿所述第二方向和所述第三方向所在平面的截面，所述第三方向与所述柱状栅极306延伸的方向平行。

这里，所述第二截面可以理解为B-B截面，B-B剖面可以理解为穿过所述有源层304的一个Y-Z平面。所述第一截面可以理解为C-C截面，C-C剖面可以理解为穿过所述有源层304的一个X-Z平面。

所述有源层304的第一截面和/或第二截面的外轮廓形状还可以是其他规则或者不规则形状，例如可以将所述梯形的两腰由直线变成曲线。

在一些实施例中，所述有源层304的第三截面的外轮廓形状包括椭圆形或者长条形。所述第三截面包括所述有源层304沿所述第一方向和第二方向所在平面的截面，可以理解为穿过所述有源层304的一个X-Y平面。

这里及以下实施例中关于所述有源层304的截面形状的描述仅用于说明本公开，并不用来限制本公开的范围。

在一些实施例中，所述有源层304沿所述第三方向的尺寸小于所述柱状栅极306沿所述第三方向的尺寸。

在一些实施例中，所述晶体管的源极或漏极中的一者位于与所述有源层304的顶部侧壁，所述晶体管的源极或漏极中的另一者位于所述有源层304的底面。

在一些实施例中，

所述柱状栅极306沿所述第一方向的尺寸和沿所述第二方向的尺寸均随着所述柱状栅极高度的增加而减小；

或者，

所述柱状栅极306沿所述第一方向的尺寸随着所述柱状栅极高度的增加而增加，所述柱状栅极306沿所述第二方向的尺寸随着所述柱状栅极高度的增加而减小。

这里，所述柱状栅极高度可以理解为沿第三方向上，由所述存储结构201指向晶体管的方向。

在一些实施例中，所述存储结构201包括：电容、薄膜晶体管、磁存储单元的其中之一。

在一些具体实施例中，所述存储结构201包括：电容(未示出)。1个晶体管(Transistor)和1个电容器(Capacitor)构成1T1C的DRAM结构中，其中，所述电容作为所述存储结构201，与所述晶体管构成1T1C结构。所述电容包括柱状的第二电极，覆盖所述第二电极侧壁及底部的电介质层，以及覆盖所述电介质的第一电极。实际应用中，可以是所述第二电极端所述晶体管阵列中一晶体管的源极或漏极连接，所述第一电极端接地。所述电容用于存储写入的数据。

在一些具体实施例中，所述存储结构201包括：薄膜晶体管(未示出)。2个晶体管(Transistor)和0个电容器(Capacitor)构成2T0C嵌入式DRAM结构中，其中，所述薄膜晶体管作为所述存储结构201，与所述晶体管构成2T0C结构。这里，所述薄膜晶体管在一定的尺寸以及适当的掺杂剂下，也可以在不需要任何电容的情况下容纳少量电荷，因为薄膜晶体管的栅极是一个天然的电容，可以储存少量电荷。

在一些具体实施例中，所述存储结构201包括：磁存储单元(未示出)。磁性随机存储器(MRAM，Magnetoresistive Random Access Memory)具体通过磁性隧道结(MTJ，Magnetic Tunnel Junction)作为所述磁存储单元，MTJ进行信息(“0”或者“1”)的读写与存储，每个MTJ可以通过所述晶体管进行驱动。

在一些实施例中，所述半导体结构还包括：位线隔离结构和字线隔离结构；其中，

所述位线隔离结构位于沿所述第一方向排布的相邻两列的所述有源层304之间；

所述字线隔离结构位于沿所述第二方向排布的相邻两条字线310之间。

图4为本公开实施例提供的一种半导体结构的制作方法的流程示意图。

根据本公开的另一方面，提供了一种半导体结构的制作方法，所述方法包括以下步骤：

S401、提供衬底；在所述衬底中形成多个存储结构；

S402、在所述存储结构上形成多个晶体管，每一所述存储结构上对应一晶体管，所述多个晶体管构成具有沿第一方向排布的若干列和沿第二方向排布的若干行的阵列；其中，所述晶体管包括柱状栅极、介质层及有源层，所述介质层覆盖所述柱状栅极的至少部分侧壁及底面，所述有源层覆盖所述介质层的侧壁，所述有源层的底面电连接所述存储结构；

S403、形成位线，所述位线沿所述第二方向延伸，且电连接同一列的所述有源层的侧壁；

S404、形成字线，所述字线沿所述第一方向延伸，且电连接同一行的所述柱状栅极的顶面；所述第一方向和第二方向相交且均垂直于所述柱状栅极延伸的方向；所述有源层底面沿所述第一方向的尺寸大于所述有源层顶面沿所述第一方向的尺寸；和/或，所述有源层底面沿所述第二方向的尺寸大于所述有源层顶面沿所述第二方向的尺寸。

应当理解，图4中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图4中所示的各步骤可以根据实际需求进行顺序调整。

图5a至图13d为本公开实施例提供的一种半导体结构的制作过程的剖视示意图。下面结合图4、图5a至图13d，对本公开实施例提供的半导体结构的制作方法进行详细地说明。

需要说明的是，图5a至图13d中的同一个数字编号的每个图表示至少一个工艺步骤下的多个视图平面的示意图；以图13a至图13d为例，图13a至图13d分别为沿A-A、B-B、C-C、D-D剖面方向的剖视示意图，A-A剖面可以理解为不穿过所述有源层的一个Y-Z平面，B-B剖面可以理解为穿过所述有源层的一个Y-Z平面，C-C剖面可以理解为穿过所述有源层的一个X-Z平面，D-D剖面可以理解为不穿过所述有源层的一个X-Z平面；图14a至图19d中的同一个数字编号的每个图的剖面方向可以对应参考图13a至图13d剖面方向理解，这里及下文中不再赘述。

执行步骤S401，形成存储结构。

参考图5a至图5d，提供衬底101，衬底101的材料可以包括单质半导体材料，例如硅(Si)、锗(Ge)等，或者化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)或磷化铟(InP)等，衬底101可以包括掺杂的，或者在衬底中包括掺杂区域和未掺杂区域。衬底101还可以包括绝缘体上硅(SOI，Silicon-on-Insulator)、绝缘体上锗(GOI，Germanium-on-Insulator)、绝缘体上硅锗(SGOI，Silicon-Germanium-on-Insulator)或其组合。还可以使用的其他衬底包括多层衬底、梯度衬底或混合方向衬底。

在衬底101中形成多个存储结构201，所述多个存储结构201构成具有沿第一方向排布的若干列和沿第二方向排布的若干行的阵列。实际应用中，存储结构201之间还包括第四绝缘材料202。第四绝缘材料202可以包括但不限于氧化硅。

在一些实施例中，所述存储结构201包括：电容、薄膜晶体管、磁存储单元的其中之一。所述存储结构201用于存储写入的数据。

参考图5a至图9d，在一些实施例中，在形成晶体管之前，所述方法还包括：

a、在所述存储结构上形成牺牲层；

b、形成多条沿所述第一方向间隔排布的第一沟槽并在所述第一沟槽中填充第一绝缘材料；所述第一沟槽贯穿所述牺牲层；

c、形成多条沿所述第二方向交替间隔排布的第二沟槽并在所述第二沟槽中填充第二绝缘材料；所述第二沟槽贯穿所述牺牲层；

d、去除剩余所述牺牲层，得到沿所述第一方向排布的若干列和沿所述第二方向排布的若干行的凹槽阵列，每一所述凹槽底部暴露出每一所述存储结构的顶面；每一所述凹槽底部沿所述第一方向的尺寸大于每一所述凹槽顶部沿所述第一方向的尺寸，且每一所述凹槽底部沿所述第二方向的尺寸大于每一所述凹槽顶部沿所述第二方向的尺寸。

继续参考图5a至图5d，执行步骤a，形成牺牲层301。

可以通过物理气相沉积(PVD，Physical Vapor Deposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺沉积所述牺牲层301。

这里，牺牲层301的材料可以包括但不限于氮化硅。

参考图6a至图6d，执行步骤b，形成第一沟槽T1。

可以通过光刻-蚀刻工艺(LE，Lithography-Etch)对所述牺牲层301的顶面进行第一刻蚀，在所述牺牲层301中形成多个沿第一方向间隔排布的第一沟槽T1；这里，每一所述第一沟槽T1沿第二方向延伸且沿第三方向贯穿所述牺牲层301，将所述牺牲层301划分包括多个条状结构。

需要说明的是，通过第一蚀刻形成的每一所述第一沟槽顶部沿所述第一方向的尺寸大于每一所述第一沟槽底部沿所述第一方向的尺寸(第一沟槽沿所述第一方向的尺寸“上宽下窄”)，与之对应地，每一所述条状结构顶部沿所述第一方向的尺寸小于每一所述条状结构底部沿所述第一方向的尺寸(条状结构沿所述第一方向的尺寸“上窄下宽”)。

这里，所述第一刻蚀包括但不限于干法等离子体刻蚀工艺。

继续参考图6a至图6d，在形成第一沟槽T1之后，通过PVD、CVD、ALD等工艺在所述第一沟槽T1的中填充第一绝缘材料302。

这里，第一绝缘材料302可以包括但不限于氧化硅。

在一些实施例中，所述第一沟槽T1包括但不限于浅槽隔离(STI，Shallow TrenchIsolation)结构。

参考图7a至图8d，执行步骤c，形成第二沟槽T2。

参考图7a至图7d，可以通过LE工艺对多个条状结构的牺牲层301和所述第一绝缘材料302的顶面进行第二刻蚀，形成多个沿第二方向间隔排布的第二沟槽T2；这里，每一所述第二沟槽T2沿第一方向延伸且沿第三方向贯穿所述牺牲层301，将多个条状结构的牺牲层301划分包括多个柱状结构。

需要说明的是，通过第二蚀刻形成的每一所述第二沟槽顶部沿所述第二方向的尺寸大于每一所述第二沟槽底部沿所述第二方向的尺寸(第二沟槽沿所述第二方向的尺寸“上宽下窄”)，与之对应地，每一所述柱状结构顶部沿所述第二方向的尺寸小于每一所述柱状结构底部沿所述第二方向的尺寸，并且，每一所述柱状结构顶部沿所述第一方向的尺寸小于每一所述柱状结构底部沿所述第一方向的尺寸(柱状结构沿所述第二方向的尺寸“上窄下宽”，并且，柱状结构沿所述第一方向的尺寸“上窄下宽”)。

这里，所述第二刻蚀包括但不限于干法等离子体刻蚀工艺。

参考图8a至图8d，在形成第二沟槽T2之后，通过PVD、CVD、ALD等工艺在所述第二沟槽T2的中填充第二绝缘材料303。

这里，第二绝缘材料303可以包括但不限于氧化硅。

在一些实施例中，所述第二沟槽T2包括但不限于STI结构。

参考图8a至图9d，执行步骤d，形成凹槽R。

可以通过蚀刻工艺去除剩余所述牺牲层(如图8a至图8d所示的多个柱状结构的牺牲层301)，得到沿所述第一方向排布的若干列和沿所述第二方向排布的若干行的凹槽阵列(如图9a至图9d所示的多个凹槽R)，每一所述凹槽R底部暴露出每一所述存储结构的顶面(参照图9a至图9d中的凹槽R中未形成有源层304的结构进行理解)；每一所述凹槽底部沿所述第一方向的尺寸W1大于每一所述凹槽顶部沿所述第一方向的尺寸W2，且每一所述凹槽底部沿所述第二方向的尺寸W3大于每一所述凹槽顶部沿所述第二方向的尺寸W4。

这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

执行步骤S402，形成晶体管。

参考图9a至图12d，在一些实施例中，形成晶体管包括：

i、在所述凹槽中，形成覆盖所述凹槽的侧壁和底壁的半导体材料；

ii、形成覆盖所述半导体材料侧壁和底壁的介质材料；

iii、形成覆盖所述介质材料侧壁和底壁的所述柱状栅极；

iv、沿所述柱状栅极延伸的方向回蚀刻部分所述介质材料和部分所述半导体材料，形成所述有源层和所述介质层；所述介质层位于所述柱状栅极与所述有源层之间且至少覆盖所述有源层的表面。

参考图9a至图9d，执行步骤i，形成半导体材料304’。

可以通过PVD、CVD、ALD等工艺至少在所述凹槽R的底面和侧壁上沉积所述半导体材料304’。实际应用中，可以在所述凹槽R的底面、侧壁以及第一绝缘材料302、第二绝缘材料303顶面共形地沉积半导体材料304’。

这里，所述半导体材料304’可以为硅基材料；进一步地，可以为多晶硅材料，例如，包括单质多晶硅或者掺杂多晶硅；此外，所述半导体材料304’还可以包括多晶锗硅、碳硅、锗等半导体材料中的至少一种。

参考图10a至图10d，执行步骤ii，形成介质材料305’。

可以通过PVD、CVD、ALD等工艺形成覆盖所述半导体材料304’侧壁和底壁的介质材料305’。介质材料305’的形成方法包括但不限于原位氧化。实际应用中，可以在半导体材料304’表面共形地沉积半导体材料304’。

这里，介质材料305’可以包括但不限于氧化硅。

参考图11a至图11d，执行步骤iii，形成柱状栅极306。

可以通过PVD、CVD、ALD等工艺填充形成有所述半导体材料304’和所述介质材料305’的凹槽R，形成所述柱状栅极306。

这里，所述柱状栅极306的材料可以包括金属和/或多晶硅(Poly)等。

参考图12a至图12d，执行步骤iv，形成有源层304和介质层305。

可以通过回蚀刻工艺沿所述柱状栅极延伸的方向去除部分所述介质材料和部分所述半导体材料，得到所述有源层304和所述介质层305(参照图12a至图12d中未形成位线307的结构进行理解)。

这里，所采用的回刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

在一些实施例中，在所述有源层沿所述第三方向上相对的两端分别形成源极、漏极。在一些具体实施例中，形成源极、漏极的方法包括但不限于离子注入工艺和扩散工艺等。

实际应用中，可以在所述凹槽R的底面和侧壁上沉积所述半导体材料304’之后，参考图9a至图9d，对所述半导体材料304’位于所述凹槽R的底部的部分进行离子注入工艺和扩散工艺形成源极或漏极；可以在形成所述有源层304和所述介质层305之后，参照图12a至图12d中未形成位线307的结构进行理解，再进一步的蚀刻暴露出所述有源层304顶部的侧壁，对暴露出的所述有源层304顶部的侧壁进行离子注入工艺和扩散工艺形成漏极或源极。

需要说明的是，源极和漏极的位置可以互换；实际情况可以根据实际需求进行选择设置。

执行步骤S403，形成位线。

参考图12a至图12d，在一些实施例中，形成位线307包括：

在所述有源层306顶部之间的间隙中形成第一导电材料；所述第一导电材料环绕接触且电连接所述有源层306顶部的侧壁；

沿所述第二方向去除部分所述第一导电材料形成多条沿所述第一方向间隔排布的位线隔离沟槽，所述位线隔离沟槽沿所述柱状栅极延伸的方向贯穿所述第一导电材料；未被去除的第一导电材料构成所述位线307。

可以通过回蚀刻进一步去除所述有源层304顶部之间的介质材料，以暴露出所述有源层304顶部的侧壁。可以通过PVD、CVD、ALD等工艺在所述有源层306顶部之间的间隙中沉积第一导电材料。

可以通过LE工艺，直接蚀刻去除部分所述第一导电材料形成多条沿所述第一方向间隔排布的位线隔离沟槽。也可采用自对准间隔层等工艺，以自对准间隔层为掩膜蚀刻去除部分所述第一导电材料形成多条沿所述第一方向间隔排布的位线隔离沟槽。

可以通过PVD、CVD、ALD等工艺在位线隔离沟槽中填充第五绝缘材料308，形成位线隔离结构。这里，第五绝缘材料308可以包括但不限于氧化硅。

这里，所述位线307的材料包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。示例性地，所述位线307的材料包括TiN。

这里，每一所述位线307通过有源层304顶部的侧壁，分别与所述晶体管阵列中沿所述第一方向排布的一列晶体管的漏极D或源极S接触且电连接。位线307用于在晶体管导通时，对所述存储结构201执行读取或写入操作。

参考图13a至图13d，在一些实施例中，形成字线310包括：

在所述柱状栅极306顶部之上形成第二导电材料；所述第二导电材料接触且电连接所述柱状栅极306的顶面；

沿所述第一方向去除部分所述第二导电材料形成多条沿所述第二方向间隔排布的字线隔离沟槽，所述字线隔离沟槽沿所述柱状栅极延伸的方向贯穿所述第二导电材料；未被去除的第二导电材料构成所述字线310。

可以通过LE工艺，直接蚀刻去除部分所述第二导电材料形成多条沿所述第二方向间隔排布的字线隔离沟槽。

可以通过PVD、CVD、ALD等工艺在字线隔离沟槽中填充第七绝缘材料311，形成字线隔离结构。这里，第七绝缘材料311可以包括但不限于氧化硅。

这里，所述字线310的材料包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。示例性地，所述字线310的材料包括TiN。

可以理解的是，所述位线307和所述字线310沿所述柱状栅极延伸的方向被第六绝缘材料309间隔开。这里，第六绝缘材料309可以包括但不限于氧化硅。

这里，每一所述字线310通过柱状栅极306的顶面，分别与所述晶体管阵列中沿所述第二方向排布的一行晶体管的柱状栅极306接触且电连接。字线310用于控制晶体管导通或截止。

本公开实施例中，所述有源层304底面沿所述第一方向的尺寸大于所述有源层304顶面沿所述第一方向的尺寸；并且，所述有源层304底面沿所述第二方向的尺寸大于所述有源层304顶面沿所述第二方向的尺寸。

参考图13a至图13d，在一些实施例中，所述有源层的第一截面和第二截面的外轮廓形状包括梯形的两腰和底边；所述第一截面包括所述有源层沿所述第一方向和第三方向所在平面的截面，所述第二截面包括所述有源层沿所述第二方向和所述第三方向所在平面的截面，所述第三方向与所述柱状栅极延伸的方向平行。

在一些实施例中，所述柱状栅极沿所述第一方向的尺寸和沿所述第二方向的尺寸均随着所述柱状栅极高度的增加而减小。

在一些实施例中，所述有源层沿所述第三方向的尺寸小于所述柱状栅极沿所述第三方向的尺寸。

图14a至图19d为本公开实施例提供的另一种半导体结构的制作过程的剖视示意图。

参考图14a至图18d，在一些实施例中，在形成晶体管之前，所述方法还包括：

I、在所述存储结构上形成绝缘层；

II、形成多条沿所述第一方向间隔排布的第三沟槽并在所述第三沟槽中填充牺牲材料；所述第三沟槽贯穿所述绝缘层；

III、形成多条沿所述第二方向交替间隔排布的第四沟槽并在所述第四沟槽中填充第三绝缘材料；所述第四沟槽贯穿所述牺牲材料；

IV、去除剩余所述牺牲材料，得到沿所述第一方向排布的若干列和沿所述第二方向排布的若干行的凹槽阵列，每一所述凹槽底部暴露出每一所述存储结构的顶面；每一所述凹槽底部沿所述第二方向的尺寸大于每一所述底部顶部沿所述第二方向的尺寸。

参考图14a至图14d，执行步骤I，形成绝缘层321。

可以通过PVD、CVD、ALD等工艺沉积所述绝缘层321。

这里，绝缘层321的材料可以包括但不限于氧化硅。

参考图15a至图15d，执行步骤II，形成第三沟槽T3。

可以通过LE工艺对所述绝缘层321的顶面进行第三刻蚀，在所述绝缘层321中形成多个沿第一方向间隔排布的第三沟槽T3；这里，每一所述第三沟槽T3沿第二方向延伸且沿第三方向贯穿所述绝缘层321。

这里，所述第三刻蚀包括但不限于干法等离子体刻蚀工艺。

继续参考图14a至图14d，在形成第三沟槽T3之后，通过PVD、CVD、ALD等工艺在所述第三沟槽T3的中填充牺牲材料322。

这里，牺牲材料322可以包括但不限于氮化硅。

在一些实施例中，所述第三沟槽T3包括但不限于STI结构。

需要说明的是，通过第三蚀刻形成的每一所述第三沟槽顶部沿所述第一方向的尺寸大于每一所述第三沟槽底部沿所述第一方向的尺寸(第三沟槽沿所述第一方向的尺寸“上宽下窄”)，对应地，在第三沟槽中填充的牺牲材料322沿所述第一方向的尺寸“上宽下窄”。

参考图16a至图17d，执行步骤III，形成第四沟槽T4。

参考图16a至图16d，可以通过LE工艺对具有多个条状结构的所述牺牲材料322进行第四刻蚀，形成多个沿第二方向间隔排布的第四沟槽T4；这里，每一所述第四沟槽T4沿第一方向延伸且沿第三方向贯穿所述牺牲材料322，将所述牺牲材料322划分包括多个柱状结构。

需要说明的是，通过第四蚀刻形成的每一所述第四沟槽顶部沿所述第二方向的尺寸大于每一所述第四沟槽底部沿所述第二方向的尺寸(第四沟槽沿所述第二方向的尺寸“上宽下窄”)，与之对应地，每一所述柱状结构顶部沿所述第二方向的尺寸小于每一所述柱状结构底部沿所述第二方向的尺寸而沿所述第一方向的尺寸大于每一所述柱状结构底部沿所述第一方向的尺寸(柱状结构沿所述第二方向的尺寸“上窄下宽”而沿所述第一方向的尺寸“上宽下窄”)。

这里，所述第四刻蚀包括但不限于干法等离子体刻蚀工艺。

参考图17a至图17d，在形成第四沟槽T4之后，通过PVD、CVD、ALD等工艺在所述第四沟槽T4的中填充第三绝缘材料323。

这里，第三绝缘材料323可以包括但不限于氧化硅。

在一些实施例中，所述第四沟槽T4包括但不限于STI结构。

参考图17a至图18d，执行步骤IV，形成凹槽R。

可以通过蚀刻工艺去除剩余所述牺牲材料(如图17a至图17d所示的多个柱状结构的牺牲材料322)，得到沿所述第一方向排布的若干列和沿所述第二方向排布的若干行的凹槽阵列(如图18a至图18d所示的多个凹槽R)，每一所述凹槽R底部暴露出每一所述存储结构的顶面(参照图18a至图18d中的凹槽R中未形成所述有源层304的结构进行理解)；每一所述凹槽底部沿所述第一方向的尺寸W5小于每一所述凹槽顶部沿所述第一方向的尺寸W6，且每一所述凹槽底部沿所述第二方向的尺寸W7大于每一所述凹槽顶部沿所述第二方向的尺寸W8。

这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

这里，可以在所述凹槽R的底面、侧壁以及绝缘层321顶面、第三绝缘材料323顶面共形地沉积半导体材料304’(如图18a至图18d所示)。

在图18a至图18d所示的半导体结构的基础上，继续执行后续制程，形成晶体管、形成位线、形成字线，得到如图19a至图19d所示的半导体结构。这里，执行后续制程中形成晶体管、形成位线、形成字线的详细过程可以参考上述执行步骤S402～S404的形成晶体管、形成位线、形成字线的过程进行理解，这里不再赘述。

本公开实施例中，半导体结构中所述有源层304底面沿所述第二方向的尺寸大于所述有源层304顶面沿所述第二方向的尺寸。

参考图19a至图19d，在一些实施例中，所述有源层的第二截面的外轮廓形状包括梯形的两腰和底边；所述第二截面包括所述有源层沿所述第二方向和所述第三方向所在平面的截面，所述第三方向与所述柱状栅极延伸的方向平行。

在一些实施例中，所述柱状栅极沿所述第一方向的尺寸随着所述柱状栅极高度的增加而增加，所述柱状栅极沿所述第二方向的尺寸随着所述柱状栅极高度的增加而减小。

在一些实施例中，所述有源层沿所述第三方向的尺寸小于所述柱状栅极沿所述第三方向的尺寸。

在另一些实施例中，可以对上述图14a至图19d所示的实施例步骤稍作改变，即将上述步骤II替换为“形成多条沿所述第二方向间隔排布的第三沟槽并在所述第三沟槽中填充牺牲材料；所述第三沟槽贯穿所述绝缘层”，将上述步骤III替换为“形成多条沿所述第一方向交替间隔排布的第四沟槽并在所述第四沟槽中填充第三绝缘材料；所述第四沟槽贯穿所述牺牲材料”，将上述步骤IV替换为“去除剩余所述牺牲材料，得到沿所述第一方向排布的若干列和沿所述第二方向排布的若干行的凹槽阵列，每一所述凹槽底部暴露出每一所述存储结构的顶面；每一所述凹槽底部沿所述第一方向的尺寸大于每一所述底部顶部沿所述第一方向的尺寸”；其它后续制程可以参照上述图14a至图19d的详细进行理解，这里不再赘述。

基于此得到的半导体结构中所述有源层底面沿所述第一方向的尺寸大于所述有源层顶面沿所述第一方向的尺寸(本公开实施例未示出，可以参照图13a至图13d进行理解，具体地，将图13b中“上窄下宽”的有源层替换为“上宽下窄”的有源层进行理解，图13a、图13c、图13d可以不变)。

本公开上述各实施例提供的半导体结构的制作方法制造得到的半导体结构中，有源层底面沿第一方向的尺寸大于有源层顶面沿第一方向的尺寸；和/或，有源层底面沿第二方向的尺寸大于有源层顶面沿第二方向的尺寸。也就是说，所述有源层的底面尺寸相对较大，这样所述有源层的底面与所述存储结构的接触面积可以更大，利于所述有源层与所述存储结构更好的接触以降低电阻；并且，所述有源层的顶部尺寸相对较小，这样所述有源层的顶部更容易被所述位线环绕接触，且由于所述有源层的顶部尺寸相对较小，这样所述有源层的顶部之间的间距相对更大，减小后续形成位线之间以及字线之间的寄生电容，减少形成位线隔离沟槽和字线隔离沟槽的工艺难度，更有利于所述位线和位线隔离结构以及所述字线和字线隔离结构的形成，进而半导体结构可以进一步微缩。

本公开实施例提供的半导体结构的制作方法制造得到的半导体结构与上述实施例中的半导体结构类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。

图20为本公开实施例中提供的一种存储器的平面结构示意图。

根据本公开的又一方面，提供了一种存储器，包括：衬底，以及位于所述衬底上方的至少一个如上各实施例中任一项所述的半导体结构。

图20可以理解为在图13a至图13d或者图19a至图19d的基础上进一步地形成的所述存储器，所述存储器中的阵列单元区(CELL)和核心区/***电路区(CORE/PERI)。

为了保持与上述行为中的一致性，图20中的有源柱SP的排布方式可以参考图13a至图13d或者图19a至图19d中的所述有源层304排布方式进行理解。以及图20中沿A-A、B-B、C-C、D-D剖面方向也可以参考图13a至图13d或者图19a至图19d中的剖面位置进行理解；其中，图20中的A-A剖面表示沿Y-Z平面且不穿过沿第二方向延伸排列的一列晶体管(包括有源柱SP)的平面；图20中的B-B剖面表示沿Y-Z平面且穿过沿第二方向延伸排列的一列晶体管(包括有源柱SP)的平面；图20中的C-C剖面表示沿X-Z平面且穿过沿第一方向延伸排列的一行晶体管(包括有源柱SP)的平面；图20中的D-D剖面表示沿X-Z平面且不穿过沿第一方向延伸排列的一行晶体管(包括有源柱SP)的平面。需要说明的是，这里及以下，所述有源柱SP可以理解为图13a至图13d或者图19a至图19d中所示的有源层304、介质层305、至少部分柱状栅极306(至少被介质层305环绕的部分柱状栅极306)。

需要说明的是，图20中示出了包括所述存储器中的阵列单元区(CELL)和核心区/***电路区(CORE/PERI)。阵列单元区包括有源柱SP、字线WL、位线BL，且将有源柱SP、字线WL、位线BL投影在X-Y平面中显示。其中，字线WL的延伸方向与位线BL的延伸方向互相垂直，字线WL沿第一方向延伸、沿第二方向排布，字线BL沿第二方向延伸、沿第一方向排布；在所述有源柱SP中的有源层(未示出)、在所述有源层延伸方向上的两端形成源极和漏极(未示出)，侧壁被所述有源层环绕的柱状栅极(未示出)，以及所述有源层和所述柱状栅极之间的介质层，构成了所述存储器的晶体管。

可以理解的是，位线BL环绕且电连接部分所述有源层的侧壁，将沿第二方向延伸排列的每列晶体中的每个晶体管的源极/漏极电连接；字线WL部分所述柱状栅极的顶面接触且电连接，将沿第一方向延伸排列的每行晶体管中的每个晶体管的柱状栅极电连接。

在一些实施例中，所述存储器包括多个所述半导体结构，多个所述半导体结构在垂直于所述衬底方向上堆叠。

需要说明的是，本公开实施例中所描述的存储器并不局限于制作某一具体数量的三维堆叠，还可以形成由2个或2个以上如图13a至图13d或图19a至图19d所示的半导体结构沿第三方向上的三维堆叠的存储器，这样可以增大存储器的密度。

如图13a至图13d或图19a至图19d所示，在一些实施例中，所述衬底101包括***电路，所述半导体结构中的存储单元(包括晶体管和存储结构)与所述***电路电连接。

***电路做在底部，可以为存储结构201阵列以及晶体管阵列所利用的面积极大增加，利于存储器密度增大。

本公开所提供的几个方法或结构实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或结构实施例。

本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：多个存储单元、多条字线、多条位线；其中，

所述多个存储单元构成具有沿第一方向排布的若干列和沿第二方向排布的若干行的阵列，每一所述存储单元包括存储结构和位于所述存储结构上方的晶体管；所述晶体管包括柱状栅极、介质层及有源层，所述介质层覆盖所述柱状栅极的至少部分侧壁及底面，所述有源层覆盖所述介质层的侧壁，所述有源层的底面电连接所述存储结构；

每条所述位线沿第二方向延伸，且电连接同一列的所述有源层的侧壁；

每条所述字线沿第一方向延伸，且电连接同一行的所述柱状栅极的顶面；所述第一方向和第二方向相交且均垂直于所述柱状栅极延伸的方向；所述有源层底面沿所述第一方向的尺寸大于所述有源层顶面沿所述第一方向的尺寸；和/或，所述有源层底面沿所述第二方向的尺寸大于所述有源层顶面沿所述第二方向的尺寸。

2.根据权利要求1所述的半导体结构，其特征在于，所述有源层的第一截面和/或第二截面的外轮廓形状包括梯形的两腰和底边；所述第一截面包括所述有源层沿所述第一方向和第三方向所在平面的截面，所述第二截面包括所述有源层沿所述第二方向和所述第三方向所在平面的截面，所述第三方向与所述柱状栅极延伸的方向平行。

3.根据权利要求2所述的半导体结构，其特征在于，所述有源层沿所述第三方向的尺寸小于所述柱状栅极沿所述第三方向的尺寸。

4.根据权利要求3所述的半导体结构，其特征在于，所述晶体管的源极或漏极中的一者位于与所述有源层的顶部侧壁，所述晶体管的源极或漏极中的另一者位于所述有源层的底面。

5.根据权利要求1所述的半导体结构，其特征在于，

所述柱状栅极沿所述第一方向的尺寸和沿所述第二方向的尺寸均随着所述柱状栅极高度的增加而减小；

或者，

所述柱状栅极沿所述第一方向的尺寸随着所述柱状栅极高度的增加而增加，所述柱状栅极沿所述第二方向的尺寸随着所述柱状栅极高度的增加而减小。

6.根据权利要求1所述的半导体结构，其特征在于，所述存储结构包括：电容、薄膜晶体管、磁存储单元的其中之一。

7.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：位线隔离结构和字线隔离结构；其中，

所述位线隔离结构位于沿所述第一方向排布的相邻两列的所述有源层之间；

所述字线隔离结构位于沿所述第二方向排布的相邻两条字线之间。

8.一种存储器，其特征在于，包括：衬底，以及位于所述衬底上方的至少一个如权利要求1至7中任一项所述的半导体结构。

9.根据权利要求8所述的存储器，其特征在于，所述存储器包括多个所述半导体结构，多个所述半导体结构在垂直于所述衬底方向上堆叠。

10.根据权利要求8或9所述的存储器，其特征在于，所述衬底包括***电路，所述半导体结构与所述***电路电连接。

11.一种半导体结构的制作方法，其特征在于，所述方法包括：

提供衬底；在所述衬底中形成多个存储结构；

在所述存储结构上形成多个晶体管，每一所述存储结构上对应一晶体管，所述多个晶体管构成具有沿第一方向排布的若干列和沿第二方向排布的若干行的阵列；其中，所述晶体管包括柱状栅极、介质层及有源层，所述介质层覆盖所述柱状栅极的至少部分侧壁及底面，所述有源层覆盖所述介质层的侧壁，所述有源层的底面电连接所述存储结构；

形成位线，所述位线沿所述第二方向延伸，且电连接同一列的所述有源层的侧壁；

形成字线，所述字线沿所述第一方向延伸，且电连接同一行的所述柱状栅极的顶面；所述第一方向和第二方向相交且均垂直于所述柱状栅极延伸的方向；所述有源层底面沿所述第一方向的尺寸大于所述有源层顶面沿所述第一方向的尺寸；和/或，所述有源层底面沿所述第二方向的尺寸大于所述有源层顶面沿所述第二方向的尺寸。

12.根据权利要求11所述的半导体结构的制作方法，其特征在于，在形成晶体管之前，所述方法还包括：

在所述存储结构上形成牺牲层；

形成多条沿所述第一方向间隔排布的第一沟槽并在所述第一沟槽中填充第一绝缘材料；所述第一沟槽贯穿所述牺牲层；

形成多条沿所述第二方向交替间隔排布的第二沟槽并在所述第二沟槽中填充第二绝缘材料；所述第二沟槽贯穿所述牺牲层；

去除剩余所述牺牲层，得到沿所述第一方向排布的若干列和沿所述第二方向排布的若干行的凹槽阵列，每一所述凹槽底部暴露出每一所述存储结构的顶面；每一所述凹槽底部沿所述第一方向的尺寸大于每一所述凹槽顶部沿所述第一方向的尺寸，且每一所述凹槽底部沿所述第二方向的尺寸大于每一所述凹槽顶部沿所述第二方向的尺寸。

13.根据权利要求11所述的半导体结构的制作方法，其特征在于，在形成晶体管之前，所述方法还包括：

在所述存储结构上形成绝缘层；

形成多条沿所述第一方向间隔排布的第三沟槽并在所述第三沟槽中填充牺牲材料；所述第三沟槽贯穿所述绝缘层；

形成多条沿所述第二方向交替间隔排布的第四沟槽并在所述第四沟槽中填充第三绝缘材料；所述第四沟槽贯穿所述牺牲材料；

去除剩余所述牺牲材料，得到沿所述第一方向排布的若干列和沿所述第二方向排布的若干行的凹槽阵列，每一所述凹槽底部暴露出每一所述存储结构的顶面；每一所述凹槽底部沿所述第二方向的尺寸大于每一所述底部顶部沿所述第二方向的尺寸。

14.根据权利要求12或13所述的半导体结构的制作方法，其特征在于，形成晶体管包括：

在所述凹槽中，形成覆盖所述凹槽的侧壁和底壁的半导体材料；

形成覆盖所述半导体材料侧壁和底壁的介质材料；

形成覆盖所述介质材料侧壁和底壁的所述柱状栅极；

沿所述柱状栅极延伸的方向回蚀刻部分所述介质材料和部分所述半导体材料，形成所述有源层和所述介质层；所述介质层位于所述柱状栅极与所述有源层之间且至少覆盖所述有源层的表面。

15.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成位线包括：

在所述有源层顶部之间的间隙中形成第一导电材料；所述第一导电材料环绕接触且电连接所述有源层顶部的侧壁；

沿所述第二方向去除部分所述第一导电材料形成多条沿所述第一方向间隔排布的位线隔离沟槽，所述位线隔离沟槽沿所述柱状栅极延伸的方向贯穿所述第一导电材料；未被去除的第一导电材料构成所述位线。

16.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成字线包括：

在所述柱状栅极顶部之上形成第二导电材料；所述第二导电材料接触且电连接所述柱状栅极的顶面；

沿所述第一方向去除部分所述第二导电材料形成多条沿所述第二方向间隔排布的字线隔离沟槽，所述字线隔离沟槽沿所述柱状栅极延伸的方向贯穿所述第二导电材料；未被去除的第二导电材料构成所述字线。

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