CN113410200B - 一种芯片封装框架和芯片封装结构 - Google Patents

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Abstract

本发明公开了一种芯片封装框架和芯片封装结构。其中芯片封装框架包括：封装底座；基板，设置于封装底座上，划分有至少一个芯片区，包括层叠的第一导电层和绝缘层；至少一个第二导电层，设置于绝缘层上表面，位于芯片区且与芯片区一一对应设置，其中，至少一个第二导电层包括第一子导电层，绝缘层上设置有第一导电通孔，第一子导电层通过第一导电通孔与第一导电层电连接；至少一个电极引脚，位于封装底座的至少一侧，包括第一电极引脚，第一电极引脚与第一导电层电连接。本发明解决了现有封装结构具备较大的寄生参数，影响封装芯片的性能及稳定性的问题，降低了封装结构的寄生参数。

Description

一种芯片封装框架和芯片封装结构
技术领域
本发明实施例涉及芯片封装技术领域，尤其涉及一种芯片封装框架和芯片封装结构。
背景技术
在半导体电子器件方面，AlGaN/GaN高电子迁移率晶体管(High ElectronMobility Transistor，HEMT)是具有高浓度二维电子气(Two-Dimensional Electron Gas，2DEG)的宽禁带半导体器件，具有输出功率密度高、耐高温、稳定性强和击穿电压高的特点，在电力电子器件领域具有极大的应用潜力。
AlGaN/GaN高电子迁移率晶体管通常工作在高频高功率的条件下，对封装结构的寄生参数和散热能力有更高的要求。目前常用的封装形式主要为单边引脚封装和多边引脚封装。由于引脚布局和芯片封装框架的结构，单边引脚封装具有高散热能力，但寄生参数大，而多边引脚封装具有较低的寄生参数，但散热能力较差。虽然多边引脚封装比单边引脚封装具有较低的寄生参数，但封装结构仍具备较大的寄生参数，影响封装芯片的性能及稳定性。因此，如何进一步降低封装结构的寄生参数成为芯片封装结构的研究方向之一。
发明内容
有鉴于此，本发明的目的是提出一种芯片封装框架和芯片封装结构，以降低封装结构的寄生参数。
为实现上述目的，本发明采用如下技术方案：
一方面，本发明实施例提供了一种芯片封装框架，包括：
封装底座；
基板，设置于所述封装底座上，划分有至少一个芯片区，包括层叠的第一导电层和绝缘层；
至少一个第二导电层，设置于所述绝缘层上表面，位于所述芯片区且与所述芯片区一一对应设置，其中，所述至少一个第二导电层包括第一子导电层，所述绝缘层上设置有第一导电通孔，所述第一子导电层通过所述第一导电通孔与所述第一导电层电连接；
至少一个电极引脚，位于所述封装底座的至少一侧，包括第一电极引脚，所述第一电极引脚与所述第一导电层电连接。
可选的，所述至少一个第二导电层还包括第二子导电层，所述第二子导电层与所述第一子导电层绝缘。
可选的，所述芯片封装框架还包括第三导电层，所述第三导电层设置于所述绝缘层上表面，位于所述芯片区之外，所述绝缘层上设置有第二导电通孔，所述第三导电层通过所述第二导电通孔与所述第一导电层电连接。
可选的，所述芯片封装框架还包括第四导电层，所述第四导电层位于所述芯片区之外且与所述第一子导电层绝缘。
另一方面，本发明实施例还提供了一种芯片封装结构，包括至少一个芯片和本发明实施例所提供的芯片封装框架；
所述至少一个芯片贴装于所述芯片封装框架上，所述至少一个芯片的芯片电极分别与对应的电极引脚电连接；
所述至少一个芯片包括第一芯片，所述第一芯片贴装于所述第一子导电层上，所述第一芯片的至少一个表面电极与所述第一子导电层电连接。
可选的，所述至少一个表面电极包括设置于所述第一芯片下表面的第一表面电极，所述第一表面电极与所述第一子导电层电接触；
可选的，所述第一子导电层的面积大于所述第一芯片所占的面积，所述至少一个表面电极包括设置于所述第一芯片上表面的第二表面电极，所述第二表面电极通过第一键合线与所述第一子导电层位于所述第一芯片所在区域之外的部分电连接。
可选的，所述至少一个第二导电层还包括第二子导电层，所述第二子导电层与所述第一子导电层绝缘；
所述至少一个芯片还包括第二芯片，所述第二芯片贴装于所述第二子导电层上，所述第二芯片包括设置于所述第二芯片下表面的第三表面电极，所述第三表面电极与所述第二子导电层电接触。
可选的，所述芯片封装框架还包括第三导电层，所述第三导电层设置于所述绝缘层上表面，位于所述芯片区之外，所述绝缘层上设置有第二导电通孔，所述第三导电层通过所述第二导电通孔与所述第一导电层电连接；
所述第二芯片还包括设置于所述第二芯片上表面的第四表面电极，所述第四表面电极通过第二键合线与所述第三导电层电连接。
可选的，所述芯片封装框架还包括第四导电层，所述第四导电层位于所述芯片区之外且与所述第一子导电层绝缘；
所述第四导电层包括第三子导电层，所述至少一个电极引脚还包括第二电极引脚，所述至少一个表面电极还包括设置于所述第一芯片上表面的第五表面电极，所述第五表面电极通过第三键合线与所述第三子导电层电连接，所述第三子导电层通过第四键合线与所述第二电极引脚电连接；和/或所述第四导电层包括第四子导电层，所述至少一个电极引脚还包括第三电极引脚，所述第二芯片还包括设置于所述第二芯片上表面的第六表面电极，所述第六表面电极通过第五键合线与所述第四子导电层电连接，所述第四子导电层通过第六键合线与所述第三电极引脚电连接。
可选的，所述第三导电层与所述第二子导电层之间电连接有电阻或电容。
可选的，所述第一芯片和所述第二芯片形成cascode级联。
本发明的有益效果是：本发明提供的芯片封装框架和芯片封装结构，通过在封装底座上设置基板，基板包括层叠的第一导电层和绝缘层，且所述第一导电层与封装框架的第一电极引脚电连接，并将至少一个第二导电层设置于绝缘层上表面，且位于基板的芯片区，同时，第二导电层中的第一子导电层通过绝缘层上的第一导电通孔与第一导电层电连接，由此可使得设置于第一子导电层上的芯片的至少一个表面电极通过与第一子导电层电连接，即可实现该表面电极与第一电极引脚电连接，从而避免将该表面电极与第一电极引脚直接通过键合线电连接，进而可缩短芯片封装结构中的键合线的长度，由此减小了由键合线引入的寄生参数，从而降低了芯片封装结构的寄生参数。
附图说明
下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1是本发明实施例提供的一种芯片封装框架的结构示意图；
图2是沿图1中AA’的剖面结构示意图；
图3是本发明实施例提供的一种芯片封装结构的结构示意图；
图4是沿图3中BB’的剖面结构示意图；
图5是本发明实施例提供的另一种芯片封装框架的结构示意图；
图6是沿图5中CC’的剖面结构示意图；
图7是本发明实施例提供的另一种芯片封装结构的结构示意图；
图8是沿图7中DD’的剖面结构示意图；
图9是本发明实施例提供的另一种芯片封装框架的结构示意图；
图10是沿图9中EE’的剖面结构示意图；
图11是本发明实施例提供的另一种芯片封装结构的结构示意图；
图12是沿图11中FF’的剖面结构示意图；
图13是本发明实施例提供的另一种芯片封装框架的结构示意图；
图14是本发明实施例提供的另一种芯片封装结构的结构示意图；
图15是本发明实施例提供的另一种芯片封装结构的结构示意图；
图16是本发明实施例提供的一种芯片封装结构的等效电路图；
图17是本发明实施例提供的另一种芯片封装结构的结构示意图；
图18是本发明实施例提供的另一种芯片封装结构的等效电路图；
图19是本发明实施例提供的另一种芯片封装结构的等效电路图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供的芯片封装框架可用于单芯片封装或多芯片封装，其中多芯片封装可包括级联芯片封装，适用于降低封装结构的寄生参数的情况。图1是本发明实施例提供的一种芯片封装框架的结构示意图；图2是沿图1中AA’的剖面结构示意图。如图1和图2所示，本实施例提供的芯片封装框架包括：
封装底座1；
基板2，设置于封装底座1上，划分有至少一个芯片区，包括层叠的第一导电层21和绝缘层22；
至少一个第二导电层5，设置于绝缘层22上表面，位于芯片区且与芯片区一一对应设置，其中，至少一个第二导电层5包括第一子导电层51，绝缘层22上设置有第一导电通孔23，第一子导电层51通过第一导电通孔23与第一导电层21电连接；
至少一个电极引脚4，位于封装底座1的至少一侧，包括第一电极引脚41，第一电极引脚41与第一导电层21电连接。
本实施例中，封装底座1主要起到承载待封装的芯片及其他元器件的作用，其可以为导电底座，如金属底座，具体材料可以是铜或者铝，也可以是其他导热性能较好的金属或合金。本实施例对此不作限制，可视实际情况而定。基板2的第一导电通孔23中可以填充导电材料，使第二导电层5通过第一导电通孔23与第一导电层21电连接。
本实施例中，基板2可以起到传递热量的作用，基板2可以采用高导热绝缘材料制成，具体的，基板2可以采用掺杂了导热填料的聚乙烯或者其他高分子材料，从而能够保证芯片3产生的热量能够迅速传递至封装底座1。进一步的，基板2的击穿电压可以大于50V，优选的，击穿电压为100V。其中，在保证基板2的击穿电压满足条件的基础上，基板2的厚度尽可能薄，优选的，基板2的厚度小于0.5微米，能够进一步保证芯片3产生的热量尽可能地传递至封装底座1，实现对芯片3的良好散热。
本实施例提供的芯片封装框架可封装的芯片可以包括多种类型的芯片，可以是二极管或者三极管等芯片，芯片封装结构可以仅封装一个或多个同一类型的芯片，也可以同时封装有其他类型的芯片。芯片区可根据待封装芯片的实际布局进行划分，每个芯片区都设置有第二导电层5，待封装芯片贴装于第二导电层5上。至少一个电极引脚4用于引出芯片的电极，实现与外部电路的电连接。
本实施例提供的芯片封装框架，通过在封装底座1上设置基板2，基板2包括层叠的第一导电层21和绝缘层22，且第一导电层21与芯片封装框架的至少一个电极引脚4电连接，并将至少一个第二导电层5设置于绝缘层22上表面，且位于基板2的芯片区，同时，第二导电层5中的第一子导电层51通过绝缘层22上的第一导电通孔23与第一导电层21电连接，由此可使得设置于第一子导电层51上的芯片的至少一个表面电极通过与第一子导电层51电连接，即可实现该表面电极与至少一个电极引脚4的其中任意一个第一电极引脚41电连接，从而避免将该表面电极与第一电极引脚41直接通过键合线电连接，进而可缩短芯片封装结构中的键合线的长度，由此减小了由键合线引入的寄生参数，从而降低了芯片封装结构的寄生参数。
可选的，本发明的第一导电层21与芯片封装框架的至少一个电极引脚4电连接，可以通过设置第一电极引脚41和第一导电层21直接电接触实现，也可以通过第一导电层21与封装底座1电接触，然后封装底座1与芯片封装框架的第一电极引脚41电连接实现。
相应的，本发明实施例还提供了一种芯片封装结构，图3是本发明实施例提供的一种芯片封装结构的结构示意图；图4是沿图3中BB’的剖面结构示意图。如图3和图4所示，本实施例提供的芯片封装结构包括：至少一个芯片3和上述实施例所提供的芯片封装框架；
至少一个芯片3贴装于芯片封装框架上，至少一个芯片3的芯片电极分别与对应的电极引脚4电连接；
至少一个芯片3包括第一芯片31，第一芯片31贴装于第一子导电层51上，第一芯片31的至少一个表面电极与第一子导电层51电连接。
本实施例中，参考图4，至少一个表面电极可包括设置于第一芯片31下表面的第一表面电极310，第一表面电极310与第一子导电层51电接触，在本实施例中，第一表面电极310与第一子导电层51优选直接接触。由于第一子导电层51通过第一导电通孔23与第一导电层21电连接，第一导电层21与第一电极引脚41电连接，因此，通过设置第一表面电极310与第一子导电层51电接触，无需设置连接第一表面电极310和第一电极引脚41的键合线，即可实现第一表面电极310与第一电极引脚41的电连接，避免了键合线的使用，从而降低了由键合线引入的寄生参数，提高了封装芯片的性能及稳定性。可以理解地，本发明中，至少一个电极引脚4至少包括第一电极引脚41，第一电极引脚41的位置任意的，本发明的附图只是一种示例，不做限制，保证第一电极引脚41与第一子导电层51电连接即可。
可选的，参考图3和图4，第一子导电层51的面积大于第一芯片31所占的面积，至少一个表面电极包括设置于第一芯片31上表面的第二表面电极311，第二表面电极311通过第一键合线L1与第一子导电层51位于第一芯片31所在区域之外的部分电连接。由此，第二表面电极311通过第一键合线L1与第一芯片31所在芯片区的第一子导电层51电连接，即可实现第二表面电极311与至少一个电极引脚4电连接，且第二表面电极311到第一子导电层51的距离小于第二表面电极311到第一电极引脚41的距离，因此，第一键合线L1的长度小于直接连接第一表面电极310和第一电极引脚41的键合线L0的长度(参见图3)，进而缩短了实现第二表面电极311与第一电极引脚41电连接的键合线的长度，由此减小了由键合线引入的寄生参数，从而降低了芯片封装结构的寄生参数。
考虑到芯片封装结构中各芯片的整体布局，如部分芯片之间或者部分芯片的芯片电极之间需要绝缘等，在本发明另一实施例中，图5是本发明实施例提供的另一种芯片封装框架的结构示意图；图6是沿图5中CC’的剖面结构示意图。如图5和图6所示，至少一个第二导电层还包括第二子导电层52，第二子导电层52与第一子导电层51绝缘。示例性的，第一子导电层51和第二子导电层52位于不同的芯片区，第一子导电层51和第二子导电层52间隔设置，第一子导电层51下方的绝缘层22设置有第一导电通孔23，第一子导电层51通过第一导电通孔23与第一导电层21电连接，同时，第二子导电层52下方的绝缘层未设置导电通孔，此时，第二子导电层52与第一导电层21相绝缘，从而实现第二子导电层52与第一子导电层51绝缘。
相应的，本实施例还提供了一种芯片封装结构，图7是本发明实施例提供的另一种芯片封装结构的结构示意图；图8是沿图7中DD’的剖面结构示意图。如图7和图8所示，基于上述实施例提供的芯片封装结构，本实施例中，至少一个芯片还包括第二芯片32，第二芯片32贴装于第二子导电层52上，第二芯片32包括设置于第二芯片32下表面的第三表面电极320，第三表面电极320与第二子导电层52电接触。
本实施例提供的芯片封装结构基于图5和图6所示的芯片封装框架，对第一芯片31和第二芯片32芯片进行整体布局，可实现第一芯片31的第一表面电极310与第二芯片32的第三表面电极320电绝缘。同时，在第三表面电极320不需要与其他芯片的芯片电极电连接时，第二子导电层52的面积可与第二芯片32所占面积相同，第三表面电极320可起到缓冲层的作用，便于实现第三表面电极320的贴装；在第三表面电极320需要与其他芯片的芯片电极电连接时，第二子导电层52的面积可大于第二芯片32所占面积相同，其他芯片的芯片电极可与第二子导电层52位于第二芯片32之外的部分电连接，进而实现其他芯片的芯片电极与第三表面电极320电连接。
可选的，基于上述实施例，在本发明又一实施例中，图9是本发明实施例提供的另一种芯片封装框架的结构示意图；图10是沿图9中EE’的剖面结构示意图。如图9和图10所示，芯片封装框架还包括第三导电层6，第三导电层6设置于绝缘层22上表面，位于芯片区之外，绝缘层22上设置有第二导电通孔24，第三导电层6通过第二导电通孔24与第一导电层21电连接。
考虑到除了位于第一子导电层51的芯片(如第一芯片)的表面电极与第一电极引脚电连接，在其他第二导电层的芯片的上表面电极也可能需要与第一电极引脚电连接，但该芯片(如第二芯片)的下表面电极(如第二芯片的第三表面电极)需要与第一芯片的第一表面电极绝缘，因此，需要在芯片区之外且靠近该芯片处设置一层第三导电层6，使第三导电层6通过绝缘层22上的第二导电通孔24与第一导电层21电连接，从而将该芯片的上表面电极与第三导电层6电连接，即可实现该芯片的上表面电极与第一电极引脚电连接。由此缩短了实现该芯片的上表面电极与第一电极引脚电连接的键合线的长度，进而减小了由键合线引入的寄生参数，降低了芯片封装结构的寄生参数。
相应的，本实施例还提供了一种芯片封装结构，图11是本发明实施例提供的另一种芯片封装结构的结构示意图；图12是沿图11中FF’的剖面结构示意图。如图11和图12所示，基于上述实施例提供的芯片封装结构，本实施例中，第二芯片32还包括设置于第二芯片32上表面的第四表面电极321，第四表面电极321通过第二键合线L2与第三导电层6电连接。由此，通过第二键合线L2直接将第四表面电极321与第三导电层6电连接，即可实现第四表面电极321与第一电极引脚电连接，与直接将第四表面电极321与第一电极引脚电连接的键合线相比，该第二键合线L2的长度大大缩短，从而减小了由键合线引入的寄生参数，降低了芯片封装结构的寄生参数。
可选的，基于上述实施例，在本发明又一实施例中，图13是本发明实施例提供的另一种芯片封装框架的结构示意图。如图13所示，芯片封装框架还包括第四导电层，第四导电层位于芯片区之外且与第一子导电层绝缘。
考虑到芯片上存在与除第一电极引脚41之外的其他电极引脚电连接的表面电极，目前，仍需要通过键合线直接将该表面电极与对应的电极引脚电连接，特别是针对由于芯片布局导致该表面电极距离对应电极引脚较远的情况，相应的键合线长度较长，会引入较大的寄生参数，严重影响芯片的性能。因此，本实施例通过设置第四导电层，可根据芯片实际布局，将第四导电层由相应表面电极附近在绝缘层上延伸至靠近对应电极引脚的位置处，通过两段键合线分别将表面电极与第四导电层电连接，以及第四导电层与对应电极引脚电连接，从而实现表面电极与对应电极引脚的电连接。由此可通过合理设计键合线的键合位置，使得两段键合线的总长度小于直接连接表面电极与对应电极引脚的键合线的长度，进而缩短键合线的长度，降低芯片封装结构的寄生参数。
本实施例中，不同芯片对应的第四导电层可相互绝缘，如不同芯片的表面电极连接不同的电极引脚，如图13所示，第四导电层可包括第三子导电层71和第四子导电层72，第三子导电层71和第四子导电层72相互绝缘；不同芯片对应的第四导电层也可电连接，如不同芯片的表面电极连接相同的电极引脚。本实施例对此不作限制，可根据芯片实际布局进行第四导电层的设置，只要通过设置第四导电层，使得连接表面电极与第四导电层的键合线，以及连接第四导电层与对应电极引脚的键合线的总长度，小于直接连接表面电极与对应电极引脚的键合线的长度即可。
相应的，本实施例还提供了一种芯片封装结构，图14是本发明实施例提供的另一种芯片封装结构的结构示意图。如图14所示，第四导电层包括第三子导电层71，至少一个电极引脚4还包括第二电极引脚42，至少一个表面电极还包括设置于第一芯片31上表面的第五表面电极312，第五表面电极312通过第三键合线L3与第三子导电层71电连接，第三子导电层71通过第四键合线L4与第二电极引脚42电连接。此时，第三键合线L3和第四键合线L4的长度之和小于直接电连接第五表面电极312和第二电极引脚42的键合线的长度，因此缩短了键合线的长度，降低了芯片封装结构的寄生参数。
和/或，第四导电层包括第四子导电层72，至少一个电极引脚4还包括第三电极引脚43，第二芯片32还包括设置于第二芯片32上表面的第六表面电极322，第六表面电极322通过第五键合线L5与第四子导电层72电连接，第四子导电层72通过第六键合线L6与第三电极引脚43电连接。此时，第五键合线L5和第六键合线L6的长度之和小于直接电连接第六表面电极322和第三电极引脚43的键合线的长度，因此缩短了键合线的长度，降低了芯片封装结构的寄生参数。
可选的，在上述各实施例中，第一芯片31和第二芯片32可形成cascode级联芯片。示例性的，如图15所示，第一芯片31包括位于第一芯片31上表面的第一栅极G1、第一源极S1和第一漏极D1，以及位于第一芯片31下表面的衬底电极(图中未示出)，第二芯片32包括位于第二芯片32上表面的第二栅极G2和第二源极S2，以及位于第二芯片32下表面的第二漏极(图中未示出)，
具体的，参考图15和图16，第一芯片31的第一栅极G1与第二芯片32的第二源极S2电连接，第一芯片31的第一栅极G1以及第二芯片32的第二源极S2均与电极引脚4中的源极引脚S电连接，第一芯片31的第一源极S1与第二芯片32的第二漏极D2电连接，第二芯片32的第二栅极G2与引脚电极4中的栅极引脚G电连接，第一芯片31的第一漏极D1与引脚电极4中的漏极引脚D电连接，以此实现第一芯片31和第二芯片32的cascode级联。
在上述实施例的基础上，本实施例中，第一芯片31的衬底电极为上述实施例中的第一表面电极，第一栅极G1为上述实施例中的第二表面电极，第一漏极D1为上述实施例中的第五表面电极；第二芯片32的第二漏极为上述实施例中的第三表面电极，第二源极S2为上述实施例中的第四表面电极，第二栅极G2为上述实施例中的第六表面电极。由此，基于上述各实施例，通过将第一芯片31和第二芯片32形成cascode级联芯片，可以降低cascode级联芯片的寄生参数。
可选的，第三导电层与第二子导电层之间电连接有电阻或电容。由此可实现芯片的电阻匹配或电容匹配。
示例性的，参考图17，第三导电层6和第二子导电层52之间电连接有电阻R，此时芯片封装结构的等效电路图如图18所示。第二芯片32的第二漏极D2和第二源极S2之间通过电阻R电连接，增加了漏电路径，优化第二芯片32的电阻匹配，提高了cascode级联芯片的稳定性。可选的，电阻R的电阻在107Ω或108Ω的数量级，以保证其漏电能力大于第二芯片32漏源之间的漏电。
另外，在本发明又一实施例中，参考图17，第三导电层6和第二子导电层52之间电连接有电容C，此时芯片封装结构的等效电路图如图19所示。电容C用于cascode级联芯片的电容匹配，提高cascode级联芯片的耐压性能。可选的，电容C的电容为100pF～1000pF，耐压大于50V。
可选的，在上述各实施例中，多个电极引脚可以位于芯片封装框架的同一侧，即形成单边引脚封装的芯片封装结构，从而在降低芯片封装结构的寄生参数的同时，进一步提高了芯片封装结构的散热效果。
另外，由于在半导体电子器件方面，AlGaN/GaN高电子迁移率晶体管是具有高浓度二维电子气的宽禁带半导体器件，具有输出功率密度高、耐高温、稳定性强和击穿电压高的特点，在电力电子器件领域具有极大的应用潜力，因此，在上述各实施例中，第一芯片31可以为AlGaN/GaN高电子迁移率晶体管。而在电力电子器件的应用中，为了防止器件误开启，通常需要器件为常关型器件，而AlGaN/GaN高电子迁移率晶体管的常关型器件不易实现，且存在栅极驱动兼容性问题，目前可采用低压的硅场效应晶体管与高压常开型AlGaN/GaN高电子迁移率晶体管形成cascode级联，实现增强型氮化镓器件。因此在上述第一芯片31和第二芯片32形成cascode级联的各实施例中，第一芯片31可为高压耗尽型AlGaN/GaN高电子迁移率晶体管，第二芯片32可为低压增强型硅场效应晶体管。由此可以在提高常关型器件耐压性能的同时，保证常关型器件的动态性能。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种芯片封装框架，其特征在于，包括：
封装底座；
基板，设置于所述封装底座上，划分有至少一个芯片区，包括层叠的第一导电层和绝缘层；
至少一个第二导电层，设置于所述绝缘层上表面，位于所述芯片区且与所述芯片区一一对应设置，其中，所述第二导电层包括第一子导电层，所述绝缘层上设置有第一导电通孔，所述第一子导电层通过所述第一导电通孔与所述第一导电层电连接；
至少一个电极引脚，位于所述封装底座的至少一侧，包括第一电极引脚，所述第一电极引脚与所述第一导电层电连接；
所述第二导电层还包括第二子导电层，所述第二子导电层与所述第一子导电层绝缘；
所述芯片封装框架还包括第三导电层，所述第三导电层设置于所述绝缘层上表面，位于所述芯片区之外，所述绝缘层上设置有第二导电通孔，所述第三导电层通过所述第二导电通孔与所述第一导电层电连接；所述第三导电层通过键合线与所述第二子导电层上设置的芯片的上表面电极电连接。
2.根据权利要求1任一所述的芯片封装框架，其特征在于，所述芯片封装框架还包括第四导电层，所述第四导电层位于所述芯片区之外且与所述第一子导电层绝缘。
3.一种芯片封装结构，其特征在于，包括至少一个芯片和如权利要求1-2任一所述的芯片封装框架；
所述至少一个芯片贴装于所述芯片封装框架上，所述至少一个芯片的芯片电极分别与对应的电极引脚电连接；
所述至少一个芯片包括第一芯片，所述第一芯片贴装于所述第一子导电层上，所述第一芯片的至少一个表面电极与所述第一子导电层电连接。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述至少一个表面电极包括设置于所述第一芯片下表面的第一表面电极，所述第一表面电极与所述第一子导电层电接触。
5.根据权利要求3所述的芯片封装结构，其特征在于，所述第一子导电层的面积大于所述第一芯片所占的面积，所述至少一个表面电极包括设置于所述第一芯片上表面的第二表面电极，所述第二表面电极通过第一键合线与所述第一子导电层位于所述第一芯片所在区域之外的部分电连接。
6.根据权利要求3所述的芯片封装结构，其特征在于，所述至少一个第二导电层还包括第二子导电层，所述第二子导电层与所述第一子导电层绝缘；
所述至少一个芯片还包括第二芯片，所述第二芯片贴装于所述第二子导电层上，所述第二芯片包括设置于所述第二芯片下表面的第三表面电极，所述第三表面电极与所述第二子导电层电接触。
7.根据权利要求6所述的芯片封装结构，其特征在于，所述芯片封装框架还包括第三导电层，所述第三导电层设置于所述绝缘层上表面，位于所述芯片区之外，所述绝缘层上设置有第二导电通孔，所述第三导电层通过所述第二导电通孔与所述第一导电层电连接；
所述第二芯片还包括设置于所述第二芯片上表面的第四表面电极，所述第四表面电极通过第二键合线与所述第三导电层电连接。
8.根据权利要求7所述的芯片封装结构，其特征在于，所述芯片封装框架还包括第四导电层，所述第四导电层位于所述芯片区之外且与所述第一子导电层绝缘；
所述第四导电层包括第三子导电层，所述至少一个电极引脚还包括第二电极引脚，所述至少一个表面电极还包括设置于所述第一芯片上表面的第五表面电极，所述第五表面电极通过第三键合线与所述第三子导电层电连接，所述第三子导电层通过第四键合线与所述第二电极引脚电连接；和/或所述第四导电层包括第四子导电层，所述至少一个电极引脚还包括第三电极引脚，所述第二芯片还包括设置于所述第二芯片上表面的第六表面电极，所述第六表面电极通过第五键合线与所述第四子导电层电连接，所述第四子导电层通过第六键合线与所述第三电极引脚电连接。
9.根据权利要求7所述的芯片封装结构，其特征在于，所述第三导电层与所述第二子导电层之间电连接有电阻或电容。
10.根据权利要求6所述的芯片封装结构，其特征在于，所述第一芯片和所述第二芯片形成cascode级联。
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