CN113394288A - 半导体结构及其形成方法 - Google Patents
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- CN113394288A CN113394288A CN202010177583.0A CN202010177583A CN113394288A CN 113394288 A CN113394288 A CN 113394288A CN 202010177583 A CN202010177583 A CN 202010177583A CN 113394288 A CN113394288 A CN 113394288A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 100
- 238000000034 method Methods 0.000 title claims abstract description 95
- 150000002500 ions Chemical class 0.000 claims abstract description 163
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 230000003647 oxidation Effects 0.000 claims abstract description 19
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims description 47
- -1 phosphorus ions Chemical class 0.000 claims description 47
- 230000008569 process Effects 0.000 claims description 34
- 230000004888 barrier function Effects 0.000 claims description 24
- 229910052732 germanium Inorganic materials 0.000 claims description 22
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 20
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 20
- 229910052796 boron Inorganic materials 0.000 claims description 16
- 229910052799 carbon Inorganic materials 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000011065 in-situ storage Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 230000002708 enhancing effect Effects 0.000 claims description 8
- 229910001439 antimony ion Inorganic materials 0.000 claims description 7
- 229910001432 tin ion Inorganic materials 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 6
- 229910052733 gallium Inorganic materials 0.000 claims description 6
- 229910001449 indium ion Inorganic materials 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- KCFIHQSTJSCCBR-UHFFFAOYSA-N [C].[Ge] Chemical compound [C].[Ge] KCFIHQSTJSCCBR-UHFFFAOYSA-N 0.000 claims description 5
- OQNXPQOQCWVVHP-UHFFFAOYSA-N [Si].O=[Ge] Chemical compound [Si].O=[Ge] OQNXPQOQCWVVHP-UHFFFAOYSA-N 0.000 claims description 5
- 230000000977 initiatory effect Effects 0.000 claims description 5
- WDCKRYQAVLUEDJ-UHFFFAOYSA-N methyl(oxo)silicon Chemical compound C[Si]=O WDCKRYQAVLUEDJ-UHFFFAOYSA-N 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 230000009286 beneficial effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 244
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 8
- 239000012212 insulator Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000006173 Good's buffer Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底表面具有伪栅极结构；分别在所述伪栅极结构两侧的基底内形成源漏开口；在所述源漏开口内形成第一应力层，且所述第一应力层内掺杂有第一离子；在所述第一应力层表面形成初始层，且所述初始层内掺杂有第二离子，所述第一离子和第二离子的导电类型相同；对所述初始层进行氧化处理，使所述初始层形成氧化层。所述方法有利于提高形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。
在超大规模集成电路中，通常通过在晶体管上形成应力，从而增大晶体管的载流子迁移率，以增大晶体管的驱动电流。
然而，现有技术形成的半导体器件的性能有待提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底表面具有伪栅极结构；分别位于所述伪栅极结构两侧的基底内的源漏开口；位于所述源漏开口内的第一应力层，且所述第一应力层内掺杂有第一离子；位于所述第一应力层表面的氧化层，且所述氧化层内掺杂有第二离子，所述第一离子和第二离子的导电类型相同。
可选的，当所要形成的半导体为P型器件，所述氧化层的材料包括：硅锗氧化物；当所要形成的半导体为N型器件，所述氧化层的材料包括：碳硅氧化物。
可选的，所述第二离子的掺杂浓度小于第一离子的掺杂浓度。
可选的，所述第一离子和第二离子相同或不同。
可选的，所述第一离子和第二离子为N型离子或P型离子；所述N型离子包括磷离子或者砷离子；所述P型离子包括：硼离子、铟离子或者BF2+。
可选的，还包括：位于所述源漏开口侧壁表面和底部表面的第二应力层，所述第一应力层位于所述第二应力层表面且填充满所述源漏开口。
可选的，所述第二应力层内掺杂有第三离子，所述第三离子与第一离子的导电类型相同。
可选的，所述第三离子与第一离子相同或不同；所述第三离子与第二离子相同或不同；所述第三离子的掺杂浓度小于第一离子的掺杂浓度。
可选的，当所要形成的半导体为P型器件，所述第一应力层和第二应力层的材料包括：硅锗；当所述要形成的半导体为N型器件，所述第一应力层和第二应力层的材料包括：碳硅。
可选的，所述氧化层内还掺杂有应力增强离子，当所要形成的半导体为P型器件，包括：锗离子、锑离子或者锡离子；当所要形成的半导体为N型器件，包括：碳离子。
可选的，所述氧化层底部和第一应力层顶部的界面处还掺杂有电阻降低离子，包括：镓离子。
可选的，还包括：位于所述氧化层表面和伪栅极结构侧壁表面的停止阻挡层；位于所述停止阻挡层表面的介质层，且所述介质层顶部表面高于或者齐平于伪栅极结构顶部表面；位于所述介质层、停止阻挡层、氧化层以及第一应力层内的导电插塞，且所述导电插塞的底部位于第一应力层内。
可选的，所述伪栅极结构包括：位于基底表面的伪栅介质层、位于所述伪栅介质层表面的伪栅电极层、以及位于伪栅介质层和伪栅电极层侧壁表面的侧墙。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有伪栅极结构；分别在所述伪栅极结构两侧的基底内形成源漏开口；在所述源漏开口内形成第一应力层，且所述第一应力层内掺杂有第一离子；在所述第一应力层表面形成初始层，且所述初始层内掺杂有第二离子，所述第一离子和第二离子的导电类型相同；对所述初始层进行氧化处理，使所述初始层形成氧化层。
可选的，所述初始层的形成工艺包括：选择性外延生长工艺；采用原位离子掺杂工艺在所述初始层内掺杂第二离子。
可选的，当所要形成的半导体为P型器件，所述初始层的材料包括：硅锗；当所要形成的半导体为N型器件，所述初始层的材料包括：碳锗。
可选的，所述氧化处理的参数包括：温度范围为600摄氏度～800摄氏度，处理时间为20分钟～60分钟，氧氛围气体包括：氧气或者臭氧。
可选的，所述第一应力层的形成工艺包括：选择性外延生长工艺；采用原位离子掺杂工艺在所述第一应力层内掺杂第一离子。
可选的，还包括：形成所述源漏开口之后，形成所述第一应力层之前，在所述源漏开口侧壁表面和底部表面形成第二应力层；形成所述第二应力层之后，在所述第二应力层表面形成所述第一应力层，且所述第一应力层填充满所述源漏开口。
可选的，所述第二应力层的形成工艺包括：选择性外延生长工艺；采用原位离子掺杂工艺在所述第二应力层内掺杂第三离子。
可选的，还包括：在所述氧化层内掺杂应力增强离子，当所要形成的半导体为P型器件，包括：锗离子、锑离子或者锡离子；当所要形成的半导体为N型器件，包括：碳离子。
可选的，还包括：在所述氧化层底部和第一应力层顶部表面的界面处掺杂电阻降低离子，包括：镓离子。
可选的，所述源漏开口的形成方法包括：以所述伪栅极结构为掩膜，刻蚀所述基底，形成所述源漏开口。
可选的，还包括：在所述氧化层表面和伪栅极结构侧壁表面形成停止阻挡层；在所述停止阻挡层表面形成介质层，且所述介质层顶部表面高于或者齐平于伪栅极结构顶部表面；在所述介质层、停止阻挡层、氧化层以及第一应力层内形成导电插塞，且所述导电插塞的底部位于第一应力层内。
可选的，所述导电插塞的形成方法包括：在所述介质层、停止阻挡层、氧化层以及第一应力层内形成通孔，且所述通孔底部暴露出第一应力层；在所述通孔内、以及介质层表面形成导电材料膜；平坦化所述导电材料膜，直至暴露出介质层表面，形成所述导电插塞。
可选的，所述伪栅极结构的形成方法包括：在所述基底表面形成伪栅介质膜；在所述伪栅介质膜表面形成伪栅电极膜；图形化所述伪栅介质膜和伪栅电极膜，直至暴露出基底表面，使伪栅介质膜形成伪栅介质层，使伪栅电极膜形成伪栅电极；在所述伪栅电极层顶部表面和侧壁表面、以及伪栅介质层侧壁表面形成侧墙材料膜；回刻蚀所述侧墙材料膜，直至暴露出基底表面，在所述伪栅介质层和伪栅电极层侧壁表面形成侧墙。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过对所述初始层进行氧化处理，使所述初始层形成氧化层。一方面，所述氧化处理后形成的氧化层，仍能够有效保护所述第一应力层，使所述第一应力层的应力，在后续的热处理过程中不被释放。另一方面，所述第二离子不容易在所述氧化层内发生扩散，进而不容易扩散进入伪栅极结构下方的沟道，有效改善了短沟道效应，使得形成的半导体结构的性能较好。
进一步，在所述氧化层内掺杂应力增强离子，当所要形成的半导体为P型器件，包括：锗离子、锑离子或者锡离子；当所要形成的半导体为N型器件，包括：碳离子。通过掺杂所述应力增强离子，能够增大所述氧化层的应力，即，增大氧化层对沟道的应力，从而提高所述半导体结构的驱动电流，使得形成的半导体结构的性能较好。
进一步，对所述氧化层底部和第一应力层顶部表面的界面处掺杂电阻降低离子。由于掺杂所述电阻降低离子，能够使后续形成的导电插塞与位于源漏开口内的第一应力层之间形成欧姆接触，从而降低第一应力层与导电插塞之间的接触电阻，从而有利于提高形成的半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法各步骤的结构示意图；
图5至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有半导体结构的性能较差。
以下结合附图进行详细说明，半导体结构的性能较差的原因，图1至图4是一种半导体结构形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100表面具有伪栅极结构110，且所述伪栅极结构110两侧具有侧墙120。
请参考图2，在所述伪栅极结构110和侧墙120两侧的基底100内形成源漏开口130。
请参考图3，在所述源漏开口130底部和侧壁表面形成第一应力层140；在所述第一应力层140表面形成第二应力层150。
请参考图4，在所述第二应力层150表面形成保护层160。
上述方法中，所述第一应力层140和第二应力层150共同形成源漏掺杂区。位于所述第二应力150层表面的保护层160，能够有效降低源漏掺杂区，尤其是第二应力层150，在后续的热制程中受热而导致应力的释放。因此，所述保护层160有利于保持所述源漏掺杂区的应力。
然而，所述保护层160的形成工艺为选择性外延生长工艺，并且采用原位离子掺杂工艺在所述保护层160内掺杂离子。具体的，形成的所述保护层160的材料为硅锗，且所述硅锗材料中的锗的浓度较低，掺杂的离子容易在较低锗浓度的保护层160中发生扩散，进而容易扩散进入伪栅极结构110下方的沟道内，造成短沟道效应，使得所述半导体结构的性能较差。
需要说明的是，所述硅锗材料中锗的浓度，指的是锗的物质的量和硅的物质的量的比值。
为解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，通过在所述第一应力层表面形成初始层，且所述初始层内掺杂有第二离子，所述第一离子和第二离子的导电类型相同；对所述初始层进行氧化处理，使所述初始层形成氧化层。所述第二离子不容易在所述氧化层内发生扩散，使得形成的半导体结构的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图5，提供基底200，所述基底200表面具有伪栅极结构210。
在本实施例中，所述基底200包括衬底和位于衬底表面的鳍部，所述伪栅极结构210横跨所述鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面。
在其他实施例中，所述衬底上不具有鳍部。
在本实施例中，所述基底200的形成方法包括：提供初始衬底(未示出)；所述初始衬底上具有第一图形化层，所述第一图形化层暴露出部分初始衬底的表面；以所述第一图形化层为掩膜，刻蚀所述初始衬底，形成所述衬底201和位于所述衬底表面的鳍部。
在本实施例中，所述初始衬底的材料为硅。相应的，所述衬底和鳍部的材料为硅。
在其他实施例中，所述初始衬底的材料包括：锗、锗硅、绝缘体上硅或绝缘体上锗。相应的，衬底的材料包括：锗、锗硅、绝缘体上硅或绝缘体上锗。鳍部的材料包括：锗、锗硅、绝缘体上硅或绝缘体上锗。
在本实施例中，所述伪栅极结构210包括：位于基底200表面的伪栅介质层211、位于所述伪栅介质层211表面的伪栅电极层212、以及位于伪栅介质层211和伪栅电极层212侧壁表面的侧墙213。
在其他实施例中，所述伪栅极结构不包括所述侧墙。
所述伪栅极结构210的形成方法包括：在所述基底表面形成伪栅介质膜(图中未示出)；在所述伪栅介质膜表面形成伪栅电极膜(图中未示出)；图形化所述伪栅介质膜和伪栅电极膜，直至暴露出基底表面，使伪栅介质膜形成伪栅介质层211，使伪栅电极膜形成伪栅电极212；在所述伪栅电极层212顶部表面和侧壁表面、以及伪栅介质层211侧壁表面形成侧墙材料膜；回刻蚀所述侧墙材料膜，直至暴露出基底表面，在所述伪栅介质层211和伪栅电极层212侧壁表面形成侧墙213。
在本实施例中，所述半导体结构的形成方法还包括：在所述伪栅极结构210顶部表面形成阻挡层(图中未标示)。
所述阻挡层用于在后续工艺步骤中，保护所述伪栅极结构210表面不受工艺的影响，从而保持较好的形貌。
请参考图6，分别在所述伪栅极结构210两侧的基底200内形成源漏开口220。
所述源漏开口220为后续形成第一应力层和第二应力层提供空间。
具体的，在本实施例中，所述源漏开口220位于所述伪栅极结构210两侧的鳍部内。
所述源漏开口220的形成方法包括：以所述伪栅极结构为掩膜，刻蚀所述基底，形成所述源漏开口200。
在本实施例中，刻蚀所述基底200的工艺包括：各向异性干法刻蚀。
请参考图7，在所述源漏开口220侧壁表面和底部表面形成第二应力层230。
所述第二应力层230的形成工艺包括：选择性外延生长工艺；采用原位离子掺杂工艺在所述第二应力层230内掺杂第三离子。
当所要形成的半导体为P型器件，所述第二应力层230的材料包括：硅锗；当所要形成的半导体为N型器件，所述第二应力层230的材料包括：碳锗。
所述第三离子为N型离子或P型离子；所述N型离子包括磷离子或者砷离子；所述P型离子包括：硼离子、铟离子或者BF2+。
在本实施例中，所要形成的半导体为P型器件，形成所述第二应力层230中的材料为硅锗，掺杂的的第三离子为硼，且所述硅锗材料中的锗的浓度为0.1～0.3，所述硼离子的浓度1e18 atm/cm3～1e19atm/cm3。
由于硅锗材料中的锗浓度较低，所述第二应力层230的应力较小，对基底200和后续形成的具有较大第一应力层之间能够起到较好的缓冲作用。
请参考图8，形成所述第二应力层230之后，在所述第二应力层230表面形成第一应力层240，且所述第一层240填充满所述源漏开口220(图6中所示)。
所述第一应力层240和第二应力层230共同用于作为源漏掺杂区。
所述第一应力层240的形成工艺包括：选择性外延生长工艺；采用原位离子掺杂工艺在所述第一应力层240内掺杂第一离子。
当所要形成的半导体为P型器件，所述第一应力层240的材料包括：硅锗；当所要形成的半导体为N型器件，所述第一应力层240的材料包括：碳锗。
所述第一离子和第三离子的导电类型相同。
所述第一离子为N型离子或P型离子；所述N型离子包括磷离子或者砷离子；所述P型离子包括：硼离子、铟离子或者BF2+。
所述第一离子和第三离子相同或者不同。在本实施例中，所述第一离子和第三离子相同，为硼离子。
在本实施例中，所述第一应力层240中的材料为硅锗，掺杂的的第一离子为硼离子，且所述硅锗材料中的锗的浓度为0.4～0.6，所述硼离子的浓度1e20atm/cm3～1e21atm/cm3。
所述第一应力层240的硅锗材料中的锗浓度较高，且所述第一应力层240占据所述源漏开口220的主要体积，所述第一应力层240对沟道具有较大的应力，使得位于所述源漏开口220内的第一应力层240和第二应力层230，共同作为源漏掺杂区，对沟道具有较大的应力，有利于增强载流子的迁移速率，提高半导体器件的驱动电流，提高了电路的响应速度。
请参考图9，在所述第一应力层240表面形成初始层250，且所述初始层250内掺杂有第二离子，所述第一离子和第二离子的导电类型相同。
所述初始层250能够保护位于初始层250底部的第一应力层240，有效防止第一应力层240在后续热制程中，受热导致其应力的释放。
当所要形成的半导体为P型器件，所述初始层250的材料包括：硅锗；当所要形成的半导体为N型器件，所述初始层250的材料包括：碳锗。
在本实施例中，所述初始层250的材料为硅锗。
所述第二离子为N型离子或P型离子。
所述N型离子包括磷离子或者砷离子；所述P型离子包括：硼离子、铟离子或者BF2+。
所述第二离子和第一离子相同或不同。
在本实施例中，所述第一离子和第二离子相同，为硼离子。
在本实施例中，所述初始层250中的材料为硅锗，掺杂的的第一离子为硼离子，且所述硅锗材料中的锗的浓度为0.1～0.2，所述硼离子的浓度5e19atm/cm3～5e20atm/cm3。
所述第二离子的掺杂浓度小于第一离子的掺杂浓度。
请参考图10，对所述初始层250进行氧化处理，使所述初始层250形成氧化层260。
所述氧化处理的参数包括：温度范围为600摄氏度～800摄氏度，处理时间为20分钟～60分钟，氧氛围气体包括：氧气或者臭氧。
通过所述氧化处理，所述初始层250的材料被氧化。
当所要形成的半导体为P型器件，所述氧化层的材料包括：硅锗氧化物；当所要形成的半导体为N型器件，所述氧化层的材料包括：碳硅氧化物。
在本实施例中，所述氧化层260的材料为硅锗氧化物，且所述氧化层260内掺杂有第二离子，硼离子。
通过对所述初始层250进行氧化处理，使所述初始层250形成氧化层260。一方面，所述氧化处理后形成的氧化层260，仍能够有效保护所述第一应力层240，使所述第一应力层240的应力，在后续的热处理过程中不被释放。另一方面，所述第二离子不容易在所述氧化层260内发生扩散，进而不容易扩散进入伪栅极结构210下方的沟道，有效改善了短沟道效应，使得形成的半导体结构的性能较好。
请参考图11，在所述氧化层260内掺杂应力增强离子，当所要形成的半导体为P型器件，包括：锗离子、锑离子或者锡离子；当所要形成的半导体为N型器件，包括：碳离子；在所述氧化层260底部和第一应力层顶部表面的界面处掺杂电阻降低离子，包括：镓离子。
通过掺杂所述应力增强离子，能够增大所述氧化层260的应力，即，增大氧化层260对沟道的应力，从而提高所述半导体结构的驱动电流，使得形成的半导体结构的性能较好。
对所述氧化层260底部和第一应力层240顶部表面的界面处掺杂电阻降低离子。由于掺杂所述电阻降低离子，能够使后续形成的导电插塞与位于源漏开口内的第一应力层240之间形成欧姆接触，从而降低第一应力层240与导电插塞之间的接触电阻，从而有利于提高形成的半导体结构的性能。
在本实施例中，所述掺杂应力增强离子的过程和掺杂电阻降低离子的过程通过同时进行离子注入工艺实现。
在本实施例中，掺杂所述应力增强离子和掺杂所述电阻降低离子之后，还包括：热处理。通过所述热处理，一方面，用于激活所述应力增强离子和电阻降低离子，另一方面，用于修复晶格损伤。
请参考图12，在所述氧化层260表面和伪栅极结构210侧壁表面形成停止阻挡层271；在所述停止阻挡层271表面形成介质层272，且所述介质层272顶部表面高于或者齐平于伪栅极结构210顶部表面。
所述停止阻挡层271用于作为后续刻蚀的停止层。
所述介质层272用于为后续形成器件提供支撑。
所述停止阻挡271的材料和介质层272的材料不同。在本实施例中，所述停止阻挡层271的材料为氮化硅；所述介质层272的材料为氧化硅。
请参考图13，在所述介质层272、停止阻挡层271、氧化层260以及第一应力层250内形成导电插塞280，且所述导电插塞280的底部位于第一应力层250内。
所述导电插塞280用于将源漏掺杂区与***电路进行电连接。
所述导电插塞280的形成方法包括：在所述介质层272、停止阻挡层271、氧化层260以及第一应力层240内形成通孔(图中未示出)，且所述通孔底部暴露出第一应力层240；在所述通孔内、以及介质层272表面形成导电材料膜(图中未示出)；平坦化所述导电材料膜，直至暴露出介质层272表面，形成所述导电插塞280。
由于所述氧化层260底部和第一应力层240顶部表面的界面处掺杂了电阻降低离子，使得所述导电插塞280和第一应力层240、以及氧化层260接触面之间形成了欧姆电阻，有效降低了接触电阻，使得形成的半导体结构性能较好。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图13，包括：基底200，所述基底200表面具有伪栅极结构210；分别位于所述伪栅极结构210两侧的基底200内的源漏开口220(图6中所示)；位于所述源漏开口220内的第一应力层240，且所述第一应力层240内掺杂有第一离子；位于所述第一应力层240表面的氧化层250，且所述氧化层250内掺杂有第二离子，所述第一离子和第二离子的导电类型相同。
以下结合附图进行详细说明。
在本实施例中，所述基底200包括衬底和位于衬底表面的鳍部，所述伪栅极结构210横跨所述鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面。
在其他实施例中，所述衬底上不具有鳍部。
在本实施例中，所述伪栅极结构210包括：位于基底200表面的伪栅介质层211、位于所述伪栅介质层211表面的伪栅电极层212、以及位于伪栅介质层211和伪栅电极层212侧壁表面的侧墙213。
当所要形成的半导体为P型器件，所述氧化层260的材料包括：硅锗氧化物；当所要形成的半导体为N型器件，所述氧化层260的材料包括：碳硅氧化物。
所述第二离子的掺杂浓度小于第一离子的掺杂浓度。
所述第一离子和第二离子相同或不同。
所述第一离子和第二离子为N型离子或P型离子；所述N型离子包括磷离子或者砷离子；所述P型离子包括：硼离子、铟离子或者BF2+。
在本实施例中，所述第一离子和第二离子相同，均为硼离子。
所述半导体结构还包括：位于所述源漏开口220侧壁表面和底部表面的第二应力层230，所述第一应力层240位于所述第二应力层230表面且填充满所述源漏开口220。
所述第二应力层230内掺杂有第三离子，所述第三离子与第一离子的导电类型相同。
所述第三离子与第一离子相同或不同；所述第三离子与第二离子相同或不同；所述第三离子的掺杂浓度小于第一离子的掺杂浓度。
当所要形成的半导体为P型器件，所述第一应力层240和第二应力层230的材料包括：硅锗；当所述要形成的半导体为N型器件，所述第一应力层240和第二应力层230的材料包括：碳硅。
所述氧化层260内还掺杂有应力增强离子，当所要形成的半导体为P型器件，包括：锗离子、锑离子或者锡离子；当所要形成的半导体为N型器件，包括：碳离子。
所述氧化层260底部和第一应力层240顶部的界面处还掺杂有电阻降低离子，包括：镓离子。
所述半导体结构还包括：位于所述氧化层260表面和伪栅极结构210侧壁表面的停止阻挡层271；位于所述停止阻挡层271表面的介质层272，且所述介质层272顶部表面高于或者齐平于伪栅极结构210顶部表面；位于所述介质层272、停止阻挡层271、氧化层260以及第一应力层240内的导电插塞280，且所述导电插塞280的底部位于第一应力层240内。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (26)
1.一种半导体结构，其特征在于，包括：
基底，所述基底表面具有伪栅极结构；
分别位于所述伪栅极结构两侧的基底内的源漏开口；
位于所述源漏开口内的第一应力层，且所述第一应力层内掺杂有第一离子；
位于所述第一应力层表面的氧化层，且所述氧化层内掺杂有第二离子，所述第一离子和第二离子的导电类型相同。
2.如权利要求1所述的半导体结构，其特征在于，当所要形成的半导体为P型器件，所述氧化层的材料包括：硅锗氧化物；当所要形成的半导体为N型器件，所述氧化层的材料包括：碳硅氧化物。
3.如权利要求1所述的半导体结构，其特征在于，所述第二离子的掺杂浓度小于第一离子的掺杂浓度。
4.如权利要求1所述的半导体结构，其特征在于，所述第一离子和第二离子相同或不同。
5.如权利要求1所述的半导体结构，其特征在于，所述第一离子和第二离子为N型离子或P型离子；所述N型离子包括磷离子或者砷离子；所述P型离子包括：硼离子、铟离子或者BF2+。
6.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述源漏开口侧壁表面和底部表面的第二应力层，所述第一应力层位于所述第二应力层表面且填充满所述源漏开口。
7.如权利要求6所述的半导体结构，其特征在于，所述第二应力层内掺杂有第三离子，所述第三离子与第一离子的导电类型相同。
8.如权利要求6所述的半导体结构，其特征在于，所述第三离子与第一离子相同或不同；所述第三离子与第二离子相同或不同；所述第三离子的掺杂浓度小于第一离子的掺杂浓度。
9.如权利要求6所述的半导体结构，其特征在于，当所要形成的半导体为P型器件，所述第一应力层和第二应力层的材料包括：硅锗；当所述要形成的半导体为N型器件，所述第一应力层和第二应力层的材料包括：碳硅。
10.如权利要求1所述的半导体结构，其特征在于，所述氧化层内还掺杂有应力增强离子，当所要形成的半导体为P型器件，包括：锗离子、锑离子或者锡离子；当所要形成的半导体为N型器件，包括：碳离子。
11.如权利要求1所述的半导体结构，其特征在于，所述氧化层底部和第一应力层顶部的界面处还掺杂有电阻降低离子，包括：镓离子。
12.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述氧化层表面和伪栅极结构侧壁表面的停止阻挡层；位于所述停止阻挡层表面的介质层，且所述介质层顶部表面高于或者齐平于伪栅极结构顶部表面；位于所述介质层、停止阻挡层、氧化层以及第一应力层内的导电插塞，且所述导电插塞的底部位于第一应力层内。
13.如权利要求1所述的半导体结构，其特征在于，所述伪栅极结构包括：位于基底表面的伪栅介质层、位于所述伪栅介质层表面的伪栅电极层、以及位于伪栅介质层和伪栅电极层侧壁表面的侧墙。
14.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底表面具有伪栅极结构；
分别在所述伪栅极结构两侧的基底内形成源漏开口；
在所述源漏开口内形成第一应力层，且所述第一应力层内掺杂有第一离子；
在所述第一应力层表面形成初始层，且所述初始层内掺杂有第二离子，所述第一离子和第二离子的导电类型相同；
对所述初始层进行氧化处理，使所述初始层形成氧化层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述初始层的形成工艺包括：选择性外延生长工艺；采用原位离子掺杂工艺在所述初始层内掺杂第二离子。
16.如权利要求14所述的半导体结构的形成方法，其特征在于，当所要形成的半导体为P型器件，所述初始层的材料包括：硅锗；当所要形成的半导体为N型器件，所述初始层的材料包括：碳锗。
17.如权利要求14所述的半导体结构的形成方法，其特征在于，所述氧化处理的参数包括：温度范围为600摄氏度～800摄氏度，处理时间为20分钟～60分钟，氧氛围气体包括：氧气或者臭氧。
18.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一应力层的形成工艺包括：选择性外延生长工艺；采用原位离子掺杂工艺在所述第一应力层内掺杂第一离子。
19.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：形成所述源漏开口之后，形成所述第一应力层之前，在所述源漏开口侧壁表面和底部表面形成第二应力层；形成所述第二应力层之后，在所述第二应力层表面形成所述第一应力层，且所述第一应力层填充满所述源漏开口。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第二应力层的形成工艺包括：选择性外延生长工艺；采用原位离子掺杂工艺在所述第二应力层内掺杂第三离子。
21.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：在所述氧化层内掺杂应力增强离子，当所要形成的半导体为P型器件，包括：锗离子、锑离子或者锡离子；当所要形成的半导体为N型器件，包括：碳离子。
22.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：在所述氧化层底部和第一应力层顶部表面的界面处掺杂电阻降低离子，包括：镓离子。
23.如权利要求14所述的半导体结构的形成方法，其特征在于，所述源漏开口的形成方法包括：以所述伪栅极结构为掩膜，刻蚀所述基底，形成所述源漏开口。
24.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：在所述氧化层表面和伪栅极结构侧壁表面形成停止阻挡层；在所述停止阻挡层表面形成介质层，且所述介质层顶部表面高于或者齐平于伪栅极结构顶部表面；在所述介质层、停止阻挡层、氧化层以及第一应力层内形成导电插塞，且所述导电插塞的底部位于第一应力层内。
25.如权利要求24所述的半导体结构的形成方法，其特征在于，所述导电插塞的形成方法包括：在所述介质层、停止阻挡层、氧化层以及第一应力层内形成通孔，且所述通孔底部暴露出第一应力层；在所述通孔内、以及介质层表面形成导电材料膜；平坦化所述导电材料膜，直至暴露出介质层表面，形成所述导电插塞。
26.如权利要求14所述的半导体结构的形成方法，其特征在于，所述伪栅极结构的形成方法包括：在所述基底表面形成伪栅介质膜；在所述伪栅介质膜表面形成伪栅电极膜；图形化所述伪栅介质膜和伪栅电极膜，直至暴露出基底表面，使伪栅介质膜形成伪栅介质层，使伪栅电极膜形成伪栅电极；在所述伪栅电极层顶部表面和侧壁表面、以及伪栅介质层侧壁表面形成侧墙材料膜；回刻蚀所述侧墙材料膜，直至暴露出基底表面，在所述伪栅介质层和伪栅电极层侧壁表面形成侧墙。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113394288A true CN113394288A (zh) | 2021-09-14 |
Family
ID=77616229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113394288A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130207166A1 (en) * | 2012-02-10 | 2013-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for Doped SiGe Source/Drain Stressor Deposition |
| CN105280492A (zh) * | 2014-07-21 | 2016-01-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN108074820A (zh) * | 2016-11-10 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110534433A (zh) * | 2018-05-25 | 2019-12-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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- 2020-03-13 CN CN202010177583.0A patent/CN113394288A/zh active Pending
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