CN113380317A - 修复电路和包括修复电路的存储器设备 - Google Patents
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- 230000008439 repair process Effects 0.000 title claims abstract description 102
- 230000015654 memory Effects 0.000 claims abstract description 169
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 44
- 230000002950 deficient Effects 0.000 claims abstract description 25
- GUBGYTABKSRVRQ-DCSYEGIMSA-N Beta-Lactose Chemical compound OC[C@H]1O[C@@H](O[C@H]2[C@H](O)[C@@H](O)[C@H](O)O[C@@H]2CO)[C@H](O)[C@@H](O)[C@H]1O GUBGYTABKSRVRQ-DCSYEGIMSA-N 0.000 description 17
- 230000007547 defect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
- G06F11/2094—Redundant storage or storage space
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
- G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/85—Active fault masking without idle spares
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
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Abstract
本公开涉及一种修复电路和包括修复电路的存储器设备。该修复电路包括：多个存储电路，该多个存储电路适用于根据优先级顺序存储修复地址，在该多个存储电路之中的每个存储电路存储表示对应的存储电路是否有效的有效信息和表示对应的存储电路是否有缺陷的故障信息；以及多个使能信号生成电路，该多个使能信号生成电路分别对应于多个存储电路，并且每个使能信号生成电路适用于基于对应的存储电路、以及具有优先于对应的存储电路的在先优先级的存储电路的有效信息和故障信息，生成表示对应的存储电路是否可操作的使能信号。
Description
相关申请的交叉引用
本申请要求于2020年03月09日提交的韩国专利申请No.10-2020-0029088的优先权，其通过整体引用并入本文。
技术领域
本发明的各个实施例涉及一种存储器设备，更具体地涉及一种包括修复电路的存储器设备，所述修复电路通过存储修复地址来执行修复操作。
背景技术
存储器设备可以包括多个存储器单元，该多个存储器单元在存储器单元阵列中以矩阵形式排列。存储器设备的存储器容量的增加以及精细化处理技术的进步，可能会增加在多个存储器单元中缺陷的出现。换句话说，尽管制造工艺有所发展，单由于数千万或更多的存储器单元被高度集成在一个芯片中，所以有缺陷的存储器单元的存在概率也在不断提高。即使在多个存储器单元中仅有一个有缺陷的存储器单元，存储器设备也可能不会正确运行，并且因此该存储器单元可能必须作为有缺陷的存储器设备而被丢弃。
为了改善存储器设备的产量同时实现存储器设备的高集成和高速度，可以使用一种有效修复有缺陷的存储器单元的方法。例如，存储器设备可以包括冗余存储器单元，并且利用该冗余存储器单元替换有缺陷的存储器单元。
为此，存储器设备被提供有熔线(fuse)电路，该熔线电路能够对对应于有缺陷的存储器单元的修复地址进行编程。例如，可以使用激光熔线，该激光熔线根据其是否被切断而存储逻辑“高”数据或逻辑“低”数据。然而，该激光熔线可以在晶片阶段进行编程，但是该激光熔线在晶片被安装在封装上之后就无法被编程。因此，有必要研发一种用于对修复地址进行编程并且修复有缺陷的存储器单元的技术，该编程不仅在存储器设备的晶片阶段之后进行，而且还在生产过程之后进行。
发明内容
本发明的实施例针对一种存储器设备，该存储器设备能够存储修复地址并且检查所存储的地址是否被使用。
根据本发明的实施例，一种修复电路包括：多个存储电路，多个存储电路适用于根据优先级顺序存储修复地址，多个存储电路中的每个存储电路存储：表示对应的存储电路是否有效的有效信息，以及表示对应的存储电路是否有缺陷的故障信息；以及多个使能信号生成电路，多个使能信号生成电路分别对应于多个存储电路，并且每个使能信号生成电路适用于基于对应的存储电路、以及具有优先于对应的存储电路的在先优先级的存储电路的有效信息和故障信息，来生成表示对应的存储电路是否可操作的使能信号。
根据本发明的实施例，一种存储器设备包括：存储器单元阵列，存储器单元阵列包括耦合在多个字线和位线之间的多个存储器单元；多个存储电路，每个存储电路适用于存储电路的修复地址以及表示修复地址是否被存储在对应的存储电路中的有效信息；以及多个使能信号生成电路，分别对应于多个存储电路，并且每个使能信号生成电路适用于生成表示对应的存储电路是否可操作的使能信号，其中每个使能信号生成电路基于对应的存储电路的有效信息，以及表示存储电路中的、除对应的存储电路以外的至少一个存储电路是否可操作的使能信号，生成针对对应的存储电路的有效信号。
根据本发明的实施例，一种电路包括：第1至第N存储电路，被配置为分别存储从时间最近到时间最远的修复地址，每个存储电路进一步存储有效信息和故障信息；第1和第N使能信号电路，分别对应于第1至第N存储电路，并且每个使能信号电路被配置为生成有效信号和使能信号；确定电路，被配置为基于有效信号和故障信息顺序地确定相应修复地址是否可用；控制电路，被配置为针对修复操作，将行地址顺序地与被确定为可用的相应修复地址进行比较，其中每个使能电路：基于对应的有效信息和由后续使能电路生成的使能信号而生成有效信号，以及基于有效信号和对应的故障信息而生成使能信号。
附图说明
图1是图示根据实施例的存储器设备的框图。
图2是图示图1所示的熔线块的框图。
图3是图示图2所示的第一使能信号生成电路的电路图。
图4图示了根据实施例的存储器设备的操作。
具体实施方式
下文将参考附图更详细地描述本发明的各个实施例。然而，本发明可以以不同形式来体现，并且不应当被解释为局限于本文所给出的实施例。相反，提供这些实施例使得本公开将是全面且完整的，并且将向本领域技术人员完全传达本发明的范围。贯穿本公开，贯穿各附图和本发明的实施例的相同的附图标记指代相同的部件。
图1是图示根据实施例的存储器设备100的框图。图1图示了存储器设备100中涉及使用行地址R_ADD进行修复操作的部分，但在其它实施例中，存储器设备100可以包括其它组件并且可以根据设计以各种方式进行配置。
参考图1，存储器设备100可以包括存储器阵列110、行块120和列块130。存储器阵列110可以包括耦合在多个字线和位线之间的多个存储器单元。当行块120基于行地址R_ADD激活存储器阵列110的所选择的字线时，列块130可以基于列地址C_ADD读或写存储器阵列110的所选择的位线的数据DATA。
存储器设备100可以进一步包括熔线块140和控制块150，用以执行修复操作。而且，存储器阵列110可以包括多个存储器单元以及冗余存储器单元，该冗余存储器单元用于替代多个存储器单元中的有缺陷的存储器单元。行块120、列块130、熔线块140和控制块150可以包括它们各自操作和功能所必需的所有电路、***、软件、固件和设备。
熔线块140可以存储在存储器阵列110中所包括的存储器单元之中的修复地址REPAIR_ADD。例如，熔线块140可以将有缺陷的存储器单元的行地址存储为修复地址REPAIR_ADD，通过测试操作在有缺陷的存储器单元中检测到缺陷。下文将参考图2更详细地描述熔线块140。
控制块150可以将熔线块140中所存储的修复地址REPAIR_ADD与从存储器设备100外部输入的行地址R_ADD进行比较。当修复地址REPAIR_ADD和行地址R_ADD相同时，控制块150可以控制行块120以激活冗余字线而不是由该行地址R_ADD所指定的字线。即，控制块150可以执行控制使得冗余存储器单元代替存储器阵列110中的有缺陷的存储器单元而被访问。控制块可以被称为控制电路。
图2是图示图1所示的熔线块140的框图。熔线块140包括非易失性存储器210、存储部220、使能信号生成器230和确定电路240。
非易失性存储器210可以利用针对存储器阵列110中所包括的存储器单元的修复地址进行编程。非易失性存储器210可以是以下非易失性存储器中的一个：诸如电熔线阵列电路、NAND闪存、NOR闪存、磁性随机访问存储器(MRAM)、自旋转移矩磁性随机访问存储器(STT-MRAM)、电阻式随机访问存储器(ReRAM)和相变随机访问存储器(PC)。
非易失性存储器210可以包括多个存储器集合。多个存储器集合中的每个存储器集合包括多个存储器单元并且可以利用修复地址进行编程。每个存储器集合可以利用对应的存储器集合的有效性以及修复地址进行编程，该有效性即表示修复地址是否被存储在对应的存储器集合中的有效信息，以及表示对应的存储器集合是否有缺陷的故障信息。
当即使在晶片阶段之后通过测试操作在存储器阵列110中检测到有缺陷的存储器单元时，存储器设备100也可以将修复地址编程到非易失性存储器210中。因此，存储器设备甚至可以对晶片阶段之后出现的缺陷执行修复操作。在这里，由于非易失性存储器210是以阵列形成，所以会花费预定时间来调用存储在其中的数据。由于难以立即调用到数据，所以存储器设备100可以通过引导(boot-up)操作，将非易失性存储器210中所存储的修复地址传输至存储部220，并且然后在正常操作期间使用存储部220中所存储的修复地址。
存储部220可以包括多个存储电路221至228。图2图示了设置有8个存储电路221至228的存储部220。
存储电路221至228可以根据优先级顺序存储修复地址。换句话说，在引导操作期间，非易失性存储器210中所存储的修复地址被传输至存储部220，并且所传输的修复地址可以以所设定的顺序被存储，例如以从第八存储电路228至第一存储电路221的降序来存储。也就是说，第八存储电路228可以具有最高优先级，并且第一存储电路221可以具有最低优先级。
存储电路221至228中的每一个可以存储表示对应的存储电路是否有效的有效信息VAD_I1至VAD_I8，即，修复地址是否被存储在对应的存储电路中。而且，存储电路221至228中的每个存储电路可以存储表示对应的存储电路是否有缺陷的故障信息FAIL_I1至FAIL_I8。在引导操作期间，非易失性存储器210中的存储器集合的有效信息和故障信息可以作为有效信息VAD_I1至VAD_I8和故障信息FAIL_I1至FAIL_I8被传输和存储。有效信息VAD_I1至VAD_I8和故障信息FAIL_I1至FAIL_I8可以根据后续操作而被更新并存储在存储电路221至228中。
存储电路221至228中的每个存储电路可以包括多个熔线锁存器。熔线锁存器可以包括存储与有效信息VAD_I1至VAD_I8对应的比特的第一熔线锁存器，以及存储与修复地址对应的多个比特的第二熔线锁存器。
例如，当修复地址并未被存储在第一存储电路221中时，逻辑低电平的比特可以被存储在第一存储电路221的第一熔线锁存器中，并且第一有效信息VAD_I1可以表示逻辑低电平。另一方面，当修复地址被存储在第一存储电路221中时，逻辑高电平的比特可以被存储在第一存储电路221的第一熔线锁存器中，并且第一有效信息VAD_I1可以表示逻辑高电平。
同样，当修复地址并未被存储在第二存储电路222和第八存储电路228中时，第二有效信息VAD_I2和第八有效信息VAD_I8可以处于逻辑低电平。当修复地址被存储在第二存储电路222和第八存储电路228中时，第二有效信息VAD_I2和第八有效信息VAD_I8可以处于逻辑高电平。
当多个存储电路221至228中的存储电路有缺陷时，在有缺陷的存储电路的第二熔线锁存器之中的至少两个第二熔线锁存器，可以存储与故障信息FAIL_I1至FAIL_I8对应的比特。例如，当第一存储电路221有缺陷时，在第一存储电路221的第二熔线锁存器中的至少两个第二熔线锁存器可以存储逻辑高电平的比特，并且第一故障信息FAIL_I1可以表示逻辑高电平。这里，第一存储电路221的第一有效信息VAD_I1可以表示逻辑低电平。
同样，当第二存储电路222和第八存储电路228有缺陷时，第二故障信息FAIL_I2和第八故障信息FAIL_I8可以处于逻辑高电平。第二存储电路222和第八存储电路228的第二有效信息VAD_I2和第八有效信息VAD_I8可以处于逻辑低电平。
使能信号生成器230可以包括多个使能信号生成电路231至238。使能信号生成电路231至238可以分别对应于存储电路221至228。使能信号生成电路231至238可以分别生成表示对应的存储电路是否被使用的使能信号EN1至EN8。
在实施例中，使能信号生成电路231至238中的每个使能信号生成电路，可以基于对应的存储电路的有效信息和故障信息，并且基于其排序高于该对应的存储电路的存储电路的有效信息和故障信息，生成使能信号EN1至EN8。为此，使能信号生成电路231至238中的每个使能信号生成电路231至238可以基于对应的存储电路的有效信息，以及与其排序高于该对应的存储电路的存储电路相关的使能信号，生成与该对应的存储电路相关的有效信号，并且基于对应的存储电路的故障信息生成与该对应的存储电路相关的故障信号。使能信号生成电路231至238可以通过分别将与对应的存储电路相关的有效信号和故障信号组合，来生成使能信号EN1至EN8。
例如，第一使能信号生成电路231可以基于第一存储电路221和第二存储电路222的有效信息VAD_I1和VAD_I2与故障信息FAIL_I1和FAIL_I2，生成表示第一存储电路221是否被使用的第一使能信号EN1。在此，第二存储电路222可以先于第一存储电路221来存储修复地址。
第一使能信号生成电路231可以通过使用根据第二存储电路222的有效信息VAD_I2和故障信息FAIL_I2所生成的第二使能信号EN2，基于第一存储电路221的有效信息VAD_I1，生成第一有效信号VAD_S1。第一使能信号生成电路231可以基于第一存储电路221的故障信息FAIL_I1生成第一故障信号FAIL_S1，并且可以通过将第一有效信号VAD_S1和第一故障信号FAIL_S1组合，生成第一存储电路221的第一使能信号EN1。
同样，第二使能信号生成电路232可以基于第三存储电路的有效信息和故障信息，以及第二存储电路222的有效信息VAD_I2和故障信息FAIL_I2，生成第二使能信号EN2。第二使能信号生成电路232可以基于第二存储电路222的有效信息VAD_I2以及与第三存储电路相关的使能信号，生成第二有效信号VAD_S2，并且可以基于第二存储电路222的故障信息FAIL_I2，生成第二故障信号FAIL_S22。第二使能信号生成电路232可以通过组合第二有效信号VAD_S2和第二故障信号FAIL_S2，生成第二使能信号EN2。
另一方面，第八使能信号生成电路238可以基于默认使能信号EN_DFLT，以及第八存储电路228的有效信息VAD_I8和故障信息FAIL_I8，生成第八使能信号EN8。由于第八存储电路228存储被首先检测到的修复地址，所以第八使能信号生成电路238可以使用默认使能信号EN_DFLT。
确定电路240可以基于有效信号VAD_S1至VAD_S8和故障信号FAIL_S1至FAIL_S8，以反优先级顺序检查存储电路221至228中所存储的修复地址是否可用。确定电路240可以以与存储电路221至228存储修复地址的反顺序，检查所存储的修复地址是否可用，即，以第一存储电路221至第八存储电路228的升序进行检查。
图1的控制块150可以将行地址R_ADD顺序地与被确定电路240确认为可用的修复地址REPAIR_ADD进行比较。当顺序比较的结果证明行地址R_ADD和修复地址REPAIR_ADD相同时，控制块150可以以这种方式进行控制，使得与存储修复地址REPAIR_ADD的存储电路对应的冗余存储器单元代替与行地址R_ADD对应的存储单元而被访问。因此，即使在第一存储电路221至第八存储电路228中存储了相同的修复地址，也可以根据最后存储的修复地址(即，在较低优先级的第一存储电路221中所存储的修复地址)来执行修复操作。
图3是图示图2所示的第一使能信号生成电路231的电路图。在实施例中，第二至第八使能信号生成电路232至238可以以类似于图3的第一使能信号生成电路231的方式来实现，例如输入/输出信号可能有所不同。
第一使能信号生成电路231可以包括有效信号输出电路310、故障信号输出电路320和使能信号输出电路330。
有效信号输出电路310可以通过组合第一存储电路221的有效信息VAD_I1，以及第二存储电路222的第二使能信号EN2，输出第一有效信号VAD_S1。有效信号输出电路310可以包括第一逻辑门AND1，该第一逻辑门对有效信息VAD_I1和第二使能信号EN2执行逻辑运算，以输出第一有效信号VAD_S1。
故障信号输出电路320可以基于第一存储电路221的故障信息FAIL_I1生成第一故障信号FAIL_S1。故障信号输出电路320可以包括第二逻辑门AND2，该第二逻辑门AND2对故障信息FAIL_I1执行逻辑运算，以输出第一FAIL_S1。
使能信号输出电路330可以通过组合第一有效信号VAD_S1和第一故障信号FAIL_S1，输出第一存储电路221的第一使能信号EN1。使能信号输出电路330可以包括第三逻辑门OR，该第三逻辑门OR通过对第一有效信号VAD_S1和第一故障信号FAIL_S1执行逻辑运算，输出第一使能信号EN1。
图4图示了根据实施例的存储器设备100的操作。
作为示例而图示了存储电路221至228中的每个存储电路包括N(其中N为自然数)个熔线锁存器LAT[0]至LAT[N-1]。存储电路221至228中的每个存储电路的第一熔线锁存器LAT[0]可以存储有效信息，并且第五熔线锁存器LAT[4]和第六熔线锁存器LAT[5]可以存储故障信息。
如上文所描述的，修复地址可以被存储在第八存储电路228中。当修复地址可以被存储在第八存储电路228中时，第八存储电路228的第一熔线锁存器LAT[0]可以存储逻辑高电平H的有效信息。因此，第八使能信号生成电路238可以输出逻辑高电平H的有效信号VAD_S以表示第八存储电路228存储修复地址。当有效信号VAD_S处于逻辑高电平H时，无论故障信息如何，第八使能信号生成电路238都可以生成逻辑高电平H的使能信号EN(即，EN8)以表示第八存储电路228被使用。
如第二存储电路222中所示的，当修复地址并未被存储在第二存储电路时，第二存储电路222的第一熔线锁存器LAT[0]可以存储逻辑低电平L的有效信息。此时，如果第二存储电路222存在缺陷，则第二存储电路222的第五熔线锁存器LAT[4]和第六熔线锁存器LAT[5]，可以在第一熔线锁存器LAT[0]存储逻辑低电平L的有效信息的情况下，存储逻辑高电平H的故障信息。因此，第二使能信号生成电路232可以在额外考虑到故障信息的情况下，生成第二存储电路222的使能信号EN(即，EN2)。
首先，由于第二存储电路222的有效信息处于逻辑低电平L，所以无论与第三存储电路相关的使能信号EN3如何，第二使能信号生成电路232都会输出逻辑低电平L的有效信号VAD_S。因此，如图4所示，当第二存储电路222的第五熔线锁存器LAT[4]和第六熔线锁存器LAT[5]存储逻辑低电平L的故障信息时，第二使能信号生成电路232可以生成逻辑低电平L的使能信号EN(即，EN2)以表示第二存储电路222未在使用。
与此同时，当第二存储电路222的第五熔线锁存器LAT[4]和第六熔线锁存器LAT[5]存储逻辑高电平H的故障信息时，其并不对应于第二逻辑电路222并未在使用的情形，而是对应于第二逻辑电路222有缺陷的情形。在此，第二使能信号生成电路232可以在生成逻辑高电平H的使能信号EN2的同时，生成逻辑高电平H的故障信号FAIL_S2。因此，当在第二存储电路222中出现缺陷时，可以防止使能信号EN仅基于有效信息就变为逻辑低电平L。
存储电路221至228中所包括的熔线锁存器LAT[0]至LAT[N-1]的逻辑电平可能由于错误而发生改变。例如，其中并未存储修复地址的存储电路的熔线锁存器LAT[1]至LAT[N-1]的逻辑电平，可能由于错误而变为逻辑高电平H。由于存储电路的熔线锁存器LAT[0]仍然具有逻辑低电平L，所以该存储电路可以通过将熔线锁存器LAT[4]和LAT[5]的逻辑电平变为逻辑高电平H而被视为缺陷。然而，当其中并未存储修复地址的存储电路的熔线锁存器LAT[0]的逻辑电平变为逻辑高电平H时，可能根据该存储电路的有效信息(LAT[0]＝‘H’)而不必要地执行修复操作。
虽然第一存储电路221如图4所示并未被使用，但是第一熔线锁存器LAT[0]可能由于错误而存储逻辑高电平H的有效信息VALID_I1。根据本发明的实施例，第一使能信号生成电路231可以阻断这样的错误并且生成逻辑低电平L的有效信号VAD_S1和使能信号EN1。
如上文所描述的，当第二存储电路222并未在使用时，第二使能信号生成电路232可以生成逻辑低电平L的使能信号EN2。因此，尽管存在第一存储电路221的第一熔线锁存器LAT[0]的错误，第一使能信号生成电路231也可以输出逻辑低电平L的有效信号VAD_S1。由于第一存储电路222的故障信息FAIL_I1也处于逻辑低电平L，第一使能信号生成电路231可以生成逻辑低电平L的使能信号EN1。
根据本发明的实施例，存储电路221至228可以以设定顺序存储修复地址。而且，存储电路221至228可以以反顺序被访问并且被用于修复操作。通过该操作，即使在存储电路221至228中存储相同的修复地址，也可以根据最后存储的修复地址来执行修复操作。
因此，当修复地址并未被存储于在先优先级的存储电路中时，这可能意味着该存储电路未在使用，并且对应的有效信息也可以表示该存储电路未在使用。根据本发明的实施例，可以通过考虑在先优先级的存储电路的有效信息，防止存储电路的有效信息中发生错误。而且，在先优先级的存储电路的故障信息还可以被组合，以生成该存储电路的有效信息。
根据本发明的各个实施例，在以设定顺序而被使用的熔线电路中，可以在不仅考虑对应的熔线电路的可用性而且还考虑其它熔线电路的可用性的情况下，检查该熔线电路是否被使用。因此，当表示熔线电路是否被使用的信息中发生错误时，可以通过阻断并纠正已发生的错误，生成针对每个熔线电路的使能信号。
此外，可以通过额外考虑表示熔线电路的缺陷的信息，生成熔线电路的使能信号。以这种方式，可以防止熔线电路被不必要地使用或者在存储器设备不必要地执行修复操作。
虽然已经关于具体实施例描述了本发明，但是本领域技术人员将清楚，可以进行各种改变和修改而并不脱离如以下权利要求中所限定的本发明的精神和范围。
Claims (21)
1.一种修复电路，包括：
多个存储电路，适用于根据优先级顺序存储修复地址，在所述多个存储电路之中的每个存储电路存储有效信息和故障信息，所述有效信息表示对应的存储电路是否有效，并且所述故障信息表示所述对应的存储电路是否有缺陷；以及
多个使能信号生成电路，分别对应于所述多个存储电路，并且每个使能信号生成电路适用于基于所述对应的存储电路、以及具有优先于所述对应的存储电路的在先优先级的存储电路的所述有效信息和所述故障信息，生成表示所述对应的存储电路是否可操作的使能信号。
2.根据权利要求1所述的修复电路，
其中所述多个使能信号生成电路中的每个使能信号生成电路基于所述对应的存储电路的所述有效信息和表示具有所述在先优先级的所述存储电路是否可操作的使能信号，生成针对所述对应的存储电路的有效信号，并且
其中所述多个使能信号生成电路中的每个使能信号生成电路基于所述对应的存储电路的所述故障信息，生成针对所述对应的存储电路的故障信号。
3.根据权利要求2所述的修复电路，其中所述多个使能信号生成电路中的每个使能信号生成电路通过组合针对所述对应的存储电路的所述有效信号和所述故障信号，生成所述使能信号。
4.根据权利要求2所述的修复电路，其中所述多个存储电路中的每个存储电路包括：
第一熔线锁存器，适用于存储对应于所述有效信息的比特；和
第二熔线锁存器，适用于存储对应于所述修复地址的多个比特。
5.根据权利要求4所述的修复电路，其中在所述多个存储电路之中的有缺陷的存储电路的至少两个第二熔线锁存器存储对应于所述故障信息的比特。
6.根据权利要求5所述的修复电路，其中所述多个使能信号生成电路中的每个使能信号生成电路包括：
第一逻辑门，适用于对所述第一熔线锁存器的输出信号和表示具有所述在先优先级的所述存储电路是否可操作的所述使能信号执行逻辑运算，以输出所述有效信号；
第二逻辑门，适用于对所述至少两个第二熔线锁存器的输出信号执行逻辑运算，以输出所述故障信号；以及
第三逻辑门，适用于对所述有效信号和所述故障信号执行逻辑运算，以输出针对所述对应的存储电路的所述使能信号。
7.根据权利要求5所述的修复电路，其中当所述多个存储电路之中的存储电路存储所述修复地址时，所述第一熔线锁存器存储逻辑高电平的比特。
8.根据权利要求5所述的修复电路，其中当所述多个存储电路之中的存储电路有缺陷时，所述第一熔线锁存器存储逻辑低电平的比特，并且所述至少两个第二熔线锁存器存储逻辑高电平的比特。
9.根据权利要求2所述的修复电路，进一步包括：确定电路，适用于基于所述有效信号和所述故障信号，以所述优先级顺序的反顺序确定所述多个存储电路中所存储的所述修复地址是否可用。
10.一种存储器设备，包括：
存储器单元阵列，包括耦合在多个字线和位线之间的多个存储器单元；
多个存储电路，每个存储电路适用于存储所述存储器单元的修复地址，并且存储有效信息，所述有效信息表示所述修复地址是否被存储在对应的存储电路中；和
多个使能信号生成电路，分别对应于所述多个存储电路，并且每个使能信号生成电路适用于生成表示对应的存储电路是否可操作的使能信号，
其中所述多个使能信号生成电路中的每个使能信号生成电路基于所述对应的存储电路的有效信息以及表示在所述多个存储电路之中的、除所述对应的存储电路以外的至少一个存储电路是否可操作的使能信号，生成针对所述对应的存储电路的有效信号。
11.根据权利要求10所述的存储器设备，其中所述多个存储电路存储故障信息，所述故障信息表示所述对应的存储电路是否有缺陷。
12.根据权利要求11所述的存储器设备，
其中所述多个使能信号生成电路中的每个使能信号生成电路基于所述对应的存储电路的所述故障信息，生成针对所述对应的存储电路的故障信号，并且
其中所述多个使能信号生成电路中的每个使能信号生成电路基于针对所述对应的存储电路的所述有效信号和所述故障信号，生成所述使能信号。
13.根据权利要求12所述的存储器设备，其中所述多个使能信号生成电路中的每个使能信号生成电路包括：
有效信号输出电路，适用于通过组合所述对应的存储电路的所述有效信息以及表示所述至少一个存储电路是否可操作的所述使能信号，输出所述有效信号；
故障信号输出电路，适用于基于所述对应的存储电路的所述故障信息输出所述故障信号；和
使能信号输出电路，适用于通过组合所述有效信号和所述故障信号，输出针对所述对应的存储电路的所述使能信号。
14.根据权利要求12所述的存储器设备，其中所述多个存储电路根据设定顺序存储所述修复地址。
15.根据权利要求14所述的存储器设备，
其中所述至少一个存储电路对应于在所述多个存储电路之中的存储单元，所述存储单元在所述设定顺序中先于所述对应的存储电路存储所述修复地址。
16.根据权利要求14所述的存储器设备，进一步包括：确定电路，适用于基于所述有效信号和所述故障信号，以所述设定顺序的反顺序确定所述多个存储电路中所存储的所述修复地址是否可用。
17.根据权利要求16所述的存储器设备，进一步包括：控制电路，适用于顺序地将输入地址与被所述确定电路确定为可用的所述修复地址进行比较，并且在所述输入地址与被确定为可用的任何所述修复地址匹配时，控制冗余存储器单元代替对应于所述输入地址的存储器单元而被访问。
18.根据权利要求10所述的存储器设备，其中所述多个存储电路中的每个存储电路包括：
第一熔线锁存器，适用于存储对应于所述对应的存储电路的所述有效信息的比特；和
第二熔线锁存器，适用于存储对应于所述修复地址的多个比特。
19.根据权利要求10所述的存储器设备，进一步包括非易失性存储器，所述非易失性存储器包括利用所述修复地址而被编程的多个存储器集合。
20.根据权利要求19所述的存储器设备，其中在引导操作期间，在所述存储器集合中被编程的所述修复地址根据设定顺序被传输至所述多个存储电路并被存储在所述多个存储电路中。
21.一种电路***，包括：
第1至第N存储电路，被配置为分别存储从时间最近到时间最远的修复地址，每个存储电路进一步存储有效信息和故障信息；
第1至第N使能信号电路，分别对应于所述第1至第N存储电路，并且每个使能信号电路被配置为生成有效信号和使能信号；
确定电路，被配置为基于所述有效信号和故障信息，顺序地确定相应修复地址是否可用；
控制电路，被配置为针对修复操作将行地址顺序地与被确定为可用的相应修复地址进行比较，
其中每个使能信号电路：
基于对应的有效信息和由后续使能电路所生成的所述使能信号来生成所述有效信号，以及
基于所述有效信号和对应的故障信息来生成所述使能信号。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2020-0029088 | 2020-03-09 | ||
| KR1020200029088A KR20210113841A (ko) | 2020-03-09 | 2020-03-09 | 리페어 회로 및 이를 포함하는 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113380317A true CN113380317A (zh) | 2021-09-10 |
Family
ID=77555741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110001705.5A Pending CN113380317A (zh) | 2020-03-09 | 2021-01-04 | 修复电路和包括修复电路的存储器设备 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11341011B2 (zh) |
| KR (1) | KR20210113841A (zh) |
| CN (1) | CN113380317A (zh) |
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- 2020-12-29 US US17/136,488 patent/US11341011B2/en active Active
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- 2021-01-04 CN CN202110001705.5A patent/CN113380317A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20210279154A1 (en) | 2021-09-09 |
| US11341011B2 (en) | 2022-05-24 |
| KR20210113841A (ko) | 2021-09-17 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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