CN113270495A - Vdmosfet器件结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种VDMOSFET器件结构及其制作方法。该VDMOSFET器件结构包括沿竖直方向依次设置的第一电极、截止区、漂移区、阱区和第二电极，阱区内分布有间隔设置的多个电极区，每一电极区与一沟槽配合设置，每一沟槽的上、下端分别设置于所述电极区、漂移区内，所述沟槽内设置有第三电极，以及，所述漂移区中对应于所述沟槽下部、中下部的区域内还分别形成有第一保护环、第二保护环。本发明实施例提供的VDMOSFET器件结构，在沟槽的底部和中部偏下的位置都形成有P型的保护环，可以保护沟槽的底部和中部偏下的位置不发生击穿，而将击穿发生的位置转移到P阱区和N‑漂移区之间的PN结，进而在不影响性能的前提下，提高了器件的击穿电压和器件的长期可靠性。

Description

VDMOSFET器件结构及其制作方法
技术领域
本发明特别涉及一种VDMOSFET器件结构及其制作方法，属于半导体技术领域。
背景技术
VDMOSFET器件是在高阻外延层上采用平面自对准双扩散工艺，利用两次扩散结深差，在水平方向形成MOS结构多子导电沟道的单极器件；它的源极和漏极分别位于芯片的上下两面，形成垂直电流通道，这种结构可以实现较高漏源之间的击穿电压，因此特别适合用来制作高压MOS器件。
图1所示的是现有的一种沟槽结构的N沟道SiC VDMOSFET器件，其包括1是N+截止区，2是N-漂移区,3是栅氧化层，4是栅极，5是Pwell，6是N+源极，7是介质层，8是源极金属，9是漏极金属，10是位于沟槽底部的第一保护环(P型)。然而，由于实际工艺效果的原因，在沟槽的底部和中下部会先于P阱区和N型漂移区之间的PN结发生击穿，而现有的N沟道SiCVDMOSFET器件的P型保护环只能对沟槽的底部进行保护，而沟槽的中下部缺乏保护，因此，在器件处于击穿状态时，在沟槽的中下部出现很高的电场强度，降低了器件的击穿电压，另外，长期处于这种状态下，会降低氧化层的质量，导致穿通，器件失效，影响长期使用过程中的可靠性。
发明内容
本发明的主要目的在于提供一种VDMOSFET器件结构及其制作方法，以克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种VDMOSFET器件结构，其包括沿竖直方向依次设置的第一电极、截止区、漂移区、阱区和第二电极，所述阱区内分布有间隔设置的多个电极区，每一电极区与一沟槽配合设置，每一沟槽的上、下端分别设置于所述电极区、漂移区内，所述沟槽内设置有第三电极，
所述阱区与电极区、第二电极均电性结合，所述第二电极与电极区亦电性结合；所述截止区、漂移区、电极区均为第一导电类型，所述阱区为第二导电类型；以及
所述第一电极、第二电极中的任一者为源极，另一者为漏极，所述第三电极为栅极；所述漂移区中对应于所述沟槽下部、中下部的区域内还分别形成有第一保护环、第二保护环，所述第一保护环、第二保护环环绕所述沟槽设置且均为第二导电类型。
进一步的，所述阱区上还设置有介质层，所述介质层分布于第二电极与第三电极之间。
进一步的，所述第三电极包括填充于所述沟槽内的导电材料。
更进一步的，所述沟槽内壁上覆盖有连续的绝缘层。
更进一步的，所述绝缘层为形成在沟槽内壁上的栅氧化层。
更进一步的，所述介质层包括二氧化硅层。
进一步的，所述导电材料包括多晶硅。
进一步的，所述阱区与电极区环绕所述沟槽设置。
进一步的，所述沟槽中下部为对应于沟槽深度的5/8-7/8处。
在一些较为具体的实施方案中，所述VDMOSFET器件结构包括沿竖直方向依次设置的漏电极、N+截止区、N-漂移区、P阱区和源电极；所述P阱区内分布有间隔设置的多个N+电极区，每一N+电极区与一沟槽配合设置，每一沟槽的上、下端分别设置于所述N+电极区、N-漂移区内，所述，所述沟槽内设置有栅极，所述P阱区、N+电极区均环绕所述沟槽设置，以及，所述P阱区上还设置有介质层，所述介质层位于所述源电极和栅极之间，所述P阱区与N+电极区、源电极均电性结合，所述N+电极区与源电极亦电性结合；所述第一保护环、第二保护环均为P型保护环。
进一步的，所述p阱区、N+电极区的深度分别为沟槽深度的1/3-1/2、1/12-1/6。
本发明实施例还提供了一种VDMOSFET器件结构的制作方法，其包括：
提供衬底，所述衬底包括N+截止区和N-漂移区，所述漂移区设置在N+截止区上方；
在所述N-漂移区内刻蚀出多个第一沟槽，所述第一沟槽的深度大于最终沟槽深度的1/2但小于最终沟槽深度；
在第一沟槽底部加工形成p型的第二保护环；
继续对所述第一沟槽进行刻蚀直至达到最终沟槽深度，形成第二沟槽；
在第二沟槽底部加工形成p型的第一保护环；
在所述第二沟槽内壁上形成连续的绝缘层，并在所述第二沟槽内填充多晶硅形成栅极；
在所述N-漂移区内加工形成P阱区、N+电极区，所述P阱区能分别与N-漂移区、N+电极区形成PN结；
在所述P阱区上形成介质层；
以及，设置分别与N+截止区、N-漂移区配合的漏电极、源电极，并使所述源电极分别与P阱区、N+电极区电性结合。
在一些较为具体的实施方案中，所述的制作方法具体包括：采用光刻工艺在所述N-漂移区内刻蚀形成第一沟槽、第二沟槽，之后在第二沟槽内壁上形成连续的栅氧化层作为绝缘层。
在一些较为具体的实施方案中，所述的制作方法具体包括：通过离子注入和高温扩散工艺在第一沟槽、第二沟槽底部分别形成第二保护环、第一保护环。
在一些较为具体的实施方案中，所述的制作方法具体包括：在所述N-漂移区上设置掩膜，并通过离子注入和高温扩散工艺在所述N-漂移区靠近上表面的区域形成P阱区，通过离子注入和高温扩散工艺在所述P阱区内形成间隔设置的多个N+电极区，其中，所述P阱区、N+电极区均环绕所述第二沟槽分布，所述P阱区、N+电极区的深度分别为第二沟槽深度的1/3-1/2、1/12-1/6。
进一步的，所述第一沟槽的深度为最终沟槽深度的5/8-7/8；和/或，所述介质层包括二氧化硅层。
进一步的，所述衬底包括碳化硅衬底。
与现有技术相比，本发明实施例提供的一种VDMOSFET器件结构，在沟槽的底部和中部偏下的位置都形成有P型的保护环，沟槽的底部和中部偏下的位置的P型的保护环可以保护沟槽的底部和中部偏下的位置不发生击穿，而将击穿发生的位置转移到P阱区和N-漂移区之间的PN结，进而在不影响性能的前提下，提高了器件的击穿电压和器件的长期可靠性。
附图说明
图1是现有技术中的一种VDMOSFET器件结构的结构示意图；
图2是本发明一典型实施案例中一种VDMOSFET器件结构的制作流程示意图；
图3a-图3l分别是本发明一典型实施案例中一种VDMOSFET器件结构的制作流程结构示意图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明实施例提供一种具有沟槽栅结构的N沟道SiC VDMOSFET器件，该SiCVDMOSFET器件的元胞采用沟槽栅结构，且在沟槽栅(即前述第三电极或栅极，下同)的底部和中部偏下的位置都形成P型的保护环。由于工艺原因，在沟槽栅的底部和中部偏下的位置会先于Pwell和N型漂移区之间的PN结发生击穿，前述保护环可以保护此处不发生击穿，将击穿发生的位置转移到Pwell和N型漂移区之间的PN结，在不影响性能的前提下，提高器件的击穿电压，并改善器件的长期可靠性。
本发明实施例提供的一种VDMOSFET器件结构中的沟槽栅包括沟槽以及填充在沟槽内的导电材料，该沟槽分两次刻蚀形成，第一次刻蚀形成的第一沟槽的深度是最终第二沟槽深度的四分之三左右，第一次刻蚀后通过离子注入和热扩散在第一次刻蚀出的第一沟槽的底部形成P型的保护环，然后进行第二次刻蚀到最终深度形成第二沟槽，此时前述的P型的保护环位于第二沟槽的中部偏下的位置；在第二次刻蚀后再通过离子注入和热扩散在第二次刻蚀出的第二沟槽的底部形成P型的保护环，这样在第二沟槽的底部和中部偏下的位置都形成了P型的保护环。
请参阅图3l，本发明一典型实施案例中提供的一种VDMOSFET器件结构包括沿竖直方向依次设置的漏电极9、N+截止区1、N-漂移区2、P阱区5和源电极8；所述N-漂移区2位于所述N+截止区1的上方，所述P阱区5内分布有间隔设置的多个N+源极(即前述N+电极区)6，每一N+电极区与一沟槽配合设置，每一沟槽的上、下端分别设置于N+电极区6、N-漂移区2内，沟槽内设置有栅极4，以及，所述P阱区5上还设置有介质层7，所述介质层7位于所述源电极8和栅极4之间，所述P阱区5与N+源极6、源电极8均电性结合，所述N+源极6与源电极8亦电性结合；所述N-漂移区2中对应于所述沟槽底部、中下部的区域(所述沟槽中下部为对应于沟槽深度的5/8-7/8处)内还分别形成有P型的第一保护环10、P型的第二保护环11。
具体的，所述栅极包括填充在沟槽内的多晶硅，以及，在沟槽内壁上覆盖有连续的栅氧化层3。
具体的，第一保护环10、第二保护环12环绕所述栅极4设置；以及，所述P阱区5、N+源极(即前述N+电极区)6均环绕所述沟槽或栅极设置。
请参阅图2和图3a-图3l，本发明一典型实施案例中提供的一种VDMOSFET器件结构的制作流程具体包括如下流程：
1)提供如图3a所示的碳化硅衬底，该碳化硅衬底包括N+截止区1和N-漂移区2，N-漂移区2位于N+截止区1的上方；N+截止区1为掺磷，电阻率为1.5Ω*cm，厚度为10um，N-漂移区2为掺磷，电阻率为120Ω*cm，厚度为30um；
2)如图3b所示，通过光刻的方式在N-漂移区2的第一面上形成用于刻蚀第一沟槽的掩模14，并进行第一次刻蚀而在N-漂移区2内刻蚀出复数个第一沟槽12，第一沟槽12的深度为第一深度(第一沟槽的第一深度为4.5um)，该第一沟槽的第一深度为最终形成的第二沟槽的第二深度(第二沟槽的第二深度为6um)的3/4左右；
3)如图3c所示，采用离子注入和高温扩散的方式在第一沟槽12的底部制作形成P型的第二保护环11；离子注入条件为：注入离子为铝离子，注入能量为350KeV，注入剂量为1e13，高温扩散条件：退火温度为1650℃，时间为20分钟；
4)如图3d所示，对第一沟槽12进行第二次刻蚀处理至第二深度(6um)而形成第二沟槽13；
5)如图3e所示，采用离子注入和高温扩散的方式在第二沟槽13的底部制作形成P型的第一保护环10；离子注入条件：注入离子为铝离子，注入能量为350KeV，注入剂量为1e13，高温扩散条件：退火温度为1650℃，时间为20分钟；
6)如图3f所示，除去N-漂移区2的第一面上的掩模，并在N-漂移区2远离N+截止区1的第一面和第二沟槽13的表面生长一层栅氧化层3，栅氧化层3的材质为二氧化硅，厚度为100nm；
7)如图3g所示，在N-漂移区2的第一面和第二沟槽13内淀积多晶硅，再刻蚀除去N-漂移区2的第一面上的栅氧化层和多晶硅，第二沟槽13内的多晶硅作为栅极4，并使第二沟槽13内的多晶硅(栅极4)的表面与N-漂移区2的第一面齐平；
8)如图3h所示，通过光刻的方式在N-漂移区2的第一面(即前述上表面)上形成用于形成P阱区的掩模，并通过离子注入和高温扩散的方式制作形成P阱区(PWell)5，离子注入条件：注入离子为铝离子，注入能量为150KeV，注入剂量为2e13，高温扩散条件：退火温度为1650℃，时间为20分钟；之后除去掩模，P阱区的厚度为最终形成的沟槽(即第二沟槽)深度的一半左右，即3um；
9)如图3i所示，通过光刻的方式形成用于形成N+源极的掩模，并通过离子注入和高温扩散的方式制作形成N+源极6，离子注入条件：注入离子为磷离子，注入能量为150KeV，注入剂量为2e14，高温扩散条件：退火温度为1050℃，时间为30分钟；之后除去掩模，N+源极的厚度为最终形成的沟槽(即第二沟槽)深度的六分之一左右，即1um；
10)如图3j所示，在N-漂移区2的第一面上淀积一层二氧化硅作为介质层7，厚度为1.2um，通过光刻和刻蚀的方式保留指定区域的介质层7；
11)如图3k所示，在N-漂移区2的第一面上淀积源极金属8，源极金属的材料为铝，厚度为4um，并通过光刻和刻蚀的方式保留指定区域的源极金属8；
12)如图3l所示，在N+截止区1远离N-漂移区2的第二面上淀积漏极金属9，漏极金属9的材料为钛-镍-银，即叠层设置的钛层、镍层、银层，厚度分别是200nm-200nm-800nm。
本发明实施例提供的一种VDMOSFET器件结构，在沟槽的底部和中部偏下的位置都形成有P型的保护环，沟槽的底部和中部偏下的位置的P型的保护环可以保护沟槽的底部和中部偏下的位置不发生击穿，而将击穿发生的位置转移到P阱区和N-漂移区之间的PN结，进而在不影响性能的前提下，提高了器件的击穿电压和器件的长期可靠性。相应地，如果仅在在沟槽的底部设置保护环，器件的击穿电压为1350V，而在沟槽的底部和中部偏下的位置都形成有P型的保护环，则器件的击穿电压可以增加到1440V。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种VDMOSFET器件结构，其特征在于包括沿竖直方向依次设置的第一电极、截止区、漂移区、阱区和第二电极，所述阱区内分布有间隔设置的多个电极区，每一电极区与一沟槽配合设置，每一沟槽的上、下端分别设置于所述电极区、漂移区内，所述沟槽内设置有第三电极，所述阱区与电极区、第二电极均电性结合，所述第二电极与电极区亦电性结合；所述截止区、漂移区、电极区均为第一导电类型，所述阱区为第二导电类型；以及
所述第一电极、第二电极中的任一者为源极，另一者为漏极，所述第三电极为栅极；所述漂移区中对应于所述沟槽下部、中下部的区域内还分别形成有第一保护环、第二保护环，所述第一保护环、第二保护环环绕所述沟槽设置且均为第二导电类型。
2.根据权利要求1所述的VDMOSFET器件结构，其特征在于：所述第三电极包括填充于所述沟槽内的导电材料；和/或，所述沟槽内壁上覆盖有连续的绝缘层；和/或，所述阱区上还设置有介质层，所述介质层分布于第二电极与第三电极之间。
3.根据权利要求2所述的VDMOSFET终端结构，其特征在于：所述绝缘层为形成在沟槽内壁上的栅氧化层；和/或，所述介质层包括二氧化硅层；和/或，所述导电材料包括多晶硅；和/或，所述阱区与电极区环绕所述沟槽设置。
4.根据权利要求2所述的VDMOSFET器件结构，其特征在于：所述沟槽中下部为对应于沟槽深度的5/8-7/8处。
5.根据权利要求1所述的VDMOSFET器件结构，其特征在于：所述VDMOSFET器件结构包括沿竖直方向依次设置的漏电极、N+截止区、N-漂移区、P阱区和源电极；所述P阱区内分布有间隔设置的多个N+电极区，每一N+电极区与一沟槽配合设置，每一沟槽的上、下端分别设置于所述N+电极区、N-漂移区内，所述，所述沟槽内设置有栅极，所述P阱区、N+电极区均环绕所述沟槽设置，以及，所述P阱区上还设置有介质层，所述介质层位于所述源电极和栅极之间，所述P阱区与N+电极区、源电极均电性结合，所述N+电极区与源电极亦电性结合；所述第一保护环、第二保护环均为P型保护环；和/或，所述P阱区、N+电极区的深度分别为沟槽深度的1/3-1/2、1/12-1/6。
6.一种VDMOSFET器件结构的制作方法，其特征在于包括：
提供衬底，所述衬底包括N+截止区和N-漂移区，所述漂移区设置在N+截止区上方；
在所述N-漂移区内刻蚀出多个第一沟槽，所述第一沟槽的深度大于最终沟槽深度的1/2但小于最终沟槽深度；
在第一沟槽底部加工形成p型的第二保护环；
继续对所述第一沟槽进行刻蚀直至达到最终沟槽深度，形成第二沟槽；
在第二沟槽底部加工形成p型的第一保护环；
在所述第二沟槽内壁上形成连续的绝缘层，并在所述第二沟槽内填充多晶硅形成栅极；
在所述N-漂移区内加工形成P阱区、N+电极区，所述P阱区能分别与N-漂移区、N+电极区形成PN结；
在所述P阱区上形成介质层；
以及，设置分别与N+截止区、N-漂移区配合的漏电极、源电极，并使所述源电极分别与P阱区、N+电极区电性结合。
7.根据权利要求6所述的制作方法，其特征在于具体包括：采用光刻工艺在所述N-漂移区内刻蚀形成第一沟槽、第二沟槽，之后在第二沟槽内壁上形成连续的栅氧化层作为绝缘层。
8.据权利要求6所述的制作方法，其特征在于具体包括：通过离子注入和高温扩散工艺在第一沟槽、第二沟槽底部分别形成第二保护环、第一保护环。
9.据权利要求6所述的制作方法，其特征在于具体包括：在所述N-漂移区上设置掩膜，并通过离子注入和高温扩散工艺在所述N-漂移区靠近上表面的区域形成P阱区，通过离子注入和高温扩散工艺在所述P阱区内形成间隔设置的多个N+电极区，其中，所述P阱区、N+电极区均环绕所述第二沟槽分布，所述P阱区、N+电极区的深度分别为第二沟槽深度的1/3-1/2、1/12-1/6。
10.据权利要求6所述的制作方法，其特征在于：所述第一沟槽的深度为最终沟槽深度的5/8-7/8；和/或，所述介质层包括二氧化硅层；和/或，所述衬底包括碳化硅衬底。
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