CN113192847B - 阵列基板及其制备方法、显示面板 - Google Patents

阵列基板及其制备方法、显示面板 Download PDF

Info

Publication number
CN113192847B
CN113192847B CN202110354373.9A CN202110354373A CN113192847B CN 113192847 B CN113192847 B CN 113192847B CN 202110354373 A CN202110354373 A CN 202110354373A CN 113192847 B CN113192847 B CN 113192847B
Authority
CN
China
Prior art keywords
layer
binding
metal
array substrate
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110354373.9A
Other languages
English (en)
Other versions
CN113192847A (zh
Inventor
舒敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority to CN202110354373.9A priority Critical patent/CN113192847B/zh
Publication of CN113192847A publication Critical patent/CN113192847A/zh
Application granted granted Critical
Publication of CN113192847B publication Critical patent/CN113192847B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/1201Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/131Interconnections, e.g. wiring lines or terminals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/119Methods of manufacturing bump connectors involving a specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明提供了一种阵列基板及其制备方法、显示面板,所述制备方法包括如下步骤:提供一基板,在所述基板上形成第一金属层;对所述第一金属层进行第一图案化工艺,形成配置于显示区的金属电极以及配置于绑定区的绑定金属块;在所述金属电极上形成第一电极层;以及对所述绑定金属块进行第二图案化工艺,形成多个绑定端子。该制备方法中,在对所述第一金属层进行图案化时,仅形成显示区域的金属电极图案,而本该图案化形成绑定端子的区域仍保留为绑定金属块,在所述第一电极层形成后,再将所述绑定金属块图案化形成多个绑定端子,即可有效避免所述绑定端子在蚀刻形成第一电极层的过程中,蚀刻剂对已形成的绑定端子的侧壁进行蚀刻而造成的显示不良。

Description

阵列基板及其制备方法、显示面板
技术领域
本申请涉及显示技术领域,具体涉及一种阵列基板及其制备方法、显示面板。
背景技术
在显示面板的阵列基板制备中,形成于绑定区的绑定端子由金属材料构成,然而,在后续的湿刻制程中,绑定端子的侧壁易被酸性蚀刻剂腐蚀,损坏绑定端子,从而进一步造成显示不良,影响显示面板的良率。
发明内容
本发明提供一种阵列基板及其制备方法以及显示面板,可以解决绑定端子在后续电极层蚀刻时易发生侧刻而导致显示不良的技术问题。
为解决上述问题,第一方面,本发明提供了一种阵列基板的制备方法,所述制备方法包括如下步骤:
S10:提供一基板,在所述基板上形成第一金属层;
S20:对所述第一金属层进行第一图案化工艺,形成配置于显示区的金属电极以及配置于绑定区的绑定金属块;
S30:在所述金属电极上形成第一电极层;
S40:对所述绑定金属块进行第二图案化工艺,形成多个绑定端子。
进一步地,所述步骤S40中,在对所述绑定金属块进行第二图案化工艺之前,还包括步骤:在所述第一电极层上形成金属氧化物层,并通过第三图案化工艺形成蚀刻阻挡层,其中,所述第三图案化工艺与所述第二图案化工艺通过同一光罩进行。
进一步地,所述第三图案化工艺具体包括步骤:
在所述金属氧化物层上形成第一光阻图形,在所述第一光阻图形的遮蔽下,对所述金属氧化物层进行第一蚀刻工艺,以形成所述蚀刻阻挡层,包括配置于所述显示区的第一蚀刻阻挡部,以及配置于所述绑定区预设所述绑定端子对应区域的第二蚀刻阻挡部。
进一步地,所述第二图案化工艺具体包括步骤:
在所述第一光阻图形以及所述第二蚀刻阻挡部的遮蔽下,对所述绑定金属块进行第二蚀刻工艺,以形成所述绑定端子。
进一步地,所述金属氧化物层的材料选自氧化铟锡、氧化铟锌以及氧化铟镓锌中的至少一者。
进一步地,在所述步骤S10中,所述第一金属层包括依次堆叠的第一钛层、铝层以及第二钛层。
进一步地,在所述步骤S20中,所述金属电极为源漏电极或栅电极。
进一步地,在所述步骤S30中,形成所述第一电极层的步骤具体包括:
在所述金属电极上形成层叠的第一氧化铟锡层、银层以及第二氧化铟锡层;
在所述第二氧化铟锡层上形成第二光阻图形;
在所述第二光阻图形的遮蔽下,使用湿法蚀刻工艺将所述第一氧化铟锡层、银层以及第二氧化铟锡层蚀刻形成所述第一电极层。
第二方面,本发明提供了一种阵列基板,有上述阵列基板的制备方法制备而得。
第三方面,本发明提供了一种显示面板,包括上述的阵列基板。
有益效果:本发明实施例提供了一种阵列基板的制备方法,其中,所述制备方法包括如下步骤:提供一基板,在所述基板上形成第一金属层;对所述第一金属层进行第一图案化工艺,形成配置于显示区的金属电极以及配置于绑定区的绑定金属块;在所述金属电极上形成第一电极层;以及对所述绑定金属块进行第二图案化工艺,形成多个绑定端子。该制备方法中,在对所述第一金属层进行图案化时,仅形成显示区域的金属电极图案,而本该图案化形成绑定端子的区域仍保留为绑定金属块,在所述第一电极层形成后,再将所述绑定金属块图案化形成多个绑定端子,即可有效避免所述绑定端子在蚀刻形成第一电极层的过程中,蚀刻剂对已形成的绑定端子的侧壁进行蚀刻而造成的显示不良。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种阵列基板的制备方法的文字流程示意图;
图2a-2h是本发明实施例提供的一种阵列基板的制备方法的结构流程示意图;
图3是本发明实施例提供的一种阵列基板的制备方法中阵列基板的平面结构示意图;
图4a-4d是本发明实施例提供的另一种阵列基板的制备方法的结构流程示意图;
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在本发明的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中,“多个”的含义是两个或两个以上,除非另有明确具体的限定。
在本申请中,“示例性”一词用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何实施例不一定被解释为比其它实施例更优选或更具优势。为了使本领域任何技术人员能够实现和使用本发明,给出了以下描述。在以下描述中,为了解释的目的而列出了细节。应当明白的是,本领域普通技术人员可以认识到,在不使用这些特定细节的情况下也可以实现本发明。在其它实例中,不会对公知的结构和过程进行详细阐述,以避免不必要的细节使本发明的描述变得晦涩。因此,本发明并非旨在限于所示的实施例,而是与符合本申请所公开的原理和特征的最广范围相一致。
本发明实施例提供一种阵列基板的制备方法,以下结合图1示出的文字流程示意图以及图2a-2h示出的结构流程示意图进行详细说明。
具体地,所述制备方法具体包括如下步骤:
S10:提供一基板10,所述基板10根据实际工艺需求可选用刚性基板或柔性基板,再在所述基板10上通过物理气相沉积工艺整面溅射沉积形成第一金属层20,即形成如图2a所示的结构;
S20:对所述第一金属层20进行第一图案化工艺,形成配置于显示区A1的金属电极211以及配置于绑定区的绑定金属块212,即形成如图2b所示的结构,其中,所述绑定金属块212具体为形成于所述绑定区A2预设绑定端子区域的整体的金属块;
S30:在所述金属电极211上形成第一电极层30,即形成如图2c所示的结构,其中,根据所制备的阵列基板应用的显示面板的类型不同,所述第一电极层的功能也不同,
具体地,当所述制备的阵列基板应用于液晶显示面板时,所述第一电极层30作为像素电极,其形成步骤通常包括:在所述金属电极上形成氧化铟锡层,在所述氧化铟锡层上形成预定的光阻图形,在所述预定的光阻图形的遮蔽下,使用湿法蚀刻工艺将所述氧化铟锡层蚀刻形成所述第一电极层;
当所述制备的阵列基板应用于OLED显示面板时,所述第一电极层30作为OLED器件的阳极,其形成步骤通常包括:在所述金属电极上形成层叠的第一氧化铟锡层、银层以及第二氧化铟锡层,在所述第二氧化铟锡层上形成预定的光阻图形,在所述预定的光阻图形的遮蔽下,使用湿法蚀刻工艺将所述第一氧化铟锡层、银层以及第二氧化铟锡层蚀刻形成所述第一电极层;
S40:对所述绑定金属块212进行第二图案化工艺,将整块的绑定金属块212蚀刻形成多个绑定端子213,即形成如图2h所示的结构。
在本实施例中,在对所述第一金属层进行图案化时,仅形成配置于显示区域的金属电极图案,而本该同步图案化形成绑定端子的区域仍保留为整块的绑定金属块,在所述第一电极层形成后,再将所述绑定金属块图案化形成多个绑定端子,即可有效避免所述绑定端子在后续其他蚀刻制程,特别是蚀刻形成第一电极层的过程中,酸性的蚀刻剂会流入绑定端子的间隙中而对已形成的绑定端子的侧壁进行蚀刻而造成的显示不良。
在本实施例提供的阵列基板的制备方法中,所述绑定端子213通常与一金属电极211同层设置,即通过一次成膜工艺形成所述第一金属层20,再将所述第一金属层20图案化分别形成所述绑定端子213与金属电极211,通常情况下,所述金属电极211可以为栅电极或源漏电极。
更进一步地,所述第一金属层20具体包括依次堆叠的第一钛层、铝层以及第二钛层,在此情形下,若是按照现有技术中的惯用手段,在形成第一电极层之前便图案化形成所述绑定端子,那么在蚀刻形成所述第一电极层时,所使用的酸性蚀刻剂便会对已形成的绑定端子的侧壁产生蚀刻,又由于该种酸性蚀刻剂对铝的蚀刻速率大于钛的蚀刻速率,中层铝层的侧刻宽度上下两层钛层的侧刻宽度,进而使得导致表面的钛层在蚀刻完后的水洗制程易被掀起与相邻绑定端子短接,产生垂直亮暗线不良,而采用本发明实施例所提供的制备方法,将绑定端子的图案化工艺后置,即可有效避免前述的不良发生。
可以理解的是,在本发明实施例所提供的阵列基板的制备方法中,除了通过上述给出的步骤形成对应的结构以外,还根据具体的需求,根据本领域惯用的技术手段形成其它必要的结构,例如,有源层、栅极绝缘层、层间绝缘层、平坦化层以及像素定义层等。
在一些实施例中,为了更进一步的简化制备流程,可将所述步骤S40中的对所述绑定金属块进行第二图案化工艺与所述第一电极层之后的其他膜层的图案化工艺采用同一光罩进行。
在一种具体的实施方式中,请参阅图3,所需制备的阵列基板包括显示区A1,连接于所述显示区至少一侧边外的绑定区A2,以及设置于所述显示区A1内部的挖孔区A3,所述挖孔区A3的膜层需去除,以实现放置于此区域的屏下摄像头的感光需求。相对应地,在具体的制备中,通常通过蚀刻工艺去除所述挖孔区A3的膜层,而为了避免挖孔蚀刻的过程中,造成显示区已形成的薄膜晶体管器件的损伤,通常需在显示区表面形成一层蚀刻阻挡层,而对所述绑定金属块进行第二图案化工艺即可与所述蚀刻阻挡层的图案化工艺采用同一光罩进行,具体地步骤如下:
在所述步骤S40中,在对所述绑定金属块进行第二图案化工艺之前,还包括步骤:在所述第一电极层30上形成金属氧化物层40,即形成如图2d所示的结构,并通过第三图案化工艺形成蚀刻阻挡层,其中,所述第三图案化工艺与所述第二图案化工艺通过同一光罩进行,所述金属氧化物层40的材料选自氧化铟锡、氧化铟锌以及氧化铟镓锌中的至少一者;
更进一步地,所述第三图案化工艺具体包括如下步骤:
在所述金属氧化物层上形成第一光阻图形50,所述第一光阻图形50包括形成于所述显示区A1的第一遮蔽部501,以及形成于所述绑定区A2的第二遮蔽部502,即形成图2e所示的结构,所述第一遮蔽部501将所述显示区完全覆盖,所述第二遮蔽部502仅覆盖预设所述绑定端子的区域;
在所述第一光阻图形50的遮蔽下,对所述金属氧化物层40进行第一蚀刻工艺,即湿法蚀刻工艺,以形成所述蚀刻阻挡层41,包括配置于所述显示区A1的第一蚀刻阻挡部411,以及配置于所述绑定区A2预设所述绑定端子对应区域的第二蚀刻阻挡部412,即形成如图2f所示的结构。
另,所述第二图案化工艺具体包括步骤:
在所述第一光阻图形50的第二蔽部502以及所述第二蚀刻阻挡部412的遮蔽下,对所述绑定金属块212进行第二蚀刻工艺,即干法蚀刻工艺,以形成所述绑定端子213,即形成如图2g所示的结构。
在上述第三图案化工艺以及第二图案化工艺后,将所述第一光阻图形50以及蚀刻阻挡层41依次剥离去除,即制备完成,得到如图2h所示结构的阵列基板。
除上述实施例所提供的阵列基板的制备方法以外,本发明还提供了另一种制备方法,同样可有效避免因绑定端子发生侧刻而造成显示不良。
具体地,请参阅图4a-4d提供的结构流程示意图,该阵列基板的制备方法包括如下步骤:
提供一基板10,所述基板10根据实际工艺需求可选用刚性基板或柔性基板,再在所述基板10上通过物理气相沉积工艺整面溅射沉积形成第一金属层20,即形成如图4a所示的结构;
对所述第一金属层20进行图案化工艺,形成配置于显示区A1的金属电极211以及配置于绑定区的多个绑定端子213,即形成如图4b所示的结构;
在所述多个绑定端子213上形成第二蚀刻阻挡层60,所述第二蚀刻阻挡层60将每一所述的绑定端子213完全包覆,即形成如图4c所示的结构,其中所述第二蚀刻阻挡层60的材料选自氧化铟锡、氧化铟锌以及氧化铟镓锌中的至少一者;
在所述金属电极211上形成第一电极层30,即完成制备,形成如图4d所示的结构。
不同于前述实施例将所述绑定端子的图案化工艺后置以达到避免所述绑定端子被侧刻的效果,在本实施例所提供的阵列基板的制备方法中,将所述绑定端子与所述金属电极同步图案化形成,并随即在所述绑定端子上形成所述第二蚀刻阻挡层,以避免后续蚀刻制程中的酸性蚀刻剂与所述绑定端子接触,同样可起到避免所述绑定端子被侧刻的作用,以提升制备良率。
在本发明提供的另一实施例中,提供了一种阵列基板,由上述实施例所提供的阵列基板的制备方法制备而得,所述阵列基板的具体结构请参照上述制备方法实施例,此处不再具体赘述。
在本发明提供的另一实施例中,还提供了一种显示面板,包括上述实施例所提供的阵列基板,所述显示面板为液晶显示面板、OLED显示面板、Micro LED显示面板或其他以阵列基板作为驱动背板的显示面板。
在上述实施例中,对各个实施例的描述都各有侧重,某个实施例中没有详述的部分,可以参见上文针对其他实施例的详细描述,此处不再赘述。
以上对本发明实施例所提供的一种阵列基板及其制备方法与显示面板进行了详细介绍,本文中应用了具体个例对本发明的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的方法及其核心思想;同时,对于本领域的技术人员,依据本发明的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种阵列基板的制备方法,其特征在于,所述制备方法包括如下步骤:
S10:提供一基板,在所述基板上形成第一金属层;
S20:对所述第一金属层进行第一图案化工艺,形成配置于显示区的金属电极以及配置于绑定区的绑定金属块;
S30:在所述金属电极上形成第一电极层,在所述第一电极层及所述绑定金属块上形成金属氧化物层,并通过第三图案化工艺处理所述金属氧化物层形成蚀刻阻挡层,所述蚀刻阻挡层包括配置于所述显示区的第一蚀刻阻挡部,以及配置于所述绑定区预设绑定端子对应区域的第二蚀刻阻挡部;
S40:在所述第二蚀刻阻挡部的遮蔽下,对所述绑定金属块进行第二图案化工艺,形成多个绑定端子,所述第三图案化工艺与所述第二图案化工艺通过同一光罩进行。
2.如权利要求1所述的阵列基板的制备方法,其特征在于,所述第三图案化工艺具体包括步骤:
在所述金属氧化物层上形成第一光阻图形,在所述第一光阻图形的遮蔽下,对所述金属氧化物层进行第一蚀刻工艺,以形成所述蚀刻阻挡层。
3.如权利要求2所述的阵列基板的制备方法,其特征在于,所述第二图案化工艺具体包括步骤:
在所述第一光阻图形以及所述第二蚀刻阻挡部的遮蔽下,对所述绑定金属块进行第二蚀刻工艺,以形成所述绑定端子。
4.如权利要求1所述的阵列基板的制备方法,其特征在于,所述金属氧化物层的材料选自氧化铟锡、氧化铟锌以及氧化铟镓锌中的至少一者。
5.如权利要求1所述的阵列基板的制备方法,其特征在于,在所述步骤S10中,所述第一金属层包括依次堆叠的第一钛层、铝层以及第二钛层。
6.如权利要求1所述的阵列基板的制备方法,其特征在于,在所述步骤S20中,所述金属电极为源漏电极或栅电极。
7.如权利要求1所述的阵列基板的制备方法,其特征在于,在所述步骤S30中,形成所述第一电极层的步骤具体包括:
在所述金属电极上形成层叠的第一氧化铟锡层、银层以及第二氧化铟锡层;
在所述第二氧化铟锡层上形成第二光阻图形;
在所述第二光阻图形的遮蔽下,使用湿法蚀刻工艺将所述第一氧化铟锡层、银层以及第二氧化铟锡层蚀刻形成所述第一电极层。
8.一种阵列基板,其特征在于,所述阵列基板由如权利要求1-7任意一项所述的阵列基板的制备方法制备而得。
9.一种显示面板,其特征在于,包括权利要求8所述的阵列基板。
CN202110354373.9A 2021-04-01 2021-04-01 阵列基板及其制备方法、显示面板 Active CN113192847B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110354373.9A CN113192847B (zh) 2021-04-01 2021-04-01 阵列基板及其制备方法、显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110354373.9A CN113192847B (zh) 2021-04-01 2021-04-01 阵列基板及其制备方法、显示面板

Publications (2)

Publication Number Publication Date
CN113192847A CN113192847A (zh) 2021-07-30
CN113192847B true CN113192847B (zh) 2023-06-27

Family

ID=76974539

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110354373.9A Active CN113192847B (zh) 2021-04-01 2021-04-01 阵列基板及其制备方法、显示面板

Country Status (1)

Country Link
CN (1) CN113192847B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107808895A (zh) * 2017-10-24 2018-03-16 深圳市华星光电半导体显示技术有限公司 透明oled显示器及其制作方法
CN108511498A (zh) * 2018-04-10 2018-09-07 京东方科技集团股份有限公司 显示基板及制作方法、显示装置
CN110462830A (zh) * 2019-06-27 2019-11-15 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板和显示装置
CN111223906A (zh) * 2020-01-14 2020-06-02 重庆京东方显示技术有限公司 显示面板及其制备方法、显示装置
CN112309968A (zh) * 2020-10-22 2021-02-02 深圳市华星光电半导体显示技术有限公司 显示面板制作方法及显示面板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107808895A (zh) * 2017-10-24 2018-03-16 深圳市华星光电半导体显示技术有限公司 透明oled显示器及其制作方法
CN108511498A (zh) * 2018-04-10 2018-09-07 京东方科技集团股份有限公司 显示基板及制作方法、显示装置
CN110462830A (zh) * 2019-06-27 2019-11-15 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板和显示装置
CN111223906A (zh) * 2020-01-14 2020-06-02 重庆京东方显示技术有限公司 显示面板及其制备方法、显示装置
CN112309968A (zh) * 2020-10-22 2021-02-02 深圳市华星光电半导体显示技术有限公司 显示面板制作方法及显示面板

Also Published As

Publication number Publication date
CN113192847A (zh) 2021-07-30

Similar Documents

Publication Publication Date Title
US11133369B2 (en) Flexible display panel and manufacturing method thereof
US8633066B2 (en) Thin film transistor with reduced edge slope angle, array substrate and having the thin film transistor and manufacturing method thereof
US20110273639A1 (en) Array substrate, manufacturing method thereof and liquid crystal display
JPH1090722A (ja) 薄膜トランジスタ液晶表示装置及びその製造方法
KR101544657B1 (ko) 유기 박막 트랜지스터 어레이 기판 및 그 제조 방법, 및 디스플레이 장치
US20240049539A1 (en) Display substrate, method for fabricating the same, and display panel
CN112002636A (zh) 阵列基板、其制备方法以及显示面板
CN109659312B (zh) 一种阵列基板及其制备方法
US20230329069A1 (en) Display panel and method for forming the same
US10217851B2 (en) Array substrate and method of manufacturing the same, and display device
EP4131217A1 (en) Display substrate and manufacturing method therefor, display motherboard and display device
JP6168742B2 (ja) 有機el装置
CN113687548B (zh) 阵列基板及其制作方法、以及显示面板
US11631705B2 (en) Method of manufacturing display substrate, display substrate and display panel
CN113192847B (zh) 阵列基板及其制备方法、显示面板
CN113745444A (zh) 一种阳极层表面平坦化处理方法、oled器件及显示装置
CN113097406A (zh) Oled显示面板及其制备方法
WO2015085733A1 (zh) 阵列基板及其制造方法、显示装置
CN109801929B (zh) 一种阵列基板及其制造方法
US10497724B2 (en) Manufacturing method of a thin film transistor and manufacturing method of an array substrate
CN110061013A (zh) 阵列基板及其制备方法
WO2015192526A1 (zh) 阵列基板及其制造方法和显示装置
CN108666265A (zh) 一种薄膜晶体管基板及其制备方法
CN100371817C (zh) 半穿透半反射式像素结构及其制造方法
US20230165067A1 (en) Organic light emitting diode (oled) display panel and method of fabricating same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant