CN113162373B - 一种带有死区时间控制的全GaN集成栅驱动电路 - Google Patents

一种带有死区时间控制的全GaN集成栅驱动电路 Download PDF

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Abstract

本发明公开了一种带有死区时间控制的全GaN集成栅驱动电路，通过增强型GaN晶体管实现全GaN集成的基本数字逻辑门电路，即低功耗非门子电路和与非门子电路，进一步利用这些基本数字逻辑门电路并引入反馈结构实现了带有死区时间控制的全GaN集成栅驱动电路。电路有效避免半桥结构中高侧功率器件与低侧功率器件同时打开而发生穿通现象，同时，在非门和与非门的设计上通过采用主、次侧结合的方式，有效降低了电路的静态漏电，为今后功率转化电路中驱动级和功率级的全GaN集成打下基础。

Description

一种带有死区时间控制的全GaN集成栅驱动电路
技术领域
本发明属于GaN功率电子技术领域，具体涉及一种带有死区时间控制的全GaN集成栅驱动电路。
背景技术
近年来，基于氮化镓(Gallium Nitride，GaN)材料的器件发展迅速，作为近20年兴起的新一代半导体材料，具备很多性能的优势。GaN材料的物理特性相比于Si材料具有禁带宽度宽、熔点高(耐高温、抗辐射)、击穿场强高耐高压、电子饱和漂移速度快(高频率工作)、热导率高等优点，使得GaN器件更适于工作在高温、高压和高频的应用场合。GaN作为第三代半导体材料被广泛地应用在电力电子技术领域，在功率转换***中GaN HEMT功率开关器件相比于传统Si器件具有频率高、功率密度大、损耗小等优势。经过多年发展，GaN功率器件应用愈发广泛，大到汽车Lidar***，小到消费类电子产品充电器。
随着微电子技术的发展，应用于高速高压下的功率驱动集成电路日趋成熟。GaN半桥功率驱动集成电路以其电路***器件相对较少，驱动能力强，结构简单，可靠性高等优点，已经广泛应用于各类驱动芯片中。在实际应用中，由于GaN独特的器件特性，不能简单的用Si基MOS功率器件的驱动作为GaN功率器件的驱动，需要单独设计GaN功率器件驱动电路。目前GaN驱动电路大部分采用Si基驱动芯片和GaN功率器件合封方案，GaN器件的优势随着传统生产工艺过程中的封装、连接被寄生效应所掩盖。而将GaN驱动电路和功率器件集成在同一个芯片的GaN单片集成方案可以让GaN功率器件的优良特性得到充分发挥，所以，越来越多的人开始关注全GaN基驱动和增强型GaN功率器件的集成。
GaN功率器件的全GaN单片集成驱动电路的设计必须要考虑整体电路的安全性，其中死区控制是提高驱动电路安全性尤为重要的一个环节。GaN功率器件的“体二极管”正向电压高于Si-MOSFET对应值，并且体二极管是在死区时间内的重要损耗元件，所以在GaN驱动电路中，死区控制的要求更高。
发明内容
针对GaN功率***对于全GaN集成电路的需要，本发明提出了一种带有死区时间控制的全GaN集成栅驱动电路。在非门、或非门电路的设计中，使用全增强型GaN晶体管的方式从而降低电路实施工艺难度。采用典型反馈回路产生死区时间，提高整体电路的安全性。在GaN功率***中引入本发明提出的驱动电路进行GaN功率管的栅极控制，可以使GaN功率器件高频、高功率密度的优势得以充分发挥。
本发明的技术方案为：一种带有死区时间控制的全GaN集成栅驱动电路，包括3个与非门子电路N1、N4和N5，4个非门子电路N2、N3、N6和N7。与非门子电路N1的第一输入端为带有死区时间控制的全GaN集成栅驱动电路的第一输入端，与非门子电路N1的第二输入端为带有死区时间控制的全GaN集成栅驱动电路的第二输入端；与非门N1的输出端与非门N2的输入端连接；非门N2的输出端分别同与非门N4的第一输入端、非门N3的输入端连接；非门N3的输出端与与非门N5的第二输入端连接；与非门N4的第二输入端与与非门N5的输出端连接；与非门N4的输出端分别与非门N6的输入端、与非门N5的第一输入端连接；与非门N5的输出端分别与非门N7的输入端、与非门N4的第二输入端连接；非门N6的输出端为调节电路的第一输出端；非门N7的输出端为调节电路的第二输出端。
作为优选方式，非门子电路N2、N3、N6和N7结构相同，均包含9个晶体管E1、E2、E3、E4、E5、E6、E7、E8和E9，两个电容C1和C2，一个电阻R1；晶体管E2、晶体管E4、晶体管E7和晶体管E9的栅极均同非门的输入端连接，晶体管E1的栅极和漏极、晶体管E3的漏极、晶体管E5的栅极和漏极、晶体管E8的漏极均与5V高电平VDD连接；晶体管E1的源极分别与电容C1的上级板和电阻R1的一端连接；晶体管E2的漏极与电阻R1的另一端连接，晶体管E2的源极接地；晶体管E3的栅极分别与电阻R1的另一端、晶体管E6的栅极连接，晶体管E3的源极分别与电容C1的下级板、晶体管E4的漏极连接；晶体管E4的源极接地；晶体管E5的源极分别与电容C2的上级板、晶体管E6的漏极连接；晶体管E6的源极分别与晶体管E7的漏极、晶体管E8的栅极连接；晶体管E7的源极接地；晶体管E8的源极、电容C2的下级板、晶体管E9的漏极均与非门的输出端连接；晶体管E9的源极接地。
作为优选方式，9个晶体管E1、E2、E3、E4、E5、E6、E7、E8和E9均为增强型GaN晶体管。
作为优选方式，与非门子电路N1、N4和N5结构相同，均包含13个晶体管E10、E11、E12、E13、E14、E15、E16、E17、E18、E19、E20、E21和E22，两个电容C3和C4，一个电阻R2；晶体管E11、晶体管E14、晶体管E18和晶体管E21的栅极与与非门的第一输入端A连接；晶体管E12、晶体管E15、晶体管E19和晶体管E22的栅极与与非门的第二输入端B连接；晶体管E10的栅极和漏极、晶体管E13的漏极、晶体管E16的栅极和漏极、晶体管E20的漏极均与5V高电平VDD连接；晶体管E12、晶体管E15、晶体管E19和晶体管E22的源极均接地；晶体管E10的源极分别与电容C3的上级板、电阻R2的一端连接；晶体管E11的漏极分别与电阻R2的另一端、晶体管E13的栅极、晶体管E17的栅极连接，晶体管E11的源极与晶体管E12的漏极连接；晶体管E13的源极分别与电容C3的下级板、晶体管E14的漏极连接；晶体管E14的源极与晶体管E15的漏极连接；晶体管E16的源极分别与电容C4的上级板、晶体管E17的漏极连接；晶体管E17的源极分别与晶体管E18的漏极、晶体管E20的栅极连接；晶体管E18的源极与晶体管E19的漏极连接；晶体管E20的源极、电容C4的下级板和晶体管E21的漏极均与与非门的输出端连接；晶体管E21的源极与晶体管E22的漏极连接。
作为优选方式，13个晶体管E10、E11、E12、E13、E14、E15、E16、E17、E18、E19、E20、E21和E22均为增强型GaN晶体管。
作为优选方式，带有死区时间控制的全GaN集成栅驱动电路的第一输入端与驱动电路的PWM输出信号VG连接，带有死区时间控制的全GaN集成栅驱动电路的第二输入端与使能信号EN连接，带有死区时间控制的全GaN集成栅驱动电路的第一输出端和第二输出端与半桥电路连接。
作为优选方式，半桥电路包括晶体管M1和M2，所述晶体管M1的源极与晶体管M2的漏极连接，其栅极与带有死区时间控制的全GaN集成栅驱动电路的第一输出端连接，其漏极与电源正极连接；晶体管M2的源极接地，其栅极与带有死区时间控制的全GaN集成栅驱动电路的第二输出端连接。
作为优选方式，晶体管M1和M2均为增强型GaN功率晶体管。
本发明的有益效果是：通过增强型GaN晶体管实现全GaN集成的基本数字逻辑门电路，即非门子电路和与非门子电路，进一步利用这些基本数字逻辑门电路实现带有死区时间控制的全GaN集成栅驱动电路。电路通过引入反馈结构对死区时间进行调节，有效避免半桥结构中高侧功率器件与低侧功率器件同时打开而发生穿通现象。同时，在非门和与非门的设计上通过采用主、次侧结合的方式，有效降低了电路的静态漏电，为今后功率转化电路中驱动级和功率级的全GaN集成打下基础。
附图说明
图1所示为本发明提出的一种带有死区时间控制的全GaN集成栅驱动电路应用于GaN功率***进行GaN功率器件栅极控制的拓扑结构图；
图2所示为本发明提出的一种带有死区时间控制的全GaN集成栅驱动电路死区时间产生模块波形示例图；
图3所示为本发明提出的一种带有死区时间控制的全GaN集成栅驱动电路中非门子电路结构示意图；
图4所示为本发明提出的一种带有死区时间控制的全GaN集成栅驱动电路中与非门子电路结构示意图；
具体实施方式
下面结合附图来详细描述本发明的示例性实施方式。
本发明提出的一种带有死区时间控制的全GaN集成栅驱动电路，如图1所示，包括3个与非门子电路N1、N4和N5，4个非门子电路N2、N3、N6和N7。
具体电路结构已在发明内容部分作了详细阐述，此处不再赘述。
下面结合附图对本发明实施例提供的半桥电路直通保护电路的工作原理及过程作详细介绍：
如图3所示，非门子电路包含9个晶体管E1、E2、E3、E4、E5、E6、E7、E8和E9，两个电容C1和C2，一个电阻R1。其中E1、E2、E3、E4、C1和R1组成非门子电路次级侧，E5、E6、E7、E8、E9和C2组成非门子电路主级侧。主级侧中晶体管E7起下拉晶体管E8栅极电位的作用，使E8及时关断，避免E8始终导通从而减小功耗；晶体管E6起到开关管作用，使电容C2可以实现电位自举；次级侧电路和主级侧电路结构相仿，作用为控制晶体管E6开关。整体电路功能实现如下所述：当输入端电压为低电平时，晶体管E2、E4、E7和E9关断，晶体管E6栅极为高电位导通，电容C2电位自举使晶体管E8栅极电位为2VCC-VTH5-VTH6处于完全导通状态，给输出端提供电流，此时输出电压为高电平VCC；当输入端电压为高电平时，晶体管E2、E4、E7和E9导通，晶体管E6和E8栅极电压为低电平处于关断状态，此时电容C2充电至VCC-VTH5，非门输出电压为低电平，从而实现非门逻辑。此非门逻辑电路的主要优点在于仅使用N型增强型晶体管且通过引入次级侧电路，在几乎不损失电路开关速度的情况下显著减小逻辑电路功耗。
如图4所示，与非门子电路包含13个晶体管E10、E11、E12、E13、E14、E15、E16、E17、E18、E19、E20、E21和E22，两个电容C3和C4，一个电阻R2。当第一输入端电压和第二输入端电压有一个为低电平或均为低电平时，晶体管E17栅极为高电平处于导通状态，电容C4电位自举使晶体管E20处于完全导通状态，从而使与非门输出电压达到高电平VCC；当第一输入端电压和第二输入端电压都为高电平时，晶体管E17和E20栅极为低电平处于关断状态，晶体管E21和E22都处于导通状态，将电容C4充电至VCC-VTH16，此时与非门输出电压为低电平，从而实现与非门逻辑。本发明的与非门以和非门电路基本相同的方式工作并加上一些修改，具有非门较低功耗的优点。
如图1所示，一种带有死区时间控制的全GaN集成栅驱动电路，它包括3个与非门子电路N1、N4和N5，4个非门子电路N2、N3、N6和N7。使能信号EN通过与非门N1控制驱动信号VG是否有效，并且经过与非门N1后驱动信号VG反向。当使能信号EN有效且驱动信号VG为低电平时，A点为低电平，B点为高电平，C点为低电平；当驱动信号VG翻转为高电平时，A点电位为高电平，C点电位变为高电平，随后经过与非门延迟后B点电位变为低电平；B点和C点电位均经过非门之后分别驱动晶体管M1和M2；驱动信号VG在经过带有死区时间控制的全GaN集成栅驱动电路后产生具有死区时间的高低两侧GaN功率器件驱动信号，为后续功率器件M1和M2提供稳定的半桥驱动电压。如图2所示，当使能信号EN为高电平，驱动信号VG有信号输入时，带有死区时间控制的全GaN集成栅驱动电路的输出高侧驱动信号VG-M1和输出低侧驱动信号VG-M2两节点的波形是稳定且存在死区时间的，此时后续功率器件M1和M2可稳定持续地进行功率开关工作。

Claims (1)

1.一种带有死区时间控制的全GaN集成栅驱动电路，其特征在于，包括第一与非门N1、第二与非门N4、第三与非门N5、第一非门N2、第二非门N3、第三非门N6、第四非门N7；其中，
第一与非门N1的第一输入端为驱动电路的第一输入端，第一与非门N1的第二输入端为驱动电路的第二输入端；第一与非门N1的输出端与第一非门N2的输入端连接；
第一非门N2的输出端分别与第二与非门N4的第一输入端、第二非门N3的输入端连接；
第二非门N3的输出端与第三与非门N5的第二输入端连接；
第二与非门N4的第二输入端与第三与非门N5的输出端连接；第二与非门N4的输出端分别与第三非门N6的输入端、第三与非门N5的第一输入端连接；第三与非门N5的输出端分别与第四非门N7的输入端、第二与非门N4的第二输入端连接；
第三非门N6的输出端为驱动电路的第一输出端；第四非门N7的输出端为驱动电路的第二输出端；
所述第一非门N2、第二非门N3、第三非门N6和第四非门N7结构相同，均包含第一晶体管E1、第二晶体管E2、第三晶体管E3、第四晶体管E4、第五晶体管E5、第六晶体管E6、第七晶体管E7、第八晶体管E8和第九晶体管E9、第一电阻R1、第一电容C1和第二电容C2；其中，
第二晶体管E2、第四晶体管E4、第七晶体管E7和第九晶体管E9的栅极均同非门的输入端连接，第一晶体管E1的栅极和漏极、第三晶体管E3的漏极、第五晶体管E5的栅极和漏极、第八晶体管E8的漏极均与5V高电平VDD连接；
第一晶体管E1的源极分别与第一电容C1的上级板和第一电阻R1的一端连接；第二晶体管E2的漏极与第一电阻R1的另一端连接，第二晶体管E2的源极接地；第三晶体管E3的栅极分别与第一电阻R1的另一端、第六晶体管E6的栅极连接，第三晶体管E3的源极分别与第一电容C1的下级板、第四晶体管E4的漏极连接；第四晶体管E4的源极接地；
第五晶体管E5的源极分别与第二电容C2的上级板、第六晶体管E6的漏极连接；第六晶体管E6的源极分别与第七晶体管E7的漏极、第八晶体管E8的栅极连接；第七晶体管E7的源极接地；第八晶体管E8的源极、第二电容C2的下级板、第九晶体管E9的漏极均与非门的输出端连接；第九晶体管E9的源极接地；
所述第一与非门N1、第二与非门N4和第三与非门N5结构相同，均包含第十晶体管E10、第十一晶体管E11、第十二晶体管E12、第十三晶体管E13、第十四晶体管E14、第十五晶体管E15、第十六晶体管E16、第十七晶体管E17、第十八晶体管E18、第十九晶体管E19、第二十晶体管E20、第二十一晶体管E21、第二十二晶体管E22、第三电容C3、第四电容C4、第二电阻R2；其中，
第十一晶体管E11、第十四晶体管E14、第十八晶体管E18和第二十一晶体管E21的栅极与与非门的第一输入端A连接；第十二晶体管E12、第十五晶体管E15、第十九晶体管E19和第二十二晶体管E22的栅极与与非门的第二输入端B连接；第十晶体管E10的栅极和漏极、第十三晶体管E13的漏极、第十六晶体管E16的栅极和漏极、第二十晶体管E20的漏极均与5V高电平VDD连接；第十二晶体管E12、第十五晶体管E15、第十九晶体管E19和第二十二晶体管E22的源极均接地；
第十晶体管E10的源极分别与第三电容C3的上级板、第二电阻R2的一端连接；第十一晶体管E11的漏极分别与第二电阻R2的另一端、第十三晶体管E13的栅极、第十七晶体管E17的栅极连接，第十一晶体管E11的源极与第十二晶体管E12的漏极连接；第十三晶体管E13的源极分别与第三电容C3的下级板、第十四晶体管E14的漏极连接；第十四晶体管E14的源极与第十五晶体管E15的漏极连接；
第十六晶体管E16的源极分别与第四电容C4的上级板、第十七晶体管E17的漏极连接；第十七晶体管E17的源极分别与第十八晶体管E18的漏极、第二十晶体管E20的栅极连接；第十八晶体管E18的源极与第十九晶体管E19的漏极连接；第二十晶体管E20的源极、第四电容C4的下级板和第二十一晶体管E21的漏极均与与非门的输出端连接；第二十一晶体管E21的源极与第二十二晶体管E22的漏极连接；
驱动电路的第一输入端与驱动电路的PWM输出信号VG连接，驱动电路的第二输入端与使能信号EN连接，驱动电路的第一输出端和第二输出端与半桥电路连接；
所述半桥电路包括第二十三晶体管M1和第二十四晶体管M2，第二十三晶体管M1的源极与第二十四晶体管M2的漏极连接，第二十三晶体管M1的栅极与驱动电路的第一输出端连接，第二十三晶体管M1的漏极与电源正极连接；第二十四晶体管M2的源极接地，第二十四晶体管M2 的栅极与驱动电路的第二输出端连接；
所述第一晶体管E1、第二晶体管E2、第三晶体管E3、第四晶体管E4、第五晶体管E5、第六晶体管E6、第七晶体管E7、第八晶体管E8、第九晶体管E9、第十晶体管E10、第十一晶体管E11、第十二晶体管E12、第十三晶体管E13、第十四晶体管E14、第十五晶体管E15、第十六晶体管E16、第十七晶体管E17、第十八晶体管E18、第十九晶体管E19、第二十晶体管E20、第二十一晶体管E21、第二十二晶体管E22、第二十三晶体管M1和第二十四晶体管M2均为增强型GaN晶体管。
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