TWI681630B - 半橋式GaN電路及電子組件 - Google Patents

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馬可 簡達里亞
丹尼爾 馬文 金瑟
湯瑪士 里巴里希
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Abstract

本發明揭示一種半橋式GaN電路。該電路包括：一低側電源開關，其經組態以根據一或多個輸入信號而選擇性地導電；一高側電源開關，其經組態以根據該一或多個輸入信號而選擇性地導電；及一高側電源開關控制器，其經組態以基於該一或多個輸入信號而控制該高側電源開關之導電性。該高側電源開關控制器包括一電容器及一邏輯電路，其中該電容器經組態以將基於該等輸入信號之一信號電容性耦合至該邏輯電路，且該邏輯電路經組態以基於該電容式耦合信號而控制該高側電源開關之該導電性。

Description

半橋式GaN電路及電子組件
本發明大體係關於功率轉換電路，且詳言之，係關於利用一或多個基於GaN之半導體裝置之功率轉換電路。
例如電腦、伺服器及電視等等電子裝置使用一或多個電能轉換電路以將一種形式之電能轉換成另一種形式之電能。一些電能轉換電路使用稱為半橋轉換器之電路拓樸來將高DC電壓轉換成更低DC電壓。因為許多電子裝置對電力轉換電路之大小及效率敏感，所以可能需要新型半橋轉換器電路及組件來滿足新型電子裝置之需要。
一個一般態樣包括一種半橋式GaN電路，其包括：經組態以根據一或多個輸入信號而選擇性地導電之一低側電源開關。該半橋式GaN電路亦包括經組態以根據該一或多個輸入信號而選擇性地導電之一高側電源開關及經組態以基於該一或多個輸入信號而控制該高側電源開關之導電性之一高側電源開關控制器。該高側電源開關控制器包括一電容器及一邏輯電路。該電容器經組態以將基於該等輸入信號之一信號電容性耦合至該邏輯電路，且該邏輯電路經組態以基於該電容式耦合信號而控制該高側電源開關之導電性。
實施可包括以下特徵中之一或多者。在該電路中，該等輸入信號參考一第一電壓且電容式耦合信號參考一第二電壓。在該電路中，該第一電壓為一接地電壓且該第二電壓根據該等輸入信號而改變。該電路進一步包括一反相或非反相邏輯閘，其具有基於一電源節點之電壓的一輸入臨限值，其中該電源節點之電壓具有根據該等輸入信號而改變之一電壓。在該電路中，該邏輯閘之該輸入臨限值根據該電源節點之電壓之改變而改變。在該電路中，該邏輯閘之一電源端連接至該電源節點。該電路進一步包括經組態以在一VMID節點處產生一供電電壓之一電壓產生器，其中該供電電壓係基於該電源節點之電壓，其中該邏輯閘之一接地端連接至該VMID節點，且其中該邏輯閘之輸入臨限值電壓介於該電源節點之電壓與該VMID節點處之該供電電壓之間。在該電路中，該電壓產生器包括一齊納二極體，且其中該VMID節點處之該供電電壓實質上比該電源節點之電壓小了該齊納二極體之一擊穿電壓。在該電路中，該高側電源開關控制器進一步包括一鎖存器，其中該邏輯電路經組態以基於該鎖存器之電容式耦合信號而產生一或多個鎖存器輸入信號，其中該鎖存器經組態以接收該等鎖存器輸入信號並基該等鎖存器輸入信號於而產生一或多個鎖存器輸出信號，且其中該等鎖存器輸出信號控制該高側電源開關之導電性。在該電路中，該高側電源開關控制器進一步包括一電源開關驅動器，其中該驅動器經組態以接收該等鎖存器輸出信號並基於該等鎖存器輸出信號而控制該高側電源開關之導電性。
一個一般態樣包括一種電子組件，其包括：一封裝基底；以及固定至該封裝基底並包括一電子電路之至少一個基於GaN之晶粒。該電子電路包括經組態以根據一或多個輸入信號而選擇性地導電之一低側電 源開關。該電子電路亦包括經組態以根據該一或多個輸入信號而選擇性地導電之一高側電源開關及經組態以基於該一或多個輸入信號而控制該高側電源開關之導電性之一高側電源開關控制器。該高側電源開關控制器包括一電容器及一邏輯電路。該電容器經組態以將基於該等輸入信號之信號電容性耦合至該邏輯電路，且該邏輯電路經組態以基於該電容式耦合信號而控制該高側電源開關之導電性。
實施可包括以下特徵中之一或多個。在該電子組件中，該等輸入信號參考一第一電壓且電容式耦合信號參考一第二電壓。在該電子組件中，該第一電壓為一接地電壓且該第二電壓根據該等輸入信號而改變。該電子組件進一步包括一反相或非反相邏輯閘，其具有基於電源節點之電壓的一輸入臨限值，其中該電源節點之電壓具有根據該等輸入信號而改變之一電壓。在該電子組件中，該邏輯閘之該輸入臨限值根據該電源節點之電壓的改變而改變。在該電子組件中，該邏輯閘之電源端連接至該電源節點。該電子組件進一步包括經組態以在一VMID節點處產生一供電電壓之一電壓產生器，其中該供電電壓係基於該電源節點之電壓，其中該邏輯閘之一接地端連接至該VMID節點，且其中該邏輯閘之輸入臨限值電壓介於該電源節點之電壓與該VMID節點處的該供電電壓之間。在該電子組件中，該電壓產生器包括齊納一二極體，且其中該VMID節點處之該供電電壓實質上比該電源節點之電壓小了該齊納二極體之一擊穿電壓。在該電子組件中，該高側電源開關控制器進一步包括一鎖存器，其中該邏輯電路經組態以基於該鎖存器之電容式耦合信號而產生一或多個鎖存器輸入信號，其中該鎖存器經組態以接收該等鎖存器輸入信號並基該等鎖存器輸入信號於而產生一或多個鎖存器輸出信號，且其中該等鎖存器輸出信號控制 該高側電源開關之導電性。在該電子組件中，該高側電源開關控制器進一步包括一電源開關驅動器，其中該驅動器經組態以接收該等鎖存器輸出信號並基於該等鎖存器輸出信號而控制該高側電源開關之導電性。
100‧‧‧積體半橋式電力轉換電路
103‧‧‧低側GaN裝置
104‧‧‧低側電路
105‧‧‧高側GaN裝置
106‧‧‧高側電路
107‧‧‧負載
110‧‧‧引導電容器
115‧‧‧低側功率電晶體
117‧‧‧低側控制閘極
120‧‧‧積體低側電晶體驅動器
123‧‧‧輸出
125‧‧‧高側功率電晶體
127‧‧‧高側控制閘極
130‧‧‧高側電晶體驅動器
133‧‧‧輸出
135‧‧‧電壓源
137‧‧‧汲極
140‧‧‧源極
143‧‧‧汲極
145‧‧‧開關節點
147‧‧‧源極
150‧‧‧低側控制電路
153‧‧‧高側邏輯及控制電路
155‧‧‧啟動電路
157‧‧‧引導電容器充電電路
160‧‧‧屏蔽電容器
161‧‧‧箝位電路
203‧‧‧第一位準移位電晶體
205‧‧‧第二位準移位電晶體
207‧‧‧第一位準移位電阻器
210‧‧‧源極
213‧‧‧閘極
215‧‧‧汲極
217‧‧‧位準移位驅動器電路
223‧‧‧消隱脈衝產生器
225‧‧‧引導電晶體驅動電路
227‧‧‧欠壓鎖定(in)電路
303‧‧‧上拉電阻器
305‧‧‧第一位準移位節點
505‧‧‧第一級反相器
515‧‧‧電容器
520‧‧‧電阻器
525‧‧‧第二反相器
530‧‧‧第三反相器
535‧‧‧緩衝器
600‧‧‧波形
605‧‧‧跡線
610‧‧‧跡線
615‧‧‧跡線
620‧‧‧跡線
705‧‧‧串聯延遲電阻器
730‧‧‧反相器
735‧‧‧第一緩衝器
805‧‧‧第一反相器
810‧‧‧緩衝器
815‧‧‧第二反相器
820‧‧‧第二緩衝器
825‧‧‧第三緩衝器
840‧‧‧電阻分壓器
850‧‧‧電晶體下拉
905‧‧‧耗盡型電晶體
906‧‧‧閘極
907‧‧‧源極
909‧‧‧汲極
910‧‧‧二極體連接式增強型低電壓電晶體
911‧‧‧第一節點
912‧‧‧第二節點
913‧‧‧中間節點
915‧‧‧電流鏡
920‧‧‧第一電流鏡電晶體
925‧‧‧第二電流鏡電晶體
930‧‧‧啟動電晶體
935‧‧‧下拉電晶體
940‧‧‧下拉電阻器
945‧‧‧二極體箝位
955‧‧‧參考電壓電晶體
1050‧‧‧增強型電晶體
1105‧‧‧差分比較器
1110‧‧‧向下位準移位器
1115‧‧‧反相器
1120‧‧‧電壓(VA)
1125‧‧‧電壓(VB)
1205‧‧‧高電壓二極體連接式增強型電晶體
1210‧‧‧高電壓引導電晶體
1300‧‧‧引導二極體及電晶體電路
1305‧‧‧耗盡型裝置
1410‧‧‧第一位準移位接收器
1415‧‧‧高側UVLO電路
1420‧‧‧第二位準移位接收電路
1425‧‧‧上拉觸發電路
1430‧‧‧上拉電阻器
1435‧‧‧上拉電晶體
1440‧‧‧消隱電晶體
1505‧‧‧增強型電晶體
1510‧‧‧增強型電晶體
1515‧‧‧增強型電晶體
1520‧‧‧二極體連接式電晶體
1605‧‧‧向下位準移位電路
1610‧‧‧反相器電路
1615‧‧‧源極跟隨器電晶體
1620‧‧‧箝位
1705‧‧‧第一反相器
1710‧‧‧第二反相器
1715‧‧‧RC脈衝產生器
1720‧‧‧閘極至源極箝位
1805‧‧‧向下位準移位器
1810‧‧‧電阻器上拉反相器
1815‧‧‧一閘極至源極箝位
1905‧‧‧第一反相器級
1910‧‧‧高側驅動級
2000‧‧‧參考電壓產生電路
2005‧‧‧耗盡型電晶體
2010‧‧‧源極隨耦器電容器
2011‧‧‧第一節點
2012‧‧‧第二節點
2015‧‧‧參考電壓電容器
2020‧‧‧二極體連接式增強型低電壓電晶體
2025‧‧‧高電壓二極體連接式電晶體
2055‧‧‧參考電壓電晶體
2100‧‧‧半橋電路
2103‧‧‧低側GaN裝置
2105‧‧‧高側GaN裝置
2107‧‧‧負載
2110‧‧‧引導電容器
2115‧‧‧低側電晶體
2117‧‧‧低側控制閘極
2120‧‧‧積體低側電晶體驅動器
2123‧‧‧輸出
2125‧‧‧高側電晶體
2127‧‧‧高側控制閘極
2130‧‧‧積體高側電晶體驅動器
2133‧‧‧輸出
2135‧‧‧電壓源(V+)
2137‧‧‧汲極
2140‧‧‧源極
2143‧‧‧汲極
2145‧‧‧開關節點(Vsw)
2147‧‧‧源極
2150‧‧‧低側控制電路
2153‧‧‧高側邏輯及控制電路
2155‧‧‧啟動電路
2157‧‧‧引導電容器充電電路
2160‧‧‧屏蔽電容器
2203‧‧‧第一位準移位電晶體
2207‧‧‧第一電阻器
2208‧‧‧第二電阻器
2215‧‧‧第二位準移位電晶體
2220‧‧‧低側驅動電路
2223‧‧‧消隱脈衝產生器
2225‧‧‧引導電晶體驅動電路
2227‧‧‧UVLO電路
2250‧‧‧反相器/緩衝器電路
2260‧‧‧接通脈衝產生器
2270‧‧‧關斷脈衝產生
2303‧‧‧上拉電阻器
2305‧‧‧第一輸出端(LS_NODE)
2405‧‧‧第一反相器級
2410‧‧‧第一緩衝器級
2505‧‧‧第一反相器級
2510‧‧‧第一緩衝器級
2515‧‧‧RC脈衝產生器
2520‧‧‧第二反相器級
2525‧‧‧第三反相器級
2530‧‧‧第三緩衝器級
2603‧‧‧RC脈衝產生器
2605‧‧‧第一反相器級
2610‧‧‧第二反相器級
2615‧‧‧第一緩衝器級
2805‧‧‧第一反相器級
2810‧‧‧第一緩衝器級
2815‧‧‧第二反相器級
2820‧‧‧第二緩衝器級
2825‧‧‧第三緩衝器級
2910‧‧‧位準移位1接收器電路
2915‧‧‧高側UVLO電路
2920‧‧‧位準移位2接收器
2940‧‧‧消隱電晶體
2955‧‧‧狀態儲存電容器
2960‧‧‧上拉電晶體
2965‧‧‧下拉電晶體
2970‧‧‧第一屏蔽電容器
2975‧‧‧第二屏蔽電容器
3005‧‧‧向下位準移位器
3010‧‧‧第一反相器
3015‧‧‧第二反相器
3020‧‧‧第一緩衝器
3025‧‧‧第三反相器
3030‧‧‧第二緩衝器
3105‧‧‧消隱脈衝產生器
3110‧‧‧向下位準移位器
3115‧‧‧第一反相器
3120‧‧‧第二反相器
3125‧‧‧第一緩衝器
3130‧‧‧第三反相器
3135‧‧‧第二緩衝器
3140‧‧‧第三緩衝器
3205‧‧‧向下位準移位器
3210‧‧‧電阻器上拉反相器級
3305‧‧‧第一反相器
3310‧‧‧第一緩衝器
3315‧‧‧第二反相器
3320‧‧‧第二緩衝器
3325‧‧‧第三緩衝器
3400‧‧‧靜電放電(ESD)箝位電路
3405‧‧‧源極隨耦器級
3406‧‧‧閘極
3407‧‧‧源極
3408‧‧‧汲極
3410‧‧‧最終電阻器
3415‧‧‧ESD電晶體
3420‧‧‧源極
3425‧‧‧汲極
3430‧‧‧閘極
3500‧‧‧ESD箝位電路
3505‧‧‧源極隨耦器級
3506‧‧‧閘極
3507‧‧‧源極
3508‧‧‧汲極
3510‧‧‧電阻器
3515‧‧‧ESD電晶體
3520‧‧‧源極
3525‧‧‧汲極
3600‧‧‧電子封裝
3610‧‧‧封裝基底
3615‧‧‧第一晶粒墊
3620‧‧‧第一裝置
3625‧‧‧第二裝置
3627‧‧‧第二晶粒墊
3630‧‧‧線接合
3635‧‧‧接合墊
3640‧‧‧端
3800‧‧‧高側控制電路
3810‧‧‧接收器
3820‧‧‧位準移位
3830‧‧‧邏輯塊
3840‧‧‧鎖存器
3850‧‧‧HS UVLO
3900‧‧‧接收器
3910‧‧‧電流源
3920‧‧‧重設電晶體
3930‧‧‧箝位
4000‧‧‧位準移位
4010‧‧‧電流源
4020‧‧‧重設電晶體
4030‧‧‧箝位
4040‧‧‧位準移位電容器
4100‧‧‧邏輯塊
4110‧‧‧電流源
4120‧‧‧電晶體
4130‧‧‧「反或」閘
4140‧‧‧「或」閘
4300‧‧‧接收器
4310‧‧‧電流源
4320‧‧‧重設電晶體
4330‧‧‧箝位
4340‧‧‧反相器
4350‧‧‧齊納二極體
4360‧‧‧電流源
4370‧‧‧旁路電容器
4400‧‧‧邏輯塊
4410‧‧‧電流源
4420‧‧‧電晶體
4430‧‧‧「或」閘
4435‧‧‧反相器
4440‧‧‧「反或」閘
4445‧‧‧反相器
4700‧‧‧高側控制電路
4710-A‧‧‧接收器
4710-B‧‧‧接收器
4720-A‧‧‧位準移位
4720-B‧‧‧位準移位
4730-A‧‧‧邏輯塊
4730-B‧‧‧邏輯塊
4740‧‧‧鎖存器
4750‧‧‧HS UVLO
4800-1‧‧‧邏輯塊電路
4800-2‧‧‧邏輯塊電路
4900-1‧‧‧邏輯塊電路
4900-2‧‧‧邏輯塊電路
圖1為根據本發明之實施例的半橋式電力轉換電路之簡化示意圖；圖2為圖1中所說明之低側控制電路內的電路之簡化示意圖；圖3為圖1中所說明之第一位準移位電晶體之示意圖；圖4為圖1中所說明之位準移位驅動器電路之示意圖；圖5為圖1中所說明之消隱脈衝產生器電路之示意圖；圖6為圖5中說明之消隱脈衝產生器內的波形之一實例；圖7為圖1中所說明之引導電晶體驅動電路之示意圖；圖8為圖1中所說明之低側電晶體驅動電路之方塊圖；圖9為圖1中所說明之啟動電路之示意圖；圖10為可用作圖9之示意圖中的二極體箝位之一系列二極體連接式基於GaN之增強型電晶體；圖11為圖1中所說明之UVLO電路之示意圖；圖12為圖1中所說明之引導電容器充電電路之示意圖；圖13為相比於圖12中所說明之電路的一替代性引導電容器充電電路之示意圖；圖14為圖1中所說明之高側邏輯及控制電路之示意圖；圖15為圖14中所說明之第一位準移位接收電路之示意圖； 圖16為圖14中所說明之第二位準移位接收電路之示意圖；圖17為圖14中說明之上拉觸發電路之示意圖；圖18為圖14中所說明之高側UVLO電路之示意圖；圖19為圖14中所說明之高側電晶體驅動器電路之示意圖；圖20為圖14中說明之高側參考電壓產生電路之示意圖；圖21為根據本發明之另一實施例的半橋式電力轉換電路之簡化示意圖；圖22為圖21中所說明之低側控制電路內之電路之簡化示意圖；圖23為圖22中所說明之第一位準移位電晶體之示意圖；圖24為圖22中所說明之反相器/緩衝器電路之示意圖；圖25為圖22中所說明之接通脈衝產生器電路之示意圖；圖26為圖22中所說明之關斷消隱脈衝產生器電路之示意圖；圖27為圖22中所說明之消隱脈衝產生器電路之示意圖；圖28為圖22中所說明之低側電晶體驅動電路之示意圖；圖29為圖21中所說明之高側控制電路內的電路之簡化示意圖；圖30為圖29中所說明之位準移位1接收電路之示意圖；圖31為圖29中所說明之位準移位2接收電路之示意圖；圖32為圖29中所說明之高側UVLO電路之示意圖；圖33為圖29中所說明之高側電晶體驅動器電路之示意圖；圖34為根據本發明之實施例的靜電放電(electro-static discharge，ESD)箝位電路之示意圖；圖35為根據本發明之實施例的靜電放電(ESD)箝位電路之示意圖；圖36為根據本發明之實施例的電子封裝之一部分之圖示；圖37為圖36之電子封裝之圖示；圖38為一替代性高側控制電路之一實施例之示意圖。
圖39為一接收器之示意圖。
圖40一位準移位電路之示意圖。
圖41為一邏輯塊電路之示意圖。
圖42為說明一高側控制電路之各種信號的波形之波形圖。
圖43為一接收電路之示意圖。
圖44為一邏輯塊電路之示意圖。
圖45為說明高側控制電路之各種信號的波形之波形圖。
圖46為說明高側控制電路之各種信號的波形之波形圖。
圖47為一替代性高側控制電路之一實施例的示意圖。
圖48A及48B為用於圖47之高側控制電路中的一邏輯塊電路之示意圖。
圖49A及49B為用於圖47之高側控制電路中的一邏輯塊電路之示意圖。
圖50為說明圖47之高側控制電路之各種信號的波形之波形圖。
本發明之某些實施例係關於使用一或多個氮化鎵(GaN)裝 置之半橋式功率轉換電路。雖然本發明可適用於廣泛多種半橋式電路，但本發明之一些實施例尤其適用於經設計成在高頻率及/或高效率下與積體驅動器電路、積體位準移位電路、積體引導電容器充電電路、積體啟動電路及/或使用GaN及矽裝置之混合式解決方案一起操作之半橋式電路，如下文更詳細地描述。
半橋電路1號
現參考圖1，在一些實施例中，電路100可包括受經組態以調節遞送給負載之功率之一或多個控制電路控制之一對互補功率電晶體(在本文中亦被稱作開關)。在一些實施例中，高側功率電晶體連同控制電路之一部分安置於高側裝置上，且低側功率電晶體連同控制電路之一部分安置於低側裝置上，如下文更詳細地描述。
圖1中所說明之積體半橋式電力轉換電路100包括一低側GaN裝置103、一高側GaN裝置105、一負載107、一引導電容器110及其他電路元件，如所說明且在下文更詳細地論述。一些實施例亦可具有提供至電路100之一或多個輸入以調節電路之操作的一外部控制器(在圖1中未展示)。電路100僅為出於說明性目的，且其他變體及組態處於本發明之範圍內。
在一個實施例中，低側GaN裝置103可具有包括具有一低側控制閘極117之一低側功率電晶體115的一基於GaN之低側電路104。低側電路104可進一步包括具有連接至低側電晶體控制閘極117之一輸出123之一積體低側電晶體驅動器120。在另一實施例中，高側GaN裝置105可具有包括具有一高側控制閘極127之一高側功率電晶體125的一基於GaN之高側電路106。高側電路106可進一步包括具有連接至高側電晶體控制 閘極127之一輸出133的一積體高側電晶體驅動器130。
電壓源135(亦被稱為幹線電壓)可連接至高側電晶體125之汲極137，且高側電晶體可用以控制至電力轉換電路100中之功率輸入。高側電晶體125可進一步具有耦合至低側電晶體115之一汲極143的一源極140，從而形成開關節點145。低側電晶體115可具有連接至接地之一源極147。在一個實施例中，低側電晶體115及高側電晶體125可係基於GaN之增強型場效應電晶體。在其他實施例中，低側電晶體115及高側電晶體125可為任何其他類型之裝置，包括但不限於基於GaN之耗盡型電晶體、與矽基增強型場效應電晶體串聯連接的基於GaN之耗盡型電晶體、基於碳化矽之電晶體或矽基電晶體，該耗盡型電晶體之閘極連接至矽基增強型電晶體之源極。
在一些實施例中，高側裝置105及低側裝置103可由基於GaN之材料製成。在一個實施例中，基於GaN之材料可包括一層矽上之一層GaN。在其他實施例中，基於GaN之材料可包括但不限於一層碳化矽、藍寶石或氮化鋁上之一層GaN。在一個實施例中，基於GaN之層可包括但不限於例如氮化鋁及氮化銦等其他第III族氮化物及例如AlGaN及InGaN等第III族氮化物合金之複合堆疊。在其他實施例中，基於GaN之低側電路104及基於GaN之高側電路106可安置單塊基於GaN之裝置於上。在其他實施例中，基於GaN之低側電路104可安置於第一基於GaN之裝置上，且基於GaN之高側電路106可安置於第二基於GaN之裝置上。在又其他實施例中，基於GaN之低側電路104及基於GaN之高側電路106可安置多於兩個基於GaN之裝置於上。在一個實施例中，基於GaN之低側電路104及基於GaN之高側電路106可在任何組態中含有任何數目個主動或被動電路元件 配置。
低側裝置
低側裝置103可包括用於低側裝置及高側裝置105之控制及操作的多個電路。在一些實施例中，低側裝置103可包括控制低側電晶體115及高側電晶體125之切換連同其他功能的邏輯、控制及位準移位電路(低側控制電路)150，如下文更詳細地論述。低側裝置103亦可包括一啟動電路155、一引導電容器充電電路157及一屏蔽電容器160，如亦在下文更詳細地論述。
現參考圖2，在功能上說明低側控制電路150內之電路。在下文論述且在一些狀況下在圖3至圖14中更詳細地展示低側控制電路150內之每個電路。在一個實施例中，低側控制電路150之主要功能可為自控制器接收諸如PWM信號之一或多個輸入信號並控制低側電晶體115及高側電晶體125的操作。
在一個實施例中，第一位準移位電晶體203及第二位準移位電晶體205分別可用以與高側邏輯及控制電路153(見圖1)通信。在一些實施例中，第一位準移位電晶體203可為高電壓增強型GaN電晶體。在其他實施例中，第一位準移位電晶體203可類似於低側電晶體115(見圖1)及高側電晶體125，除了其可在大小上小得多之外(例如，第一位準移位電晶體可在最小通道長度之情況下具有數十微米之閘極寬度)。
在其他實施例中，第一位準移位電晶體203可同時經歷高電壓及高電流(亦即，可在裝置安全工作區之高功率部分處操作裝置)，只要高側電晶體125(見圖1)接通亦即可。此類條件可引起相對高之功率耗散，因此一些實施例可關於第一位準移位電晶體203之設計中的設計及裝 置可靠性考量，如下文更詳細地論述。在其他實施例中，可與第一位準移位電晶體203之源極210串聯地添加第一位準移位電阻器207，以限制閘極213至源極210電壓並因此限制穿過第一位準移位電晶體之最大電流。其他方法可用以限制穿過第一位準移位電晶體203之電流，且處於本發明之範圍內。第一位準移位電晶體203之汲極215可耦合至高側邏輯及控制電路153(見圖1)，如下文更詳細地論述。
在一個實施例中，第一位準移位電晶體203可包含反相器電路之一部分，該部分具有第一輸入及第一輸出，且經組態以在第一輸入端處接收第一輸入邏輯信號並作為回應而在第一輸出端處提供一第一反相輸出邏輯信號，如下文更詳細地論述。在其他實施例中，第一輸入及第一反相輸出邏輯信號可參考不同電壓電位。在一些實施例中，第一位準移位電阻器207可能夠與參考比第一輸入邏輯信號之參考電壓大13伏之電壓的第一反相輸出邏輯信號一起操作。在其他實施例中，其可能夠以能夠與參考比第一輸入邏輯信號之參考電壓大20伏之電壓的第一反相輸出邏輯信號一起操作，但在其他實施例中其可介於高了80伏至400伏之間。
在其他實施例中，第一位準移位電阻器207可經任何形式之電流吸收器替換。舉例而言，在一個實施例中，第一位準移位電晶體203之源極210可連接至閘極至源極短路耗盡型裝置。在另一實施例中，可藉由以疊置於場介電層之頂部上的高電壓場板金屬替換增強型閘極堆疊來製造耗盡型裝置。場介電質之厚度及金屬之功函數可用以判定堆疊之夾斷電壓。
在其他實施例中，第一位準移位電阻器207可經電流吸收器替換。電流吸收器可使用可由啟動電路155(圖1中所說明且在下文更詳 細地論述)產生之參考電流(Iref)。耗盡型電晶體及電流吸收器實施例兩者可相比於電阻器實施例產生顯著之裝置面積減小(亦即，此係因為相對小之耗盡型電晶體將滿足且Iref已可自啟動電路155獲得)。
第二位準移位電晶體205可設計成類似於第一位準移位電晶體203(例如，根據電壓能力、電流處置能力、耐熱性等等)。第二位準移位電晶體205亦可內置有一主動電流吸收器或電阻器，類似於第一位準移位電晶體203。在一個實施例中，第二位準移位電晶體205之主要差異可在於其操作。在一些實施例中，第二位準移位電晶體205之主要目的可為在低側電晶體115關斷時防止誤觸發高側電晶體125(見圖1)。
在一個實施例中，舉例而言，當低側電晶體115之關斷產生流經高側電晶體125之負載電流，同時在第三象限中操作電晶體，其閘極短路至其源極(亦即，處於同步整流模式下)時，會在升壓操作中發生錯誤觸發。此條件可在開關節點(Vsw)145處引入dv/dt條件，此係因為開關節點在低側電晶體115接通時處於接近接地之電壓下且接著在相對較短之時間段內轉換成幹線電壓135。所得寄生C×dv/dt電流(亦即，其中C=第一位準移位電晶體203之Coss加任何其他對地電容)可致使第一位準移位節點305(見圖3)變得拉低，此將接著接通高側電晶體125。在一些實施例中，此條件可能不為合乎需要的，此係因為可能不存在停滯時間控制，且可自同時處於導電狀態下之高側電晶體125及低側電晶體115發生擊穿。
圖3說明展示第一位準移位電晶體203可電耦合至高側裝置105的方式之一個實施例。說明定位於低側裝置103上之第一位準移位電晶體203，連同可定位於高側裝置105(見圖1)上的上拉電阻器303。在一些實施例中，第一位準移位電晶體203可操作為電阻器上拉反相器中之下 拉電晶體。
在其他實施例中，當位準移位驅動器電路217(見圖2)向第一位準移位電晶體203供應高閘極信號(L1_DR)時，第一位準移位節點305變得拉低，此由高側邏輯及控制電路153(見圖1)反相。反相信號呈現為接通高側電晶體137(見圖1)之高狀態信號，其接著拉動開關節點(Vsw)145處之電壓接近幹線電壓135。
相反地，當位準移位驅動器電路217(見圖2)向第一位準移位電晶體203供應低閘極信號時，第一位準移位節點305變得拉動至高邏輯狀態，此由高側邏輯及控制電路153(見圖1)反相。反相信號呈現為關斷高側電晶體125之低邏輯狀態信號。此方案可向高側電晶體125產生非反相閘極信號。在其他實施例中，第一位準移位電晶體203可設計成足夠大以能夠在第一位準移位節點305上下拉，但不會大到以使得其汲極至源極及汲極至基板(亦即，半導體基板)電容引發高側邏輯及控制電路153之錯誤觸發。
在一些實施例中，上拉電阻器303可替代地為增強型電晶體、耗盡型電晶體或參考電流源元件。在其他實施例中，上拉電阻器303可耦合於參考與接地不同之電壓軌的浮動供應器(例如，引導電容器，在下文更詳細地論述)之汲極與正端之間。在又其他實施例中，在第一輸出端(LS_NODE)305與開關節點(Vsw)145(見圖1)之間可存在第一電容，且在第一輸出端與接地之間可存在第二電容，其中第一電容大於第二電容。第一電容可設計成使得回應於開關節點(Vsw)145(見圖1)處之高dv/dt信號，允許C×dv/dt電流之大部分傳導穿過第一電容，以確保第一輸出端305處之電壓追蹤開關節點(Vsw)處之電壓。在一些實施例中，屏蔽 電容器160(見圖1)可經設計成充當如上文所描述之第一電容器。在其他實施例中，屏蔽電容器160(見圖1)可用以在半橋式電力轉換電路100中在第一輸出端305與開關節點(Vsw)145(見圖1)之間產生電容。在又其他實施例中，屏蔽電容器160(見圖1)亦可用以最小化第一輸出端305與基板(亦即，半導體基板)之間的電容。更特定言之，在一些實施例中，可藉由將導電屏蔽層添加至裝置並將層耦合至開關節點(Vsw)145來產生屏蔽電容器160。此結構可有效地產生兩個電容器。一個電容器耦合於輸出端305與開關節點(Vsw)145之間，且另一個耦合於開關節點與基板之間。由此實際上消除輸出端305與基板之間的電容。在其他實施例中，屏蔽電容器160(見圖1)可構建於低側晶片103上。
邏輯、控制及位準移位電路150(見圖2)可具有其他功能及電路，例如但不限於位準移位驅動器電路217、低側電晶體驅動電路120、消隱脈衝產生器223、引導電晶體驅動電路225及欠壓鎖定(in)電路227，如下文在單獨之圖中更詳細地解釋。
現參考圖4，更詳細地展示位準移位驅動器電路217。在一個實施例中，位準移位驅動器電路217可包括依序鏈中之一第一反相器405及一第二反相器410。在其他實施例中，因為位準移位驅動器電路217可驅動小閘極寬度第一位準移位電晶體203，所以可不需要緩衝器級。
在一個實施例中，位準移位驅動器電路217由來自控制器(未圖示)之脈寬調變高側信號(PWM_HS)直接驅動。在一些實施例中，(PWM_HS)信號可由外部控制電路供應。在一個實施例中，外部控制電路可為與高側裝置105、低側裝置103、兩個裝置在相同封裝中或自行封裝之一外部控制器。在其他實施例中，位準移位驅動器電路217亦可包括控 制位準移位驅動器電路何時與第一位準移位電晶體203(見圖3)通信之邏輯。在一個實施例中，可選低側欠壓鎖定信號(LS_UVLO)可由位準移位驅動器電路217內之欠壓鎖定電路產生。若低側(Vdd_LS)之(Vcc)或(Vdd)變得低於一特定參考電壓或該參考電壓之一部分，則低側欠壓鎖定電路可用以關斷位準移位驅動器電路217。
在其他實施例中，位準移位驅動器電路217可為低側電晶體(STP_LS)產生一擊穿保護信號，擊穿保護信號用以防止自低側電晶體115及高側電晶體125重疊閘極信號產生之擊穿。(STP_LS)信號之功能可為確保當至高側電晶體125之閘極信號為低時，低側驅動器電路120(見圖2)僅與低側電晶體115之閘極端通信。在其他實施例中，第一反相器405之輸出可用以為低側電晶體115產生擊穿保護信號(STP_LS)。
在其他實施例中，可藉由向第一反相器405添加多輸入「反及」閘來實施用於UVLO及擊穿保護之邏輯，其中至「反及」閘之輸入為(PWM_HS)、(LS_UVLO)及(STP_HS)信號。在又其他實施例中，若(STP_HS)及(LS_UVLO)信號兩者為高，則第一反相器405可僅對(PWM_HS)信號作出回應。在其他實施例中，可自低側閘極驅動器塊120產生產生STP_HS信號，如在單獨之圖中更詳細地解釋。
現參考圖5，消隱脈衝產生器223可用以產生對應於低側電晶體115之斷開瞬變的脈衝信號。此脈衝信號可接著在脈衝之持續時間內接通第二位準移位電晶體205，此觸發高側裝置105(見圖1)上之控制電路以防止第一位準移位節點305電壓之錯誤下拉。
圖5說明消隱脈衝產生器223之一個實施例之示意圖。在一些實施例中，低側電晶體115閘極信號(LS_GATE)作為輸入經饋送至消隱 脈衝產生器223。(LS_GATE)信號由第一級反相器505反相，接著藉由RC脈衝產生器510發送以產生正脈衝。在一些實施例中，可能需要反相信號，此係因為脈衝對應於(LS_GATE)信號之下降邊緣。RC脈衝產生器510電路中之電容器515可用作允許其輸入處之dv/dt跨越電阻器520出現之高通濾波器。一旦dv/dt在至RC脈衝產生器510之輸入處變為零，則電容器515可藉由電阻器520緩慢地充電，從而跨越電阻器產生慢衰減電壓波形。可接著藉由第二反相器525、第三反相器530及緩衝器535發送脈衝，以產生消隱脈衝(B_PULSE)信號之方形波脈衝。脈衝之持續時間可由RC脈衝產生器510中之電容器515及電阻器520之值判定。在一些實施例中，可使用汲極至源極短路增強型GaN電晶體來構建電容器515。
現參考圖6，對於一個實施例說明消隱脈衝產生器223內之實例波形600。跡線605展示低側閘極脈衝(LS_GATE)之下降邊緣。跡線610展示第一級反相器505輸出之上升邊緣。跡線615展示RC脈衝產生器510之輸出，且跡線620展示為消隱脈衝產生器223之輸出的所得消隱脈衝(B_PULSE)信號。
現參考圖7，更詳細地說明引導電晶體驅動電路225。引導電晶體驅動電路225包括反相器730、第一緩衝器735及第二緩衝器745。引導電晶體驅動電路225可自低側驅動器電路120接收(BOOTFET_DR_IN)信號。(BOOTFET_DR_IN)信號可相對於LS_GATE信號反相。引導電晶體驅動電路225可經組態以向引導充電電路157(見圖1)中之引導電晶體提供稱為(BOOTFET_DR)之閘極驅動信號，如在下文更詳細地論述。(BOOTFET_DR)閘極驅動信號可經時控以在接通低側電晶體115時接通引導電晶體。而且，因為引導電晶體驅動電路225由(Vcc) 驅動，所以此電路之輸出可具有自低狀態下之0伏變成高狀態下之(Vcc)+6伏的電壓。在一個實施例中，在接通低側電晶體115之後接通引導電晶體，且在關斷低側電晶體之前關斷引導電晶體。
在一些實施例中，可藉由將串聯延遲電阻器705引入至第二緩衝器745之輸入來延遲(BOOTFET_DR)信號之接通瞬變，該輸入可為最終緩衝器級中的電晶體之閘極。在其他實施例中，可藉由向低側驅動電路120中之最終下拉電晶體之閘極添加串聯電阻器來延遲低側電晶體115(見圖1)之關斷瞬變。在一個實施例中，一或多個電容器可用於引導電晶體驅動電路225中，且支援數量級為(Vcc)之電壓，取決於終端使用者要求及電路之設計，電壓例如可為20伏。在一些實施例中，一或多個電容器可製成具有場介電質至GaN電容器而非汲極至源極短路增強型電晶體。
現參考圖8，說明低側電晶體驅動電路120之方塊圖。低側電晶體驅動電路120可具有一第一反相器805、一緩衝器810、一第二反相器815、一第二緩衝器820及一第三緩衝器825。第三緩衝器825可向低側電晶體115(見圖1)提供(LS_GATE)信號。在一些實施例中，可使用兩個反相器/緩衝器級，此係因為至低側電晶體115(見圖1)之閘極的輸入可與(Vin)同步。因此，高狀態下之(Vin)可對應於高狀態下之低側電晶體115之(Vgate)，且反之亦然。
在其他實施例中，低側驅動電路120之某些部分可具有非對稱磁滯。一些實施例可包括使用具有電晶體下拉850之電阻分壓器840之非對稱磁滯。
其他實施例可具有多個輸入「反及」閘用於(STP_LS)信號(低側電晶體115上之擊穿保護)。在一個實施例中，低側驅動電路120可自 位準移位驅動器電路217接收擊穿保護信號(STP_LS)。(STP_LS)信號之目的可類似於先前描述之(STP_HS)信號。(STP_LS)信號可確保低側電晶體驅動電路120在位準移位驅動器電路217輸出處於高狀態下時不與低側電晶體115之閘極117(見圖1)通信。在其他實施例中，第一反相器級805之輸出可用作用於位準移位驅動電路217之(STP_HS)信號及用於引導電晶體驅動電路225之(BOOTFET_DR_IN)信號。
在一些實施例中，低側電晶體驅動電路120可使用用於自UVLO電路227(見圖2)接收到的(LS_UVLO)信號之多個輸入「反及」閘。其他實施例可使用可與最終緩衝器級825中之最終下拉電晶體之閘極串聯的關斷延遲電阻器。延遲電阻器在一些實施例中用以確保在低側電晶體115關斷之前關斷引導電晶體。
現參考圖9，更詳細地說明啟動電路155。啟動電路155可經設計成如下文更詳細地論述之具有眾多功能性。主要地，啟動電路155可用以提供內部電壓(在此狀況下START_Vcc)並提供足夠之電流來支援由(Vcc)驅動的電路。此電壓可保持接通以支援該電路，直至(Vcc)充電直至自幹線電壓135外部需要的電壓(V+)為止。啟動電路155亦可提供可獨立於啟動電壓之參考電壓(Vref)以及參考電流吸收器(Iref)。
在一個實施例中，耗盡型電晶體905可充當電路中之主要電流源。在其他實施例中，耗盡型電晶體905可由安置於鈍化層上方之金屬層形成。在一些實施例中，耗盡型電晶體905可將高電壓場板(通常為任何高電壓GaN技術固有)用作閘極金屬。在其他實施例中，場介電質可充當閘極絕緣體。所得閘控電晶體可為具有高通道夾斷電壓(Vpinch)之耗盡型裝置(亦即，夾斷電壓與場介電質厚度成正比)。耗盡型電晶體905可經 設計成阻擋其汲極(連接至V+)與其源極之間的相對高之電壓。此連接可稱為源極隨耦器連接。耗盡型電晶體905可具有耦合至接地之閘極906、耦合至第一節點911之源極907及耦合至電壓源135之汲極909。
在其他實施例中，一系列相同二極體連接式增強型低電壓電晶體910可與耗盡型電晶體905串聯。相同二極體連接式增強型低電壓電晶體910之串聯可串聯連接於第一節點911與第二節點912之間。一或多個中間節點913可安置於串聯之相同二極體連接式增強型低電壓電晶體910中之每一個之間。電晶體之寬度與長度比可設定自(V+)汲取之電流以及跨越每個二極體之電壓。為了移除臨限值電壓並處理變化敏感度，串聯之相同二極體連接式增強型低電壓電晶體910可經設計為大通道長度裝置。在一些實施例中，串聯之相同二極體連接式增強型低電壓電晶體910可由一或多個高值電阻器替換。
在其他實施例中，在串聯之相同二極體連接式增強型低電壓電晶體910之末端底部，電流鏡915可由兩個增強型低電壓電晶體構成且用以產生參考電流吸收器(Iref)。第一電流鏡電晶體920可為二極體連接式，且第二電流鏡電晶體925可具有連接至第一電流鏡電晶體之閘極的閘極。第一電流鏡電晶體920之源極及第二電流鏡電晶體925之源極分別可耦合且繫結至接地。第一電流鏡電晶體920之汲極端可耦合至第二接面912，且第二電流鏡電晶體925之源極端可用作電流吸收器端。電流鏡915及串聯之相同二極體連接式增強型低電壓電晶體910之此堆疊可形成稱為至耗盡型電晶體905之「源極隨耦器負載」的裝置。
在其他實施例中，當耗盡型電晶體905之閘極906繫結至接地時，耗盡型電晶體之源極907可在電流經供應給「源極隨耦器負載」時 採用接近(Vpinch)之電壓。同時，跨越電流鏡915中之二極體連接式電晶體920的壓降可接近電晶體之臨限值電壓(Vth)。此條件暗示跨越串聯之相同二極體連接式增強型低電壓電晶體910中之每一個的壓降可等於(Vpinch-Vth)/n，其中「n」為電流鏡915與耗盡型電晶體905之間的二極體連接式增強型電晶體之數目。
舉例而言，若啟動電晶體930之閘極自底部連接至第三相同二極體連接式增強型低電壓電晶體，則啟動電晶體之閘極電壓可為3×(Vpinch-Vth)/n+Vth。因此，啟動電壓可為3×(Vpinch-Vth)/n+Vth-Vth=3×(Vpinch-Vth)/n。作為一更具體實例，在一個實施例中，(Vpinch)=40伏，(Vth)=2伏，其中n=6且(Vstartup)=19伏。
在其他實施例中，啟動電路155可產生一參考電壓信號(Vref)。在一個實施例中，產生(Vref)之電路可類似於上文所論述之啟動電壓產生電路。參考電壓電晶體955可連接於相同二極體連接式增強型低電壓電晶體910中之兩個串聯之電晶體之間。在一個實施例中，(Vref)=(Vpinch-Vth)/n。
在其他實施例中，停用下拉電晶體935可跨越啟動電晶體930之閘極連接至源極。當停用信號為高時，將停用啟動電晶體930。下拉電阻器940可連接至停用電晶體935之閘極以防止停用電晶體之錯誤接通。在其他實施例中，二極體箝位945可連接於啟動電晶體930之閘極與源極端之間，以確保在電路操作期間不會違反啟動電晶體之閘極至源極電壓能力(亦即，經組態為閘極過壓保護裝置)。在一些實施例中，二極體箝位945可製成具有一系列二極體連接式基於GaN之增強型電晶體1050，如圖10中所說明。
現參考圖11，更詳細地說明UVLO電路227。在一些實施例中，UVLO電路227可具有一差分比較器1105、一向下位準移位器1110及一反相器1115。在其他實施例中，UVLO電路227可將由啟動電路155(見圖9)產生之(Vref)及(Iref)用於差分比較器/向下位準移位器電路中，以產生饋送至位準移位驅動器電路217(見圖2)及低側電晶體驅動器電路120中之(LS_UVLO)信號。在一些實施例中，UVLO電路227亦可經設計成具有非對稱磁滯。在其他實施例中，UVLO電路227之輸出可獨立於臨限值電壓。此可藉由選擇具有相對高增益之差分比較器來得以實現。在一個實施例中，可藉由增大電流源及差分比較器中之上拉電阻器的值來增大增益。在一些實施例中，電流及電阻器之限度可由(Vref)設定。
在其他實施例中，電壓(VA)1120及(VB)1125可分別與(Vcc)或(Vdd_LS)及(Vref)成正比，如由每個輸入上之電阻分壓器比指示。當(VA)1120>(VB)1125時，反相端之輸出變成低狀態。在一個具體實施例中，因為電流源產生源極隨耦器組態，所以低狀態=(Vth)。類似地，當(VA)1120<(VB)1125時，輸出變成高狀態(Vref)。在一些實施例中，可能需要向下位準移位器1110，此係因為低電壓需要按一個臨限值電壓向下移位，以確保至下一級之低輸入低於(Vth)。向下經移位輸出可由簡單電阻器上拉反相器1115反相。反相器1115之輸出為(LS_UVLO)信號。
現參考圖12，更詳細地說明引導電容器充電電路157。在一個實施例中，引導二極體及電晶體電路157可包括一高電壓二極體連接式增強型電晶體1205與一高電壓引導電晶體1210之並聯連接。在其他實施例中，高電壓二極體連接式增強型電晶體1205與高電壓引導電晶體 1210可經設計成共用相同汲極指。在一些實施例中，可自引導電晶體驅動電路225(見圖2)導出(BOOTFET_DR)信號。如上文所論述，高電壓引導電晶體1210可與低側電晶體115(見圖1)之接通重合地接通。
現參考圖13，可替代上文在圖12中論述之引導二極體及電晶體電路157使用一替代性引導二極體及電晶體電路1300。在圖13中所說明之實施例中，由增強型低電壓GaN裝置1310共源共柵之耗盡型裝置1305可如示意圖1300中所說明而連接。在另一實施例中，耗盡型裝置1305之閘極可連接至接地以減少共源共柵增強型裝置1310上之電壓應力，此取決於耗盡型裝置之夾斷電壓。
高側裝置
現參考圖14，詳細說明高側邏輯及控制電路153之一實施例。在一個實施例中，高側驅動器130自第一位準移位接收器1410及高側UVLO電路1415接收輸入，且並向高側電晶體125(見圖1)發送(HS_GATE)信號。在又其他實施例中，上拉觸發電路1425經組態以接收(LSHIFT_1)信號並控制上拉電晶體1435。在一些實施例中，第二位準移位接收電路1420經組態以控制消隱電晶體1440。上拉電晶體1435及消隱電晶體1440兩者可與上拉電阻器1430並聯連接。在下文論述且在一些狀況下在圖16至20中更詳細地展示高側邏輯及控制電路153內之每個電路。
現參考圖15，更詳細地說明第一位準移位接收器1410。在一些實施例中，第一位準移位接收器1410可將(L_SHIFT1)信號轉換成可由高側電晶體驅動器130(見圖14)處理以驅動高側電晶體125(見圖1)之(LS_HSG)信號。在其他實施例中，第一位準移位接收器1410可具有用於多位準向下移位器中之三個增強型電晶體1505、1510、1515及充當二極 體箝位之多個二極體連接式電晶體1520，如下文更詳細地論述。
在一個實施例中，第一位準移位接收器1410可使(L_SHIFT1)信號向下移位3×Vth(例如，每個增強型電晶體1505、1510、1515可具有接近Vth之閘極至源極電壓)。在一些實施例中，最後一個源極跟隨器電晶體(例如，在此狀況下電晶體1515)可跨越其閘極至源極具有三二極體連接式電晶體箝位1520。在其他實施例中，可使用此配置，此係因為其源極電壓可僅高達(Vdd_HS)(亦即，此係因為其汲極連接至Vdd_HS)，而其閘極電壓可高達V(L_SHIFT1)-2×Vth。因此，在一些實施例中，最後一個源極跟隨器電晶體1515上之最大閘極至源極電壓可大於裝置技術之最大額定閘極至源極電壓。最終源極跟隨器電晶體1515之輸出為至高側電晶體驅動130(見圖1)之輸入(亦即，輸出為LS_HSG信號)。在其他實施例中，可使用少於或多於三個源極跟隨器電晶體。在又其他實施例中，可在箝位1520中使用少於或多於三個二極體連接式電晶體。
現參考圖16，更詳細地說明第二位準移位接收器1420。在一個實施例中，第二位準移位接收器1420可具有一向下位準移位電路1605及一反相器電路1610。在一些實施例中，第二位準移位接收器1420可與第一位準移位接收器1410(見圖15)類似之方式構建，除了第二位準移位接收器可僅具有一個向下位準移位電路(例如，增強型電晶體1615)及隨動反相器電路1610之外。在一個實施例中，向下位準移位電路1605可自第二位準移位電晶體205(見圖2)接收(L_SHIFT2)信號。在一個實施例中，反相器電路1610可由(Vboot)信號驅動，且反相器之上拉電晶體的閘極電壓可用作驅動消隱電晶體1440(見圖14)之(BLANK_FET)信號。在一 些實施例中，電壓可自低狀態下之0伏變成高狀態下的(Vboot+0.5×(Vboot-Vth))。類似於第一位準移位接收器1410，第二位準移位接收器1420可跨越源極跟隨器電晶體1615之閘極至源極具有二極體連接式電晶體箝位1620。在其他實施例中，箝位1620可包括少於或多於三個二極體連接式電晶體。
現參考圖17，更詳細地說明上拉觸發電路1425。在一個實施例中，上拉觸發電路1425可具有一第一反相器1705、一第二反相器1710、一RC脈衝產生器1715及一閘極至源極箝位1720。在一些實施例中，上拉觸發電路1425可接收(L_SHIFT1)信號作為輸入，且一旦(L_SHIFT1)電壓大致轉換成第一反相器1705之輸入臨限值，則該上拉觸發電路作為回應而產生脈衝。所產生脈衝可用作驅動上拉電晶體1435(見圖14)之(PULLUP_FET)信號。第二反相器1710可由(Vboot)而非(Vdd_HS)驅動，此係因為上拉電晶體1435閘極電壓可需要大於(L_SHIFT1)信號電壓。
現參考圖18，更詳細地說明高側UVLO電路1415。在一個實施例中，高側UVLO電路1415可具有向下位準移位器1805、具有非對稱磁滯之一電阻器上拉反相器1810及一閘極至源極箝位1815。在其他實施例中，由高側UVLO電路1415產生之(HS_UVLO)信號可有助於藉由在引導電容器110電壓變得低於某一臨限值時關斷由高側驅動電路130(見圖14)產生之(HS_GATE)信號來防止電路故障。在一些實施例中，量測引導電容器110電壓(Vboot)(亦即，浮動供電電壓)，且作為回應，產生邏輯信號且將其與來自第一位準移位接收器1410之輸出信號(LS_HSG)組合，該輸出信號接著用作至高側閘極驅動電路130之輸入。更具體言之，在此實 施例中，舉例而言，UVLO電路經設計成在(Vboot)減小至比開關節點(Vsw)145電壓高小於4×Vth時接合。在其他實施例中，可使用不同臨限值位準。
在其他實施例中，高側UVLO電路1415可在向下位準移位器1805中使(Vboot)向下移位，並將信號轉移至具有非對稱磁滯之反相器1810。具有非對稱磁滯之反相器1810之輸出可產生在邏輯上與來自第一位準移位接收器1410之輸出組合以關斷高側電晶體125(見圖1)之(HS_UVLO)信號。在一些實施例中，磁滯可用以減少高側電晶體125(見圖1)之可對半橋電路100之總體效能不利之自觸發接通及關斷事件之數目。
現參考圖19，更詳細地說明高側電晶體驅動器130。高側電晶體驅動器130可具有第一反相器級1905，繼之以高側驅動級1910。第一反相器級1905可使自位準移位1接收器1410(見圖15)接收到之經向下移位(LS_HSG)信號反相。可接著藉由高側驅動級1910發送經向下驅動信號。高側驅動級1910可產生(HS_GATE)信號以驅動高側電晶體125(見圖1)。在其他實施例中，第一反相器級1905可含有可確保在(HS_UVLO)處於高狀態下時關斷高側電晶體125(見圖1)之兩輸入「反或」閘。
現參考圖20，可使用參考電壓產生電路2000以自供應軌產生高側參考電壓。此電路可置放於高側GaN裝置105上來產生參考開關節點電壓145之內部電源供應器。在一些實施例中，電路2000可類似於圖9中之啟動電路155。電路2000中之一個差異可為添加連接於第一節點2011與第二節點2012之間的源極隨耦器電容器2010。在一些實施例中，可能需要源極隨耦器電容器2010以確保在第一節點2011與第二節點2012之間 產生良好之穩定電壓，其不會隨開關節點(Vsw)145處出現之dv/dt而波動。在其他實施例中，參考電壓電容器2015可連接於參考電壓電晶體2055之源極與第二節點2012之間。在一些實施例中，參考電壓電晶體2055之汲極可連接至(Vboot)節點。在一些實施例中，可能需要參考電壓電容器2015以確保(Vref)經良好地調節之並且不對開關節點(Vsw)145(見圖1)處之dv/dt條件作出回應。在又其他實施例中，電路2000中之另一差異可為第二節點2012可耦合至不斷變化之電壓，例如開關節點(Vsw)145(見圖1)，而非穿過電流吸收器電路915(見圖9)之接地連接。在又其他實施例中，(Vref)可在半橋電路100中用作(Vdd_HS)。
電路2000中之另一差異可為添加耦合於耗盡型電晶體2005與串聯之相同二極體連接式增強型低電壓電晶體2020之間的高電壓二極體連接式電晶體2025(亦即，電晶體之閘極耦合至電晶體之源極)。更具體言之，高電壓二極體連接式電晶體2025可具有耦合至耗盡型電晶體2005之源極、耦合至第一節點2011之汲極及耦合至其源極之閘極。高電壓二極體連接式電晶體2025可用以確保源極隨耦器電容器2010不會在源極隨耦器電容器之頂板處之電壓上升高於(V+)時放電。在其他實施例中，源極隨耦器電容器2010可相對小且可積體於半導體基板上或電子封裝內。在圖20中亦展示了可在半橋電路外部添加之引導電容器110。
在一些實施例中，屏蔽電容器160(見圖1)可自第一位準移位節點305(見圖3)及第二位準移位節點(未圖示)連接至開關節點145，以輔助減少上文所論述之錯誤觸發。在一些實施例中，屏蔽電容器160之值越大，電路將越對由於至接地之寄生電容之錯誤觸發影響抗擾。但是，在高側電晶體125關斷期間，屏蔽電容器160可藉由連接至第一位準移位節 點305之上拉電阻器303(見圖3)放電。此可顯著地減緩高側電晶體125關斷過程。在一些實施例中，此考量可用以設定屏蔽電容器160之值的上限。在其他實施例中，可藉由使用第一位準移位節點與開關節點145之間的箝位電路161(見圖1)來防止第一位準移位節點305(見圖3)上之過壓條件。在一些實施例中，箝位電路161可由二極體連接式電晶體構成，其中電晶體之汲極連接至第一位準移位節點305(見圖3)且閘極及源極連接至開關節點(Vsw)145(見圖1)。在其他實施例中，第二屏蔽電容器及第二箝位電路可置放於第二位準移位節點與開關節點(Vsw)145(見圖1)之間。
半橋電路1號操作
半橋電路100之以下操作序列僅僅為實例，且可在不脫離本發明之情況下使用其他序列。現將同時參考圖1、圖2及圖14。
在一個實施例中，當來自控制器之(PWM_LS)信號為高時，低側邏輯、控制及位準移位電路150向低側電晶體驅動器120發送高信號。低側電晶體驅動器120接著經由(LS_GATE)信號向低側電晶體115通信以接通該電晶體。此將會將開關節點電壓(Vsw)145設定成接近0伏。當低側電晶體115接通時，其提供使引導電容器110經由可連接於(Vcc)與(Vboot)之間的充電電路157變得充電之路徑。充電路徑具有高電壓引導二極體1205(見圖12)與電晶體1210之並聯組合。(BOOTFET_DR)信號向引導電晶體1210(見圖12)提供用於為引導電容器110充電之低電阻路徑之驅動信號。
引導二極體1205(見圖12)可用以確保存在用於在不存在低側電晶體115閘極驅動信號(LS_GATE)時在啟動期間為引導電容器110充 電之路徑。在此時間期間，(PWM_HS)信號應為低。若(PWM_HS)信號在此時間期間無意中接通(亦即，處於高狀態下)，則自低側電晶體驅動器120產生之(STP_HS)信號將防止高側電晶體125接通。若在(PWM_HS)信號接通時接通(PWM_LS)信號，則自位準移位驅動器電路217產生之(STP_LS)信號將防止低側電晶體115接通。而且，在一些實施例中，(LS_UVLO)信號可防止低側電晶體115及高側電晶體125在(Vcc)或(Vdd_LS)變得低於預設臨限值電壓位準時接通。
在其他實施例中，當(PWM_LS)信號為低時，至低側電晶體115之低側閘極信號(LS_GATE)亦為低。在(PWM_LS)信號低狀態至(PWM_HS)高狀態轉變之間的停滯時間期間，電感負載將迫使高側電晶體125或低側電晶體115在同步整流器模式下接通，此取決於電力流之方向。若高側電晶體125在停滯時間期間(例如，在升壓模式操作期間)接通，則開關節點(Vsw)145電壓可上升接近(V+)135(幹線電壓)。
在一些實施例中，由於電容耦合至接地，開關節點145(Vsw)上之dv/dt條件可傾向於相對於開關節點(Vsw)145將第一位準移位節點(LSHIFT_1)305(見圖3)拉動至低狀態。此可接通高側閘極驅動電路130，從而使得高側電晶體125之非既定觸發。在一個實施例中，此可不引起會以擊穿條件傷害半橋電路100之停滯時間。在其他實施例中，為了防止此條件發生，消隱脈衝產生器223可感測低側電晶體115之關斷瞬變並發送脈衝以接通第二位準移位電晶體205。此可將(L_SHIFT2)信號電壓拉動至接著與第二位準移位接收器1420通信以產生消隱脈衝信號(B_PULSE)來驅動消隱電晶體1440之低狀態。消隱電晶體1440可接著充當上拉以防止第一位準移位節點(LSHIFT_1)305(見圖3)相對於交換節點 (Vsw)145進入低狀態。
在其他實施例中，在停滯時間之後，當(PWM_HS)信號變成高狀態時，位準移位驅動器電路217可向第一位準移位電晶體203之閘極發送高信號(藉由來自位準移位驅動器電路217之L1_DR信號)。高信號將相對於開關節點(Vsw)145將第一位準移位節點(LSHIFT_1)305(見圖3)拉低，此將在高側電晶體125之輸入處產生高信號，從而接通高側電晶體125。開關節點電壓(Vsw)145將保持接近(V+)135。在一個實施例中，在此時間期間，引導電容器110可經由第一位準移位電晶體203(其在此時間期間處於接通狀態)放電。
若高側電晶體125在相對長之時間(亦即，大工作週期)內保持接通，則引導電容器110電壓將降低至低電壓，其足夠低使得其將防止高側電晶體125在(PWM_HS)信號變低時關斷。在一些實施例中，因為(L_SHIFT1)信號可到達之最大電壓為可能過低而無法關斷高側電晶體125之(Vboot)，所以此會發生。在一些實施例中，可藉由高側UVLO電路1415防止此情形，該高側UVLO電路藉由在(Vboot)變得低於特定位準時向高側閘極驅動電路130發送高輸入來強制性地關斷高側電晶體125。
在又其他實施例中，當(PWM_HS)信號變低時，第一位準移位電晶體203將亦關斷(藉由來自位準移位驅動器電路217之L1_DR信號)。此將會將節點(LSHIFT_1)305(見圖3)拉動至高狀態。但是，在一些實施例中，此過程可相對慢，此係因為高值上拉電阻器303(見圖3)(在一些實施例中用以降低功耗)需要為附接至第一位準移位節點(L_SHIFT1)305(見圖3)之電容充電，包括第一位準移位電晶體213及屏蔽電容器160之輸出電容(Coss)。此可增加高側電晶體125之關斷延遲。為了降低高側 電晶體125關斷延遲，上拉觸發電路1425可用以感測第一位準移位節點(L_SHIFT1)305(見圖3)何時變得高於(Vth)。此條件可產生經施加至與上拉電阻器1430並聯地起作用之上拉電晶體1435之(PULLUP_FET)信號，可顯著地加速第一位準移位節點(L_SHIFT1)305(見圖3)電壓之上拉，從而促進關斷過程。
半橋電路2號
現參考圖21，揭示一半橋電路2100之第二實施例。半橋電路2100可與圖1中所說明之電路100具有相同方塊圖，但是，電路2100中之位準移位電晶體可脈衝輸入而非連續信號操作，如下文更詳細地描述。在一些實施例中，脈衝輸入可產生更低之功率、位準移位電晶體上的減小之應力及減少之轉換時間，如下文更詳細地論述。
繼續參考圖21，一個實施例包括使用低側GaN裝置2103、高側GaN裝置2105、負載2107、引導電容器2110及其他電路元件之積體半橋式電力轉換電路2100，如下文更詳細地論述。一些實施例亦可具有一外部控制器(圖21中未展示)，該外部控制器提供至電路2100之一或多個輸入以調節該電路之操作。電路2100僅為出於說明性目的，且其他變體及組態處於本發明之範圍內。
如在圖21中進一步說明，在一個實施例中，積體半橋式電力轉換電路2100可包括安置於低側GaN裝置2103上之低側電路，該低側GaN裝置包括具有低側控制閘極2117之低側電晶體2115。低側電路可進一步包括具有連接至低側電晶體控制閘極2117之輸出2123的一積體低側電晶體驅動器2120。在另一實施例中，可存在安置於包括具有一高側控制閘極2127之一高側電晶體2125之高側GaN裝置2105上的一高側電路。 高側電路可進一步包括具有連接至高側電晶體控制閘極2127之輸出2133之一積體高側電晶體驅動器2130。
高側電晶體2125可用以控制至電力轉換電路2100中之功率輸入並具有連接至高側電晶體之汲極2137的電壓源(V+)2135(有時稱為幹線電壓)。高側電晶體2125可進一步具有耦合至低側電晶體2115之汲極2143的源極2140，從而形成開關節點(Vsw)2145。低側電晶體2115可具有連接至接地之源極2147。在一個實施例中，低側電晶體2115及高側電晶體2125可為增強型場效應電晶體。在其他實施例中，低側電晶體2115及高側電晶體2125可為任何其他類型之裝置，包括但不限於基於GaN之耗盡型電晶體、與矽基增強型場效應電晶體串聯連接之基於GaN的耗盡型電晶體、基於碳化矽之電晶體或矽基電晶體，該耗盡型電晶體之閘極連接至矽基增強型電晶體之源極。
在一些實施例中，高側裝置2105及低側裝置2103可由基於GaN之材料製成。在一個實施例中，基於GaN之材料可包括一層矽上之一層GaN。在其他實施例中，基於GaN之材料可包括但不限於一層碳化矽、藍寶石或氮化鋁上之一層GaN。在一個實施例中，基於GaN之層可包括但不限於諸如氮化鋁及氮化銦等其他第III族氮化物及例如AlGaN及InGaN等第III族氮化物合金之複合堆疊。
低側裝置
低側裝置2103可具有用於低側裝置及高側裝置2105之控制及操作的多個電路。在一些實施例中，低側裝置2103可包括控制低側電晶體2115及高側電晶體2125之切換連同其他功能之邏輯、控制及位準移位電路(低側控制電路)2150，如下文更詳細地論述。低側裝置2103亦可 包括啟動電路2155、引導電容器充電電路2157及屏蔽電容器2160，如亦在下文更詳細地論述。
現參考圖22，在功能上說明低側控制電路2150內之電路。在下文論述且在一些狀況下在圖23至28中更詳細地展示低側控制電路2150內之每個電路。在一個實施例中，低側控制電路2150之主要功能可為自控制器接收例如PWM信號等一或多個輸入信號並控制低側電晶體2115及高側電晶體2125之操作。
第一位準移位電晶體2203可為「接通」脈衝位準移位電晶體，而第二位準移位電晶體2215可為「關斷」脈衝位準移位電晶體。在一個實施例中，來自控制器(未圖示)之脈寬調變高側(pulse width modulated high side，PWM_HS)信號可由反相器/緩衝器2250處理並發送至接通脈衝產生器2260及關斷脈衝產生器2270上。接通脈衝產生器2260可產生對應於(PWM_HS)信號之低狀態至高狀態瞬變之脈衝，因此在脈衝之持續時間期間接通第一位準移位電晶體2203。關斷脈衝產生器2270可類似地產生對應於(PWM_HS)信號之高狀態至低狀態轉變之脈衝，因此在關斷脈衝之持續時間期間接通第二位準移位電晶體2215。
第一位準移位電晶體2203及第二位準移位電晶體2215分別可操作為電阻器上拉反相器電路中之下拉電晶體。更具體言之，接通可意味著相應位準移位節點電壓相對於開關節點(Vsw)2145電壓變低，且關斷可引起相應位準移位節點採用(Vboot)電壓。因為第一位準移位電晶體2203及第二位準移位電晶體2215分別僅在脈衝之持續時間內「接通」，所以此兩個裝置上之功率耗散及應力位準可小於圖1中所說明之半橋電路100。
第一電阻器2207及第二電阻器2208分別可與第一位準移位電晶體2203及第二位準移位電晶體2215之源極串聯地添加，分別以限制閘極至源極電壓並因此限制穿過電晶體之最大電流。第一電阻器2207及第二電阻器2208分別可小於圖1中所說明之半橋電路100中之源極隨耦器電阻器，此可有助於較快地進行第一位準移位電晶體2203及第二位準移位電晶體2215之下拉行動，從而降低至高側電晶體2125之傳播延遲。
在其他實施例中，第一電阻器2207及第二電阻器2208分別可經任何形式之電流吸收器替換。一個實施例可將第一位準移位電晶體2203及第二位準移位電晶體2215之源極分別連接至閘極至源極短路之耗盡型裝置。在高電壓GaN技術中形成之耗盡型電晶體之一個實施例可為以疊置於場介電質層之頂部上的高電壓場板金屬中之一個替換增強型閘極堆疊。場介電質之厚度及金屬之功函數可控制堆疊之夾斷電壓。
在其他實施例中，第一電阻器2207及第二電阻器2208分別可由一電流吸收器替換。在一個實施例中，可使用由啟動電路2155(見圖21)產生之參考電流(Iref)。耗盡型電晶體及電流吸收器實施例兩者可相比於電阻器選項產生顯著之晶粒面積減小(亦即，此係因為小型耗盡電晶體將滿足且Iref已可用)。
引導電晶體驅動電路2225可類似於上文圖2中所說明之引導電晶體驅動電路225。引導電晶體驅動電路2225可自低側驅動電路2220(見圖22)接收輸入，並將稱為(BOOTFET_DR)之閘極驅動信號提供給引導電容器充電電路2157(見圖21)中之引導電晶體，如在上文更詳細地論述。
現參考圖23，說明第一位準移位電晶體2203連同可定位於 高側裝置2105中之上拉電阻器2303。在一些實施例中，第一位準移位電晶體2203可操作為電阻器上拉反相器中之下拉電晶體，類似於圖3中所說明之第一位準移位電晶體203。如上文所論述，上拉電阻器2303可安置於高側裝置2105(見圖21)中。第二位準移位電晶體2215可具有類似組態。在一些實施例中，在第一輸出端(LS_NODE)2305與開關節點(Vsw)2145(見圖21)之間的可存在第一電容，且在第一輸出端2305與接地之間可存在第二電容，其中第一電容大於第二電容。第一電容可設計成使得回應於開關節點(Vsw)2145(見圖21)處之高dv/dt信號，允許C×dv/dt電流之大部分傳導穿過第一電容，以確保第一輸出端2305處之電壓追蹤開關節點(Vsw)處之電壓。屏蔽電容器2160(見圖21)可經組態以充當如上文所描述之第一電容器。在其他實施例中，屏蔽電容器2160(見圖21)可用以在半橋式電力轉換電路2100中在第一輸出端2305與開關節點(Vsw)2145(見圖21)之間的產生電容。屏蔽電容器2160亦可用以最小化第一輸出端2305與半導體裝置之基板之間的電容。在其他實施例中，屏蔽電容器2160可構建於低側GaN裝置2103上。
現參考圖24，更詳細地說明反相器/緩衝器電路2250。在一個實施例中，反相器/緩衝器電路2250可具有第一反相器級2405及第一緩衝器級2410。在其他實施例中，反相器/緩衝器電路2250可由來自控制器(未圖示)之(PWM_HS)信號直接驅動。第一反相器級2405之輸出可為至接通脈衝產生器2260(見圖22)之輸入信號(PULSE_ON)，而第一緩衝器級2410之輸出可為至關斷脈衝產生器2270之輸入信號(PULSE_OFF)。
在一些實施例中，可藉由將由UVLO電路2227(見圖22)產生之一信號發送至安置於第一反相器級2405中之「反及」閘中來產生可 選(LS_UVLO)信號。若(Vcc)或(Vdd_LS)變得低於某一參考電壓(或參考電壓之一部分)，則此電路可用以關斷位準移位操作。在其他實施例中，反相器/緩衝器電路2250可為低側電晶體2115(見圖21)產生可施加至低側電晶體閘極驅動電路2120之擊穿保護信號(STP_LS1)。當(PWM_HS)信號為高時，此可關斷低側電晶體閘極驅動電路2120(見圖21)，從而防止擊穿。
現參考圖25，更詳細地說明接通脈衝產生器2260。在一個實施例中，接通脈衝產生器2260可具有一第一反相器級2505、一第一緩衝器級2510、一RC脈衝產生器2515、一第二反相器級2520、一第三反相器級2525及一第三緩衝器級2530。在其他實施例中，來自反相器/緩衝器電路2250(見圖22)之(PULSE_ON)信號輸入可首先反相，並接著由RC脈衝產生器2515及方形波產生器變換成接通脈衝。此操作之結果經傳輸至第一位準移位電晶體2203(見圖22)之閘極驅動信號(LI_DR)。
在其他實施例中，接通脈衝產生器2260可包含一或多個邏輯功能，例如二進位或組合性功能。在一個實施例中，接通脈衝產生器2260可具有用於(STP_HS)信號之多輸入「反或」閘。(STP_HS)信號可與(LS_GATE)信號具有相同極性。因此，若(STP_HS)信號為高之(對應於LS_GATE信號為高之)，則可不產生接通脈衝，此係因為圖25中之第一反相器電路2505將拉低，此將會停用脈衝產生器2515。
在其他實施例中，RC脈衝產生器2515可包括一箝位二極體(未圖示)。可添加箝位二極體以確保RC脈衝產生器2515在(PWM_LS)信號之極小工作週期工作。在一些實施例中，接通脈衝產生器2260可經組態以接收介於2納秒至20微秒之範圍內的輸入脈衝並傳輸該範圍內之基 本上恆定之持續時間的脈衝。在一個實施例中，若跨越箝位二極體之電壓變得大於(Vth)，則箝位二極體可接通並使RC脈衝產生器2515中之電阻器短路(同時提供極小之電容器放電時間)。此可顯著地改良脈衝產生器電路2260之最大操作工作週期(相對於PWM_HS信號)。
現參考圖26，更詳細地說明關斷脈衝產生器2270。在一個實施例中，關斷脈衝產生器2270可具有一RC脈衝產生器2603、一第一反相器級2605、一第二反相器級2610及一第一緩衝器級2615。在其他實施例中，關斷脈衝產生器2270可自反相器/緩衝器電路2250(見圖22)接收可隨後傳達至RC脈衝產生器2603之輸入信號(PULSE_OFF)。
在其他實施例中，經由第一反相器級2605、第二反相器級2610及緩衝器級2615發送來自RC脈衝產生器2603之脈衝。脈衝可接著作為(L2_DR)信號發送至第二位準移位電晶體2215(見圖22)。箝位二極體亦可包括於關斷脈衝產生器2270中。在一些實施例中，工作原理可類似於上文關於接通脈衝產生器2260(見圖25)所論述之工作原理。此類操作原理可確保關斷脈衝產生器2270在高側電晶體2125(見圖21)之極低接通時間內操作(亦即，電路將在相對小之工作週期內操作)。在一些實施例中，關斷脈衝產生器2270可經組態以接收介於2納秒至20微秒之範圍內的輸入脈衝並傳輸該範圍內之基本上恆定之持續時間的脈衝。在其他實施例中，關斷位準移位脈衝可由接通輸入脈衝縮短以實現接通高側電晶體2125的小於50納秒之關斷時間。
在一些實施例中，RC脈衝產生器2603可包括與電阻分壓器網路連接之電容器。來自電阻器之輸出可為發送至產生傳輸至低側驅動器電路2220之擊穿保護信號(STP_LS2)之反相器2275(見圖22)的信號 (INV)。在其他實施例中，關斷脈衝產生器2270可包含一或多個邏輯功能，例如二進位或組合性功能。在一個實施例中，類似於(STP_LS1)信號(STP_LS2)信號發送至低側驅動器電路2220內之NAND邏輯電路。在一些實施例中，此等信號可用以確保在關斷脈衝信號(PULSE_OFF)之持續時間期間，低側電晶體2115(見圖21)不會接通(亦即，此係因為高側電晶體2125在關斷脈衝期間關斷)。在一些實施例中，此方法可適用於補償關斷傳播延遲(亦即，PULSE_OFF信號可實現擊穿保護)，從而確保低側電晶體2115將僅在高側電晶體2125閘極完全關斷之後才接通。
在其他實施例中，可使用第二位準移位電晶體2215來使消隱脈衝位準移位至高側裝置2105。為了將此實現，可將消隱脈衝發送至至第一反相器級2605中之NOR輸入中。消隱脈衝可用以阻止由於開關節點Vsw 2145(見圖20)處之高dv/dt條件的錯誤觸發。在一些實施例中，無消隱脈衝可用以過濾dv/dt引發或其他非期望位準移位輸出脈衝。
現參考圖27，更詳細地說明消隱脈衝產生器2223。在一個實施例中，消隱脈衝產生器2223可為比圖1中所說明之半橋電路100中使用更簡單的設計，此係因為方形波脈衝產生器已經為關斷脈衝產生器2270之部分。在一個實施例中，(LS_GATE)信號自低側閘極驅動電路2220(見圖22)作為輸入饋入至消隱脈衝產生器2223。此信號可經反相且接著經由RC脈衝產生器發送以產生正向脈衝。在一些實施例中，可使用反相信號，此係因為脈衝需要對應於(LS_GATE)信號之下降邊緣。此信號之輸出可用作至關斷脈衝產生器2270之消隱脈衝輸入(B_PULSE)。
現參考圖28，更詳細地說明低側電晶體驅動電路2220。在一個實施例中，低側電晶體驅動電路2220可具有一第一反相器級2805、 一第一緩衝器級2810、一第二反相器級2815、一第二緩衝器級2820及一第三緩衝器級2825。在一些實施例中，可使用兩個反相器/緩衝器級，此係因為至低側電晶體2115之閘極的輸入與(PWM_LS)信號同步。因此，在一些實施例中，(PWM_LS)高狀態可對應於(LS_GATE)高狀態，且反之亦然。
在其他實施例中，低側電晶體驅動電路2220亦可包括非對稱磁滯，該非對稱磁滯使用具有類似於120中描述之方案(見圖8)的電晶體下拉之電阻分壓器。在一個實施例中，低側電晶體驅動電路2220包括用於(STP_LS1)及(STP_LS2)(擊穿防止接通低側電晶體2115)信號之多個輸入「反及」閘。(STP_LS1)及(STP_LS2)信號可確保低側電晶體驅動電路2220(見圖22)在高側電晶體2125接通時不與低側電晶體2115(見圖21)通信。此技術可用以避免擊穿之可能性。其他實施例可包括用於(LS_UVLO)信號之「反及」閘(類似於上文在圖28中使用的「反及」閘)。一個實施例可包括與最終下拉電晶體之閘極串聯的一關斷延遲電阻器。此可用以確保在低側電晶體2115關斷之前關斷引導電晶體。
在其他實施例中，低側裝置2103(見圖21)亦可包括可分別類似於如上文所論述之啟動電路155、引導電容器充電電路157、屏蔽電容器160及UVLO電路227之一啟動電路2155、引導電容器充電電路2157、一屏蔽電容器2160及一UVLO電路2227。
高側裝置
現參考圖29，更詳細地說明高側邏輯及控制電路2153及其與高側電晶體驅動器2130相互作用之方式。在一些實施例中，高側邏輯及控制電路2153可以與上文在圖15中所論述之高側邏輯及控制電路153類 似的方式操作。在其他實施例中，高側邏輯及控制電路2153可以不同方式操作，如下文更詳細地論述。
在一個實施例中，位準移位1接收器電路2910自在(PWM_HS)信號之高狀態至低狀態轉變時接收接通脈衝的第一位準移位電晶體2203(見圖22)接收(L_SHIFT1)信號，如上文所論述。作為回應，位準移位1接收器電路2910驅動上拉電晶體2960(例如，在一些實施例中，低電壓增強型GaN電晶體)之閘極。在其他實施例中，上拉電晶體2960可接著將狀態儲存電容器2955電壓上拉至接近關於開關節點(Vsw)2145電壓之(Vdd_HS)的值。狀態儲存電容器2955上之電壓可接著傳送至高側電晶體驅動器2130並傳送至高側電晶體閘極2127(見圖21)之閘極上以接通高側電晶體2125。在一些實施例中，狀態儲存電容器2955可為經組態以回應於第一脈衝輸入信號而改變狀態並回應於第二脈衝輸入信號而改變狀態之鎖存儲存邏輯電路。在其他實施例中，狀態儲存電容器2955可由任何類型之鎖存電路替換，例如但不限於RS正反器。
在其他實施例中，在此時間期間，位準移位2接收器電路2920可使下拉電晶體2965(例如，在一些實施例中，低電壓增強型GaN電晶體)維持在關斷狀態下。此可切斷狀態儲存電容器2955之任何放電路徑。因此，在一些實施例中，狀態儲存電容器2955可具有相對小之充電時間常數及相對大之放電時間常數。
類似地，位準移位2接收器2920可自在(PWM_HS)信號之高狀態至低狀態轉變時接收關斷脈衝的第二位準移位電晶體2215(見圖22)接收(L_SHIFT2)信號，如上文所論述。作為回應，位準移位2接收器電路2920驅動下拉電晶體2965(例如，在一些實施例中，低電壓增強型 GaN電晶體)之閘極。在其他實施例中，下拉電晶體2965可接著將狀態儲存電容器2955電壓下拉(亦即，放電)至接近可因此藉由高側電晶體驅動器2130關斷高側電晶體2125之開關節點(Vsw)2145之值。
繼續參考圖29，第一屏蔽電容器2970及第二屏蔽電容器2975分別可自(L_SHIFT1)及(L_SHIFT2)節點連接，以有助於由於開關節點(Vsw)2145(見圖21)處的高dv/dt條件之錯誤觸發。在其他實施例中，在(L_SHIFT1)及(L_SHIFT2)節點與開關節點(Vsw)2145(見圖21)之間亦可存在箝位二極體。此可確保開關節點(Vsw)2145(見圖21)與(L_SHIFT1)與(L_SHIFT2)節點之間的電位差從不變得高於(Vth)。此可用以產生高側電晶體2125(見圖21)的相對快速之接通及關斷。
現參考圖30，更詳細地說明位準移位1接收器2910。在一個實施例中，位準移位1接收器2910可包括一向下位準移位器3005、一第一反相器3010、一第二反相器3015、一第一緩衝器3020、一第三反相器3025、一第二緩衝器3030及一第三緩衝器3135。在一些實施例中，位準移位1接收器2910使(L_SHIFT1)信號向下移位(亦即，調變)3×Vth之電壓(例如，使用三個增強型電晶體，其中每個增強型電晶體可具有接近Vth之閘極至源極電壓)。在其他實施例中，可使用更少或更多向下移位電晶體。
在其他實施例中，最後一個源極跟隨器電晶體可跨越其閘極至其源極具有三二極體連接式電晶體箝位。在一些實施例中，可使用此組態，此係因為其源極電壓可僅高達(Vdd_HS)(亦即，此係因為其汲極連接至Vdd_HS)，而其閘極電壓可高達V(L_SHIFT1)-2×Vth。因此，在一些實施例中，最終源極跟隨器電晶體上之最大閘極至源極電壓可大於裝置 技術之最大額定閘極至源極電壓。
在其他實施例中，第一反相器3010亦可具有用於高側欠壓鎖定之使用由高側UVLO電路2915產生的(UV_LS1)信號之「反或」閘。在一個實施例中，位準移位1接收器2910(見圖29)之輸出可為經傳達至上拉電晶體2960(見圖29)之閘極的(PU_FET)信號。此信號可具有自低狀態下之0伏變成高狀態下之(Vdd_HS)+(Vdd_HS-Vth)的電壓。此電壓可在接通脈衝之持續時間內保持接通。
現參考圖31，更詳細地說明位準移位2接收器2920。在一個實施例中，位準移位2接收器2920可類似於上文所論述之位準移位1接收器2910。在其他實施例中，位準移位2接收器2920可包括一消隱脈衝產生器3105、一向下位準移位器3110、一第一反相器3115、一第二反相器3120、一第一緩衝器3125、一第三反相器3130、一第二緩衝器3135及一第三緩衝器3140。在一個實施例中，除了3×Vth向下位準移位器3110及多個反相器/緩衝器級以外，亦可使用消隱脈衝產生器3105。
在其他實施例中，可使用不同組態。在一些實施例中，當位準移位2接收器2920出於更好之dv/dt抗擾而兼任高側電晶體2125(見圖21)關斷以及消隱電晶體2940(見圖29)驅動時，此特定組態可為有用的。在一些實施例中，消隱脈衝產生器3105可與圖17中所說明之位準移位2接收器1520相同。在一個實施例中，位準移位2接收器2920(見圖29)可接收(L_SHIFT2)及(UV_LS2)信號，並作為回應而向下拉電晶體2965傳輸(PD_FET)信號。在其他實施例中，第一反相器3115可具有用於來自高側UVLO電路2915(見圖29)之(UV_LS2)信號的兩輸入「反及」閘。
現參考圖32，更詳細地說明高側UVLO電路2915。在一個 實施例中，高側UVLO電路2915可包括一向下位準移位器3205及一電阻器上拉反相器級3210。在一些實施例中，高側UVLO電路2915可經組態以藉由在引導電容器2110電壓變得低於某一臨限值時關斷至高側電晶體2125(見圖21)之(HS_GATE)信號來防止電路故障。在一個實例實施例中，高側UVLO電路2915經設計成在(Vboot)減小至比開關節點(Vsw)2145電壓高小於4×Vth之值時接合。在另一實施例中，向下位準移位器3205之輸出可為發射至第二位準移位接收器2920之(UV_LS2)信號，且電阻器上拉反相器級3210之輸出可為發射至第一位準移位接收器2910之(UV_LS1)信號。
如下文所論述，在一些實施例中，高側UVLO電路2915可不同於上文分別在圖14及圖18中所論述之半橋電路100的高側UVLO電路1415。在一個實施例中，(Vboot)信號可向下移位3×Vth並經傳送至電阻器上拉反相器級3210。在其他實施例中，因為位準移位2接收器電路2920(見圖29)基於高側電晶體2125(見圖21)而控制關斷過程，所以在位準移位2接收器電路2920之輸入處直接應用至「反及」閘之3×Vth向下移位輸出將接合欠壓鎖定。
但是，在一些實施例中，因為引導電壓可能過低，所以此電壓亦可保持上拉電晶體2960(見圖29)接通。在一些實施例中，此會引起衝突。當位準移位2接收器電路2920(見圖29)嘗試保持高側電晶體2125(見圖21)時，位準移位1接收器電路2910可嘗試接通高側電晶體。為了避免此情形，一些實施例可使來自高側UVLO電路2915(見圖29)之3×Vth向下移位信號之輸出反相，並將其發送至位準移位1接收器電路2910上之NOR輸入。此可確保位準移位1接收器電路2910不干擾UVLO引發之關斷過程。
現參考圖33，更詳細地說明高側電晶體驅動器2130。在一個實施例中，高側電晶體驅動器2130可包括一第一反相器3305、一第一緩衝器3310、一第二反相器3315、一第二緩衝器3320及一第三緩衝器3325。在一些實施例中，高側電晶體驅動器2130可為比圖1中所說明之半橋電路100中使用的高側電晶體驅動器130更基本之設計。在一個實施例中，高側電晶體驅動器2130自狀態儲存電容器2955(見圖29)接收(S_CAP)信號，並將對應驅動(HS_GATE)信號遞送至高側電晶體2125(見圖21)。更具體言之，當(S_CAP)信號處於高狀態下時，(HS_GATE)信號處於高狀態下且反之亦然。
半橋電路2號操作
半橋電路2100(見圖21)之以下操作序列僅僅為實例，且可在不脫離本發明之情況下使用其他序列。現將同時參考圖21、圖22及圖29。
在一個實施例中，當(PWM_LS)信號處於高狀態下時，低側邏輯、控制及位準移位電路2150可向低側電晶體驅動器2120發送高信號，該低側電晶體驅動器接著將該信號傳達至低側電晶體2115以將其接通。此可將開關節點(Vsw)2145電壓設定為接近0伏。在其他實施例中，當低側電晶體2115接通時，其可提供路徑引導電容器2110充電。充電路徑可具有高電壓引導二極體與電晶體之並聯組合。
在一些實施例中，引導電晶體驅動電路2225可向提供用於為引導電容器2110充電之低電阻路徑的引導電晶體提供驅動信號(BOOTFET_DR)。在一個實施例中，引導二極體可確保當不存在低側閘極驅動信號(LS_GATE)時在啟動期間存在用於為引導電容器2110充電之 路徑。在此時間期間，(PWM_HS)信號處於低狀態下。若(PWM_HS)信號在此時間期間無意中接通，則自低側驅動器電路2220產生之(STP_HS)信號將防止高側電晶體2125接通。若在(PWM_HS)信號接通時接通(PWM_LS)信號，則自反相器/緩衝器2250及反相器2275產生之(STP_LS1)及(STP_LS2)信號分別將防止低側電晶體2115接通。另外，在一些實施例中，(LS_UVLO)信號可防止低側閘極2117及高側閘極2127在(Vcc)或(Vdd_LS)變得低於預定電壓位準時接通。
相反地，在一些實施例中，當(PWM_LS)信號處於低狀態下時，至低側電晶體2115之(LS_GATE)信號亦可處於低狀態下。在一些實施例中，在(PWM_LS)低信號與(PWM_HS)高信號轉變之間的停滯時間期間，電感負載可迫使高側電晶體2125或低側電晶體2115在同步整流器模式下接通，此取決於功率流之方向。若高側電晶體2125在停滯時間期間接通(例如，處於升壓模式下)，則開關節點(Vsw)2145電壓可上升接近(V+)2135(亦即，該幹線電壓)。開關節點(Vsw)2145上之此dv/dt條件可傾向於相對於開關節點(亦即，由於電容耦合至接地)將(L_SHIFT1)節點拉動至低狀態，此可接通高側電晶體驅動器2130，從而引起高側電晶體2125之非既定導電。此條件可抵消停滯時間，從而引起擊穿。
在一些實施例中，藉由使用消隱脈衝產生器2223以感測低側電晶體2115之關斷瞬變並發送脈衝以接通第二位準移位電晶體2215，可防止此條件發生。此可將(L_SHIFT2)信號拉至低狀態，此可接著與位準移位2接收器電路2920通信以產生消隱脈衝來驅動消隱電晶體2940。在一個實施例中，消隱電晶體2940可充當上拉以防止(L_SHIFT1)信號相對於開關節點(Vsw)2145進入低狀態。
在其他實施例中，在停滯時間之後，當(PWM_HS)信號自低狀態轉變至高狀態時，接通脈衝產生器2260可產生接通脈衝。此可在短暫之時間段內將(L_SHIFT1)節點電壓拉低。在其他實施例中，此信號可由位準移位1接收器電路2910反相，且短暫高信號將經發送至將使狀態儲存電容器2955充電至高狀態之上拉電晶體2960。此可在高側電晶體驅動器2130之輸入處產生將接通高側電晶體2125的對應高信號。開關節點(Vsw)2145電壓可保持接近(V+)2135(亦即，幹線電壓)。狀態儲存電容器2955電壓可在此時間期間保持在高狀態下，此係因為不存在放電路徑。
在又另外實施例中，在接通脈衝期間，引導電容器2110可經由第一位準移位電晶體2203放電。但是，因為該時間段相對較短，所以引導電容器2110可不如其將在第一位準移位電晶體2203在(PWM_HS)信號之整個持續時間期間接通之情況下同等多地放電(圖1中之半橋電路100中狀況亦為如此)。更具體言之，在一些實施例中，此可使UVLO嚙合之開關頻率為比在圖1中之半橋電路100中相對更低之值。
在一些實施例中，當(PWM_HS)信號自高狀態轉變至低狀態時，關斷脈衝產生器2270可產生關斷脈衝。此可在短暫之時間段內將(L_SHIFT2)節點電壓拉低。此信號可由位準移位2接收器電路2920反相，且短暫高信號將經發送至將使狀態儲存電容器2955放電至低狀態之下拉電晶體2965。此將在高側電晶體驅動器2130之輸入處產生將關斷高側電晶體2125之低信號。在其他實施例中，狀態儲存電容器2955電壓可在此時間期間保持在低狀態下，此係因為其不具有放電路徑。
在一個實施例中，因為電路2100中之關斷過程不涉及經由 高值上拉電阻器為位準移位節點電容器充電，所以關斷時間可比在圖1之半橋電路100中相對更短。在其他實施例中，高側電晶體2125接通及關斷過程可受實質上類似之位準移位電晶體2203、2215之接通控制，因此接通及關斷傳播延遲可實質上類似。此可產生不需要如在圖1中之半橋電路100中使用的上拉觸發電路及/或上拉電晶體兩者之實施例。
ESD電路
現參考圖34，在一些實施例中，一或多個引腳(亦即，自電子封裝內之半導體裝置至電子封裝上之外部端的連接件)可使用靜電放電(ESD)箝位電路以保護電路。以下實施例說明可在本文中所揭示之一或多個實施例以及可需要ESD保護之其他實施例中的一或多個引腳上使用之ESD箝位電路。在其他實施例中，本文中所揭示之ESD箝位電路可用於基於GaN之裝置上。
說明靜電放電(ESD)箝位電路3400之一個實施例。ESD箝位電路3400可具有使用由一或多個增強型電晶體製成的一或多個源極隨耦器級3405之組態。每個源極隨耦器級3405可具有連接至鄰近源極隨耦器級之源極3407之閘極3406。在所說明實施例中，在圖34中，使用四個源極隨耦器級3405，但是在其他實施例中，可使用更少或更多源極隨耦器級。電阻器3410耦合至源極隨耦器級3405之源極3407。
ESD電晶體3415耦合至一或多個源極隨耦器級3405，並可經組態以在暴露於過壓脈衝時傳導大於500mA之電流，如下文所論述。電阻器3410安置於ESD電晶體3415之源極3420與源極隨耦器級3405之每個源極3407之間。源極隨耦器級3405之汲極3408連接至ESD電晶體3415之汲極3425。最後一個源極隨耦器級之源極3407耦合至ESD電晶體3415 之閘極3430。
在一個實施例中，ESD箝位電路3400之接通電壓可由源極隨耦器級3405之總數目設定。但是，因為最後一個源極隨耦器級為具有某一汲極3408至源極3407電壓及閘極3406至源極電壓之電晶體，所以穿過最終電阻器3410之電流可為相對大的，並可跨越ESD電晶體3415產生更大之閘極3430至源極3420電壓。此條件可產生相對大之ESD電流能力，且在一些實施例中相比於其他ESD電路組態產生改良之洩漏效能。
在其他實施例中，ESD箝位電路3400可關於電晶體大小及電阻器值具有多個自由度。在一些實施例中，ESD箝位電路3400可能夠製成小於其他ESD電路組態。在其他實施例中，可藉由在源極隨耦器級3405更接近ESD電晶體3415時遞增地增大源極隨耦器級之大小來改良ESD箝位電路3400之效能。在其他實施例中，電阻器3410可例如由耗盡型電晶體、參考電流吸收器或參考電流源替換。
現參考圖35，說明類似於圖34中之ESD箝位電路3400之一實施例，但是，ESD箝位電路3500可在一不同組態中具有電阻器，如下文更詳細地論述。ESD箝位電路3500可具有使用由一或多個增強型電晶體製成之一或多個源極隨耦器級3505之組態。每個源極隨耦器級3505可具有連接至鄰近源極隨耦器級之源極3507的閘極3506。在所說明實施例中，在圖35中，使用四個源極隨耦器級3505，但是在其他實施例中，可使用更少或更多源極隨耦器級。電阻器3510耦合於鄰近源極隨耦器級3505之源極3507之間。ESD電晶體3515藉由安置於ESD電晶體3515之源極3520與源極隨耦器級3505之源極3507之間的電阻器3510耦合至源極隨耦器級3505。源極隨耦器級3505之汲極3508可耦合在一起，且耦合至ESD電晶 體3515之汲極3525。
電子封裝
現參考圖36及圖37，在一些實施例中，一或多個半導體裝置可安置於一或多個電子封裝中。電子封裝之多種封裝組態及類型可用，且處於本發明之範圍內。圖36說明稱為在內部具有兩個半導體裝置之四邊扁平無引腳電子封裝之一個實例。
電子封裝3600可具有具有由一或多個端3620包圍之一或多個晶粒墊3615之封裝基底3610。在一些實施例中，封裝基底3610可包含一引線框，而在其他實施例中，其可包含一有機印刷電路板、一陶瓷電路或另一種材料。
在圖36中所描繪之實施例中，第一裝置3620安裝至第一晶粒墊3615且第二裝置3625安裝至第二晶粒墊3627。在另一實施例中，第一裝置3620及第二裝置3625中之一或多者分別可安裝於安裝至封裝基底3610之絕緣體(未圖示)上。在一個實施例中，絕緣體可為陶瓷或其他非導電材料。第一裝置3620及第二裝置3625分別藉由線接合3630或任何其他類型之電互連件電耦合至端3640，電互連件例如為可用於覆晶應用中之覆晶凸塊或柱。焊線3630可在裝置接合墊3635與端3640之間延伸，且在一些狀況下延伸至晶粒墊3615、3627，且在其他狀況下延伸至鄰近裝置上之接合墊3635。
現參考圖37，展示電子封裝3600之等角視圖。端3640以及晶粒附接墊3615及3627可安置於外表面上且經組態以附接至印刷電路板或其他裝置。在其他實施例中，端3640以及晶粒附接墊3615及3627可僅可在電子封裝3600內部內近接，且其他連接件可安置於電子封裝之外部 上。更具體言之，一些實施例可具有內部電氣路線，且在內部與外部連接件之間可能不存在一對一相關性。
在其他實施例中，第一裝置3620及第二裝置3625(見圖36)及封裝基底3610之頂表面可由例如模製化合物之非導電材料囊封。可使用多種其他電子封裝，例如但不限於SOIC、DIPS、MCM等等。另外，在一些實施例中，每個裝置可在單獨之電子封裝中，而其他實施例可具有單個封裝內之兩個或更多個電子裝置。其他實施例可具有一或多個電子封裝內之一或多個被動裝置。
圖38為一替代性高側控制電路3800之一實施例之示意圖。控制電路3800包括接收器3810、位準移位3820、邏輯塊3830、鎖存器3840及HS UVLO 3850。舉例而言，高側控制電路3800為圖1之高側邏輯及控制電路153之一實施例。控制電路3800連接至供電電壓節點Vboot及Vdd_hs。另外，控制電路3800連接至Vsw作為接地參考。基於所說明IN及RESET1及RESET2輸入處之信號，控制電路3800在所說明OUT輸出處產生輸出信號。回應於輸出信號，諸如圖1中所說明之HS驅動裝置130之驅動電路控制諸如圖1中所說明之高側功率電晶體125的功率電晶體之導電狀態。
在所說明IN輸入處，控制電路3800經組態以自一位準移位信號產生器接收一位準移位信號。位準移位信號可包括負脈衝，其中脈衝之前(下降)邊緣致使控制電路3800在所說明OUT輸出處產生致使功率電晶體導電之電壓位準，且其中脈衝之後(升高)邊緣致使控制電路3800在所說明OUT輸出處產生致使功率電晶體不導電之電壓位準。
另外，在一些實施例中，回應於所說明RESET1及 RESET2輸入處之重設信號，控制電路3800可經組態以在所說明OUT輸出處產生電壓位準，該電壓位準致使功率電晶體不改變導電性狀態，而不論在所說明IN輸入處接收到之位準移位信號。
此外，在一些實施例中，控制電路3800致使功率電晶體在Vboot電壓小於大於Vsw輸出節點處之電壓的臨限值時不導電。
接收器3810包括經組態以向IN輸入提供電流使得位準移位信號產生器與電流源協作地產生位準移位信號之一電流源。電流源向或朝向Vboot驅動位準移位信號之電壓，且位準移位信號產生器向或朝向接地電壓條件性地驅動位準移位信號之電壓。接收器3810經組態以在其輸出OUT處產生與位準移位信號產生器是否向或朝向接地電壓驅動位準移位信號之電壓一致的電壓。
在一些實施例中，接收器3810亦經組態以回應於在RESET1輸入處接收到之重設信號而向或朝向Vboot驅動位準移位信號之電壓。
在位準移位3820之輸入IN處，位準移位3820在接收器3810之輸出處接收由接收器3810產生的電壓。回應於接收到之電壓之改變，其中接收到之電壓的改變與位準移位信號之改變一致，位準移位3820基於接收到之電壓的改變而在位準移位3820之輸出產生電壓。
在一些實施例中，位準移位3820亦經組態以回應於RESET2輸入處接收到之重設信號且不論在位準移位3820之輸入IN處接收到的電壓之狀態或狀態改變而將位準移位3820之輸出處的電壓驅動至一預定電壓狀態。
在邏輯塊3830之輸入IN處，邏輯塊3830接收在位準移位 3820之輸出處由位準移位3820產生之電壓。回應於接收到之電壓，位準移位3830基於接收到之電壓而在邏輯塊3830之輸出處產生用於鎖存器3840之輸入的電壓，其中在邏輯塊3830之輸出處產生之電壓與由位準移位3820在位準移位3820的輸出處產生之電壓一致，並因此與位準移位信號之狀態改變一致。
在一些實施例中，邏輯塊3830亦經組態以回應於在UVLO輸入處接收到之UVLO信號而將邏輯塊3830之輸出處的電壓驅動至鎖存器3840之預定電壓狀態，而不論由位準移位3820在位準移位3820之輸出處產生的電壓之狀態或狀態改變，且因此不論位準移位信號之狀態或狀態改變。鎖存器3840之預定電壓狀態致使鎖存器3840在其Q輸出處產生致使功率電晶體不導電之輸出電壓。
當Vboot電壓小於大於Vsw輸出節點處之電壓的臨限值時，HS UVLO 3850產生UVLO信號。當Vboot電壓大於大於Vsw輸出節點處的電壓之臨限值時，HS UVLO 3850不產生UVLO信號。HS UVLO 3850可與圖18之UVLO電路1415具有相同或類似特性、特徵、組件及/或功能性。
在鎖存器3840之輸入S及R處，鎖存器3840在邏輯塊3830之輸出處接收由邏輯塊3830產生之電壓。鎖存器3840可為熟習此項技術者已知之任何S/R鎖存器。回應於接收到之電壓，鎖存器3840基於接收到之電壓而在鎖存器3840之輸出處產生電壓，其中在鎖存器3840之輸出處產生之電壓與由邏輯塊3830在邏輯塊3830之輸出處產生之電壓一致，並因此與位準移位信號之狀態改變一致。
舉例而言，回應於向或朝向接地電壓驅動之位準移位信號 之狀態，鎖存器3840可在鎖存器3840之輸出處產生致使功率電晶體接通之電壓，且回應於向或朝向Vboot之電壓驅動的位準移位信號之狀態，鎖存器3840可在鎖存器3840之輸出處產生致使功率電晶體關斷之電壓。
圖39為圖38之接收器3810之一實施例的接收器3900之示意圖。接收器3900包括在連接至節點Vboot之電源節點Vb與標記為IN及OUT兩者之節點之間並聯連的電流源3910、重設電晶體3920與箝位3930。
電流源3910經組態以自電源節點Vb向IN及OUT節點傳導電流。電流源3910可包括被動電阻器、二極體連接式電晶體、電流源或經組態以將來自電源節點Vb之電流提供給IN及OUT節點之另一電路或電路元件。
當在IN及OUT節點處與位準移位信號產生器連接時，當位準移位信號產生器吸收電流時，位準移位信號產生器向或朝向接地電壓拉低IN及OUT節點處之電壓。當位準移位信號產生器不吸收電流時，電流源3910向或朝向電源節點處之電壓Vb將IN及OUT節點處之電壓上拉。
當將RESET輸入驅動至電源節點Vb處之電壓時，重設電晶體3920向或朝向電源節點Vb處之電壓將IN及OUT節點處之電壓驅動高，而不論位準移位信號產生器是否吸收電流。可替代地使用提供類似功能之其他電路。
箝位3930經組態以條件性地提供電源節點Vb與IN及OUT節點之間的低電阻路徑。舉例而言，若電源節點Vb與IN及OUT節點之間的電壓超出臨限值，則箝位3930可提供電源節點Vb與IN及OUT節點之間的低電阻路徑以便實質上防止電源節點Vb與IN及OUT節點之間的電壓進 一步增大。在一些實施例中，箝位3930包括各自具有與電源節點Vb與IN及OUT節點之間的期望之最大電壓差一致的擊穿電壓之背靠背齊納二極體。可另外或替代地使用其他箝位電路。
圖40為圖38之位準移位3820之實施例的位準移位4000之示意圖。位準移位4000包括在連接至接收器之輸出節點之輸入節點IN與輸出節點OUT之間並聯連接之電流源4010、重設電晶體4020、箝位4030。位準移位4000亦包括位準移位電容器4040。
電流源4010經組態以在輸出節點OUT節點與Vsw之間雙向地傳導電流。電流源4010可包括被動電阻器、一對二極體連接式電晶體、一對電流源或經組態以在輸出節點OUT節點與Vsw之間雙向提供電流之一或多個其他電路或電路元件。
位準移位電容器4040經組態以將輸入節點IN處的電壓之改變耦合至輸出節點OUT。在輸出節點OUT處的電壓處於或實質上處於Vsw之電壓之情況下，回應於輸入節點IN處之電壓中之負轉變，由於位準移位電容器4040，輸出節點OUT處的電壓自Vsw之電壓減小。一旦輸入節點IN處之負電壓轉變已結束，則電流源4010向輸出節點OUT提供來自Vsw處的電壓之電流，直至輸出節點OUT處之電壓返回至Vsw之電壓為止。因此，回應於輸入節點IN處之電壓中之負轉變，位準移位4000自輸出節點OUT處之電壓Vsw產生負電壓尖峰。
類似地，在輸出節點OUT處之電壓處於或實質上處於Vsw之電壓的情況下，回應於輸入節點IN處之電壓中之正轉變，由於位準移位電容器4040，輸出節點OUT處之電壓自Vsw之電壓增大。一旦輸入節點IN處之正電壓轉變已結束，則電流源4010向輸出節點OUT提供來自Vsw 處之電壓的電流，直至輸出節點OUT處之電壓返回至Vsw之電壓為止。因此，回應於輸入節點IN處之電壓中的正轉變，位準移位4000自輸出節點OUT處之電壓Vsw產生正電壓尖峰。
當RESET輸入驅動至電源節點Vb處之電壓時，重設電晶體4020向或朝向Vsw之電壓驅動輸出節點OUT處之電壓，例如而不論輸入節點IN處之電壓中之轉變
箝位4030經組態以條件性地提供輸出節點OUT與Vsw之間的低電阻路徑。舉例而言，若輸出節點OUT與Vsw之間的電壓超出臨限值，則箝位4030可提供輸出節點OUT與Vsw之間的低電阻路徑以便實質上防止輸出節點OUT與Vsw之間的電壓進一步增大。在一些實施例中，箝位4030包括各自具有與輸出節點OUT與Vsw之間的期望之最大電壓差一致的擊穿電壓之背靠背齊納二極體。可另外或替代地使用其他箝位電路。
圖41為圖38之邏輯塊3830之一實施例的邏輯塊4100之示意圖。邏輯塊4100包括電流源4110、電晶體4120、「反或」閘4130及「或」閘4140。
在UVLO節點處之電壓低之情況下，回應於來自輸入節點IN處之Vsw處的電壓之負尖峰，「或」閘4140不進行任何動作，且電晶體4120變得導電，以使得電晶體4120之汲極處的電壓自Vdd之電壓下降至低於「反或」閘4130之臨限值電壓的電壓。在UVLO輸入低之情況下，回應於電晶體4120之汲極處的減小之電壓，「反或」閘4130致使輸出OUTS處之電壓變高直至Vdd之電壓。一旦輸入節點IN處之負電壓尖峰結束，則電晶體4120不導電，且電流源4110將電晶體4120之汲極處的電壓驅動至大於「反或」閘4130之臨限值電壓之位準。回應於電晶體4120之汲極處的 增大之電壓，「反或」閘4130致使輸出OUTS變低直至Vsw之電壓。因此，回應於來自輸入節點IN處的Vsw處之電壓之負尖峰，邏輯塊4100在輸出OUTS處產生正電壓脈衝。
在UVLO節點處之電壓低之情況下，回應於來自輸入節點IN處之Vsw處的電壓之正尖峰，電晶體4120保持非導電，且「反或」閘4140致使輸出OUTR處之電壓變高。一旦輸入節點IN處之正電壓尖峰結束，則「或」閘4140致使輸出OUTR變低。因此，回應於來自輸入節點IN處之Vsw處的電壓之正尖峰，邏輯塊4100在輸出OUTR處產生正電壓脈衝。
圖42為說明圖38的高側控制電路3800之各種信號之波形之波形圖，該高側控制電路操作為接收器3900作為接收器3810，位準移位4000作為位準移位3820，且邏輯塊4100作為邏輯塊3830，而RESET及UVLO信號皆低。
參考圖38及圖42，在時間T1，回應於位準移位信號產生器吸收來源於接收器3810之電流，接收器3810之輸入IN處的電壓自節點Vboot處之電壓減小。在此實施例中，接收器3810之輸入IN處的電壓與位準移位3820之輸入IN處的電壓相同。
回應於位準移位3820之輸入IN處的電壓中之負轉變，藉由邏輯塊3830之輸入IN處之位準移位3820產生負電壓尖峰。
回應於邏輯塊3830之輸入IN處的負電壓尖峰，邏輯塊3830在鎖存器3840之S輸入處產生正電壓脈衝。
回應於鎖存器3840之S輸入處之正電壓脈衝，鎖存器3840致使鎖存器3840之輸出變高。舉例而言，鎖存器3840之輸出可用作至經 組態以驅動功率電晶體之驅動器電路之輸入，其中鎖存器3840之高輸出致使驅動器使功率電晶體變得導電。
在時間T2，回應於位準移位信號產生器停止以吸收電流，接收器3810引起接收器3810之輸入IN處之電壓返回至節點Vboot處之電壓。在此實施例中，接收器3810之輸入IN處的電壓與位準移位3820之輸入IN處的電壓相同。
回應於位準移位3820之輸入IN處的電壓中之正轉變，藉由邏輯塊3830之輸入IN處的位準移位3820產生正電壓尖峰。
回應於邏輯塊3830之輸入IN處的正電壓尖峰，邏輯塊3830在鎖存器3840之R輸入處產生正電壓脈衝。
回應於鎖存器3840之R輸入處的正電壓脈衝，鎖存器3840致使鎖存器3840之輸出變低。當用作至經組態以驅動功率電晶體之驅動器電路之輸入時，鎖存器3840之低輸出致使驅動器使功率電晶體變得非導電。
圖43為圖38之接收器3810之一實施例的接收器4300之示意圖。接收器4300包括在連接至節點Vboot之電源節點Vb與輸入節點IN之間並聯連接之電流源4310、重設電晶體4320與箝位4330。電流源4310、重設電晶體4320與箝位4330分別與在本文中參考接收器3900在其他處論述之電流源3910、重設電晶體3920及箝位3930具有類似或相同特性。
接收器4300亦包括反相器4340、齊納二極體4350、電流源4360及旁路電容器4370。
電流源4310經組態以將來自電源節點Vb之電流傳導至輸入節點IN。電流源4310可包括一被動電阻器、一二極體連接式電晶體、一 電流源或經組態以將來自電源節點Vb之電流提供給輸入節點IN之另一電路或電路元件。
當在輸入節點IN處與位準移位信號產生器連接時，當位準移位信號產生器吸收電流時，位準移位信號產生器向或朝向接地電壓拉低輸入節點IN處之電壓。當位準移位信號產生器不吸收電流時，電流源4310向或朝向電源節點Vb處之電壓將輸入節點IN處的電壓拉高。
當RESET輸入驅動至電源節點Vb處之電壓時，重設電晶體4320向或朝向電源節點Vb處之電壓將輸入節點IN處之電壓驅動高，而不論位準移位信號產生器是否吸收電流。可替代地使用提供類似功能之其他電路。
箝位4330經組態以條件性地提供電源節點Vb與輸入節點IN之間的低電阻路徑。舉例而言，若電源節點Vb與輸入節點IN之間的電壓超出臨限值，則箝位4330可提供電源節點Vb與輸入節點IN之間的低電阻路徑以便實質上防止電源節點Vb與輸入節點IN之間的電壓進一步增大。在一些實施例中，箝位4330包括各自具有與電源節點Vb與輸入節點IN之間的期望之最大電壓差一致之擊穿電壓之背靠背齊納二極體。可另外或替代地使用其他箝位電路。
齊納二極體4350、電流源4360及旁路電容器4370如所說明連接於電源節點Vb與開關節點Vsw之間。齊納二極體4350、電流源4360及旁路電容器4370協作地在節點VMID處產生電壓，其中節點VMID處之電壓介於電源節點Vb處之電壓與開關節點Vsw處之電壓之間。另外，節點VMID處之電壓實質上由電源節點Vb處之電壓及齊納二極體4350之擊穿電壓決定，且實質上等於電源節點Vb處之電壓減齊納二極體4350之擊 穿電壓。
電流源4360將電流吸收至節點Vsw，並與本文中論述之其他電流源可具有類似或相同特性。至少部分地因為電流源4360將電流吸收至節點Vsw，所以節點VMID處之電壓保持實質上處於電源節點Vb處之電壓減齊納二極體4350之擊穿電壓。
藉由回應於例如由於反相器4340及任何其他雜訊耦合源之開關之電源節點Vb與節點Vsw之間的電流改變發出而並吸收電荷，旁路電容器4370有助於將節點VMID處之電壓保持實質上處於電源節點Vb處的電壓減齊納二極體4350之擊穿電壓。
反相器4340具有連接至電源節點Vb之電源端及連接至節點VMID之接地端。因此，當輸入IN處之電壓大於輸入臨限值時，輸出OUT處之電壓大約為節點VMID處之電壓。類似地，當輸入IN處之電壓小於輸入臨限值時，輸出OUT處之電壓大約為電源節點Vb處之電壓。反相器4340之輸入臨限值介於電源節點Vb處之電壓與節點VMID處之電壓之間。舉例而言，反相器4340之輸入臨限值可為約電源節點Vb處之電壓與節點VMID處之電壓之間的中點。
在一些實施例中，使用非反相緩衝器，而非反相器4340。非反相緩衝器可與參考反相器4340所論述之輸入臨限值具有與輸入臨限值相關之類似或相同特性。
因此，相比於反相器4340之輸入臨限值，接收器4300之輸出節點OUT處的電壓取決於接收器4300之輸入節點IN處的電壓，其中反相器4340之輸入臨限值取決於反相器4340之結構、齊納二極體4350之擊穿電壓及電源節點Vb處之電壓。因此，在操作期間，反相器4340之臨限 值電壓隨電源節點Vb處之電壓而按比例縮放。
圖44為圖38之邏輯塊3830之一實施例的邏輯塊4400之示意圖。邏輯塊4400包括電流源4410、電晶體4420、「或」閘4430、反相器4435「反或」閘4440及反相器4445。
在UVLO節點處之電壓低之情況下，回應於來自輸入節點IN處之Vsw處的電壓之正尖峰，電晶體4420保持非導電，且反相器4445及「反或」閘4440致使輸出OUTS處之電壓變高。一旦輸入節點IN處之正電壓尖峰結束，則反相器4445及「反或」閘4440致使輸出OUTS變低。因此，回應於來自輸入節點IN處之Vsw處的電壓之正尖峰，邏輯塊4400在輸出OUTS處產生正電壓脈衝。
在UVLO節點處之電壓低之情況下，回應於來自輸入節點IN處之Vsw處的電壓之負尖峰，反相器4445及「反或」閘4440不進行任何動作，且電晶體4420變得導電，以使得電晶體4420之汲極處的電壓自Vdd之電壓下降至低於反相器4435之臨限值電壓的電壓。在UVLO輸入低之情況下，回應於電晶體4420之汲極處的減小之電壓，反相器4435及「或」閘4430致使輸出OUTR處之電壓變高直至Vdd之電壓。一旦輸入節點IN處之負電壓尖峰結束，則電晶體4420不導電，且電流源4410將電晶體4420之汲極處的電壓驅動至大於反相器4435之臨限值電壓之位準。回應於電晶體4420之汲極處的增大之電壓，反相器4435及「或」閘4430致使輸出OUTR變低直至Vsw之電壓。因此，回應於來自輸入節點IN處之Vsw處的電壓之負尖峰，邏輯塊4400在輸出OUTR處產生正電壓脈衝。
圖45為說明圖38的高側控制電路3800之各種信號之波形之波形圖，該高側控制電路操作為接收器4300作為接收器3810，位準移位 4000作為位準移位3820，且邏輯塊4400作為邏輯塊3830，而RESET1、RESET2及UVLO信號為低之。
參考圖38及圖45，在時間T1，回應於位準移位信號產生器吸收來源於接收器3810之電流，接收器3810之輸入IN處的電壓自節點Vboot處之電壓減小。
回應於接收器3810之輸入IN處的電壓減小，3810之反相器致使位準移位3820之輸入IN處的電壓自電源節點VMIS處之電壓轉變至電源節點Vboot處之電壓。
回應於位準移位3820之輸入IN處的電壓中之正轉變，藉由邏輯塊3830之輸入IN處的位準移位3820產生正電壓尖峰。
回應於邏輯塊3830之輸入IN處的正電壓尖峰，邏輯塊3830在鎖存器3840之S輸入處產生正電壓脈衝。
回應於鎖存器3840之S輸入處的正電壓脈衝，鎖存器3840致使鎖存器3840之輸出變高。舉例而言，鎖存器3840之輸出可用作至經組態以驅動功率電晶體之驅動器電路之輸入，其中鎖存器3840之高輸出致使驅動器使功率電晶體變得導電。
在時間T2，回應於位準移位信號產生器停止以吸收電流，接收器3810引起接收器3810之輸入IN處的電壓返回至節點Vboot處之電壓。
回應於接收器3810之輸入IN處之電壓增大，3810之反相器致使位準移位3820之輸入IN處的電壓自電源節點Vboot處之電壓轉變至節點VMID處之電壓。
回應於位準移位3820之輸入IN處的電壓中之負轉變，藉由 邏輯塊3830之輸入IN處的位準移位3820產生負電壓尖峰。
回應於邏輯塊3830之輸入IN處的負電壓尖峰，邏輯塊3830在鎖存器3840之R輸入處產生正電壓脈衝。
回應於鎖存器3840之R輸入處的正電壓脈衝，鎖存器3840致使鎖存器3840之輸出變低。當用作至經組態以驅動功率電晶體之驅動器電路之輸入時，鎖存器3840之低輸出致使驅動器使功率電晶體變得非導電。
圖46為說明圖38的高側控制電路3800之各種信號之波形之波形圖，該高側控制電路操作為接收器4300作為接收器3810(非反相緩衝器替代反相器4340)，位準移位4000作為位準移位3820，且邏輯塊4100作為邏輯塊3830，而RESET1、RESET2及UVLO信號為低。
參考圖38及圖46，在時間T1，回應於位準移位信號產生器吸收來源於接收器3810之電流，接收器3810之輸入IN處的電壓自節點Vboot處之電壓減小。在此實施例中，由於非反相緩衝器，接收器3810之輸入IN處的電壓與位準移位3820之輸入IN處的電壓具有相同極性。
回應於位準移位3820之輸入IN處的電壓中之負轉變，藉由邏輯塊3830之輸入IN處的位準移位3820產生負電壓尖峰。
回應於邏輯塊3830之輸入IN處的負電壓尖峰，邏輯塊3830在鎖存器3840之S輸入處產生正電壓脈衝。
回應於鎖存器3840之S輸入處的正電壓脈衝，鎖存器3840致使鎖存器3840之輸出變高。舉例而言，鎖存器3840之輸出可用作至經組態以驅動功率電晶體之驅動器電路之輸入，其中鎖存器3840之高輸出致使驅動器使功率電晶體變得導電。
在時間T2，回應於位準移位信號產生器停止以吸收電流，接收器3810引起接收器3810之輸入IN處之電壓返回至節點Vboot處之電壓。在此實施例中，由於非反相緩衝器，接收器3810之輸入IN處的電壓與位準移位3820之輸入IN處的電壓具有相同極性。
回應於位準移位3820之輸入IN處的電壓中之正轉變，藉由邏輯塊3830之輸入IN處的位準移位3820產生正電壓尖峰。
回應於邏輯塊3830之輸入IN處的正電壓尖峰，邏輯塊3830在鎖存器3840之R輸入處產生正電壓脈衝。
回應於鎖存器3840之R輸入處的正電壓脈衝，鎖存器3840致使鎖存器3840之輸出變低。當用作至經組態以驅動功率電晶體之驅動器電路之輸入時，鎖存器3840之低輸出致使驅動器使功率電晶體變得非導電。
圖47為一替代性高側控制電路4700之一實施例之示意圖。控制電路4700包括接收器4710-A及4710-B、位準移位4720-A及4720-B、邏輯塊4730-A及4730-B、鎖存器4740及HS UVLO 4750。舉例而言，高側控制電路4700為圖1之高側邏輯及控制電路153之一實施例。控制電路4700連接至供電電壓節點Vboot及Vdd_hs。另外，控制電路4700連接至Vsw作為接地參考。基於所說明INA、INB、RESET1-A、RESET2-A、RESET1-B及RESET2-B輸入處之信號，控制電路4700在所說明OUT輸出處產生輸出信號。回應於輸出信號，諸如圖1中所說明之HS驅動裝置130的驅動電路控制諸如圖1中所說明之高側功率電晶體125的功率電晶體之導電狀態。
在所說明INA及INB輸入處，控制電路4700經組態以自位 準移位信號產生器接收位準移位信號。位準移位信號可包括負脈衝，其中脈衝之前(下降)邊緣在INA輸入處致使控制電路4700在所說明OUT輸出處產生致使功率電晶體導電之電壓位準，且其中脈衝之後(升高)邊緣在INB輸入處致使控制電路4700在所說明OUT輸出處產生致使功率電晶體不導電之電壓位準。
另外，在一些實施例中，回應於所說明RESET1-A、RESET2-A、RESET1-B及RESET2-B輸入處之重設信號，控制電路4700可經組態以在所說明OUT輸出處產生電壓位準，該電壓位準致使功率電晶體維持其導電性狀態，而不論在所說明INA及INB輸入處接收到之位準移位信號。舉例而言，可感測到OUT輸出中之自低至高轉變，且將其用以致使RESET1-B及RESET2-B輸入變高以暫時防止鎖存器4740之R輸入中的非期望正脈衝。類似地，可感測到OUT輸出中之自高至低轉變，且將其用以致使RESET1-A及RESET2-A輸入變高以暫時防止鎖存器4740之S輸入中的非期望正脈衝。
此外，在一些實施例中，控制電路4700致使功率電晶體在Vboot電壓小於大於Vsw輸出節點處之電壓之臨限值時不導電。
接收器4710-A及4710-B各自包括一電流源，該電流源經組態以向各別IN(A或B)輸入提供電流，使得位準移位信號產生器及電流源協作地產生用於接收器4710-A及4710-B之位準移位信號。電流源向或朝向Vboot驅動相應位準移位信號之電壓，且位準移位信號產生器向或朝向接地電壓條件性地驅動位準移位信號之電壓。接收器4710-A及4710-B分別經組態以在其輸出OUT處產生與位準移位信號產生器是否向或朝向接地電壓驅動對應位準移位信號之電壓一致的電壓。
在一些實施例中，接收器4710-A及4710-B亦各自經組態以回應於在RESET輸入處接收到之重設信號而向或朝向Vboot驅動對應位準移位信號之電壓。
在一些實施例中，接收器4710-A及4710-B各自與圖43中所說明之接收器4300類似或相同。
在位準移位4720-A及4720-B之IN輸入處，位準移位4720-A及4720-B分別在其對應輸出處接收由接收器4710-A及4710-B產生之電壓。回應於其接收到之電壓之改變，其中接收到之電壓之改變與位準移位信號之改變一致，位準移位4720-A及4720-B分別基於接收到之電壓之改變而在其輸出OUT處產生電壓。
在一些實施例中，位準移位4720-A及4720-B亦分別經組態以回應於在RESET輸入處接收到之重設信號且不論在位準移位4720-A及4720-B之相應輸入IN處接收到之電壓的狀態或狀態改變而將其輸出處之電壓驅動至預定電壓狀態。
在一些實施例中，位準移位4720-A及4720-B各自與圖40中所說明之位準移位4000類似或相同。
在邏輯塊4730-A之輸入IN處，邏輯塊4730-A在位準移位4720-A之輸出處接收由位準移位4720-A產生之電壓。回應於接收到之電壓，位準移位4730-A基於接收到之電壓而在邏輯塊4730-A之輸出處產生用於鎖存器4740之S輸入的電壓，其中在邏輯塊4730-A之輸出處產生之電壓與由位準移位4720-A在位準移位4720-A之輸出處產生之電壓一致，並因此與輸入INA處之位準移位信號之狀態改變一致。
在一些實施例中，邏輯塊4730-A亦經組態以回應於在 UVLO輸入處接收到之UVLO信號而將邏輯塊4730-A之輸出處的電壓驅動至鎖存器4740之S輸入之預定電壓狀態，而不論由位準移位4720-A在位準移位4720-A之輸出處產生之電壓的狀態或狀態改變，且因此不論輸入INA處的位準移位信號之狀態或狀態改變。鎖存器4740之S輸入之預定電壓狀態允許鎖存器4740在其Q輸出處產生致使功率電晶體不導電之輸出電壓。
在邏輯塊4730-B之輸入IN處，邏輯塊4730-B接收在位準移位4720-B之輸出處由位準移位4720-B產生之電壓。回應於接收到之電壓，位準移位4730-B基於接收到之電壓而在邏輯塊4730-B之輸出處產生用於鎖存器4740之R輸入的電壓，其中在邏輯塊4730-B之輸出處產生之電壓與由位準移位4720-B在位準移位4720-B之輸出處產生之電壓一致，並因此與輸入INB處之位準移位信號之狀態改變一致。
在一些實施例中，邏輯塊4730-B亦經組態以回應於在UVLO輸入處接收到之UVLO信號而將邏輯塊4730-B之輸出處的電壓驅動至鎖存器4740之R輸入之預定電壓狀態，而不論由位準移位4720-B在位準移位4720-B之輸出處產生之電壓的狀態或狀態改變，且因此不論輸入INB處之位準移位信號之狀態或狀態改變。鎖存器4740之R輸入之預定電壓狀態引起鎖存器4740在其Q輸出處產生致使功率電晶體不導電之輸出電壓。
當Vboot電壓小於大於Vsw輸出節點處之電壓的臨限值時，HS UVLO 4750產生UVLO信號。當Vboot電壓大於大於Vsw輸出節點處之電壓之臨限值時，HS UVLO 4750不產生UVLO信號。HS UVLO 4750可與圖18之UVLO電路1415具有相同或類似特性、特徵、組件及/或功能性。
在鎖存器4740之輸入S及R處，鎖存器4740接收在邏輯塊 4730-A及4730-B之輸出處由邏輯塊4730-A及4730-B產生之電壓。鎖存器4740可為熟習此項技術者已知之任何S/R鎖存器。回應於接收到之電壓，鎖存器4740基於接收到之電壓而在鎖存器4740之輸出處產生電壓，其中在鎖存器4740之輸出處產生之電壓與由邏輯塊4730-A及4730-B在邏輯塊4730-A及4730-B之輸出處產生之電壓一致，並因此與位準移位信號之狀態改變一致。
舉例而言，回應於向或朝向接地電壓驅動之INA處的位準移位信號之狀態，鎖存器4740可在鎖存器4740之輸出處產生致使功率電晶體接通之電壓，且回應於向或朝向接地電壓驅動之INB處的位準移位信號之狀態，鎖存器4740可在鎖存器4740之輸出處產生致使功率電晶體關斷之電壓。
圖48A及圖48B分別為邏輯塊電路4800-1及4800-2之示意圖。邏輯塊電路4800-1及4800-2可用於圖47之高側控制電路中。舉例而言，邏輯塊電路4800-1及4800-2可在圖47之高側控制電路中用作邏輯塊4730-A。雖然邏輯塊電路4800-1與4800-2中實施之邏輯功能相同，但是實體實施不同。
圖49A及圖49B分別為邏輯塊電路4900-1及4900-2之示意圖。邏輯塊電路4900-1及4900-2可用於圖47之高側控制電路。舉例而言，邏輯塊電路4900-1及4900-2可在圖47之高側控制電路中用作邏輯塊4730-B。雖然邏輯塊電路4900-1與4900-2中實施之邏輯功能相同，但是實體實施不同。
在圖47之高側控制電路之一些實施例中，重要地，自鎖存器4740之輸入INA至S輸入的信號傳播延遲路徑匹配自鎖存器4740之輸入 INB至R輸入之信號傳播延遲。在此類實施例中，可能有利的是將邏輯塊電路4800-1用作邏輯塊4730-A並將邏輯塊電路4900-1用作邏輯塊4730-B以匹配信號傳播延遲。類似地，替代地可能有利的是將邏輯塊電路4800-2用作邏輯塊4730-A並將邏輯塊電路4900-2用作邏輯塊4730-B以匹配信號傳播延遲。
圖50為說明圖47的高側控制電路4700之各種信號之波形之波形圖，該高側控制電路操作為接收器4300之示例作為接收器4710-A及4710-B，位準移位4000之示例作為位準移位4720-A及4720-B，邏輯塊4800-1及4800-2中之任一個作為邏輯塊4730-A，且邏輯塊4900-1及4900-2中之任一個作為邏輯塊4730-B，而RESET及UVLO信號皆為低。
參考圖47及50，在時間T1，回應於位準移位信號產生器暫時吸收來源於接收器4710-A之電流，輸入INA處之電壓經歷來自節點Vboot處的電壓之負脈衝。
回應於輸入INA處的電壓中之負脈衝，接收器4710-A在位準移位電路4720-A之輸入IN處產生正脈衝。
回應於位準移位4720-A之輸入IN處的電壓中之正脈衝，藉由邏輯塊4730-A之輸入IN處之位準移位4720-A產生正脈衝。
回應於邏輯塊4730-A之輸入IN處的電壓之正脈衝，邏輯塊4730-A在鎖存器4740之S輸入處產生正電壓脈衝。
回應於鎖存器4740之S輸入處的正電壓脈衝，鎖存器4740致使鎖存器4740之輸出變高。舉例而言，鎖存器4740之輸出可用作至經組態以驅動功率電晶體之驅動器電路的輸入，其中鎖存器4740之高輸出致使驅動器使功率電晶體變得導電。
在時間T2，回應於位準移位信號產生器暫時吸收來源於接收器4710-B之電流，輸入INB處之電壓經歷來自節點Vboot處的電壓之負脈衝。
回應於輸入INB處的電壓中之負脈衝，接收器4710-B在位準移位電路4720-B之輸入IN處產生一正脈衝。
回應於位準移位4720-B之輸入IN處的電壓中之正脈衝，藉由邏輯塊4730-B之輸入IN處之位準移位4720-B產生正脈衝。
回應於邏輯塊4730-B之輸入IN處的電壓之正脈衝，邏輯塊4730-B在鎖存器4740之R輸入處產生正電壓脈衝。
回應於鎖存器4740之R輸入處的正電壓脈衝，鎖存器4740致使鎖存器4740之輸出變低。當用作至經組態以驅動功率電晶體之驅動器電路之輸入時，鎖存器4740之低輸出致使驅動器使功率電晶體變得非導電。
在替代性實施例中，高側控制電路可類似於圖47之高側控制電路4700，其中邏輯塊電路4730-A及4730-B由替換緩衝器替換，且鎖存器4740由具有S輸入以及第一及第二R輸入之替換鎖存器替換。替換緩衝器具有分別連接至位準移位4720-A及4720-B之輸出的輸入，並具有分別連接至替換鎖存器之S輸入及第一R輸入之輸出。另外，替換鎖存器使其第二R輸入連接至由HS UVLO 4750產生之UVLO信號。在一些實施例中，省略替換緩衝器，且位準移位4720-A及4720-B直接驅動替換鎖存器之S輸入及第一R輸入。
在前文說明書中，本發明之實施例已經參考可針對不同實施變化之許多特定細節進行描述。因此，應在說明性意義上而非限制性意 義上看待說明書及圖式。本發明範疇之單一及排他性指示符及由申請人預期為本發明範疇之內容為以產生此類權利要求(包括任何後續校正)之具體形式產生於本申請的申請專利範圍集合之字面及等效範圍。
3800‧‧‧高側控制電路
3810‧‧‧接收器
3820‧‧‧位準移位
3830‧‧‧邏輯塊
3840‧‧‧鎖存器
3850‧‧‧HS UVLO

Claims (14)

  1. 一種半橋式GaN電路，其包含：一低側電源開關，其經組態以根據一或多個輸入信號而選擇性地導電；一高側電源開關，其經組態以根據該一或多個輸入信號而選擇性地導電；一高側電源開關控制器，其經組態以基於該一或多個輸入信號而控制該高側電源開關之導電性；其中該高側電源開關控制器包括：一邏輯電路，其具有基於一電源節點之電壓的一輸入臨限值，其中該電源節點之該電壓具有根據該等輸入信號而改變之一電壓，其中該邏輯電路之一電源端連接至該電源節點；以及一電壓產生器，其經組態以在一VMID節點處產生一供電電壓，其中該供電電壓係基於該電源節點之該電壓，其中該邏輯電路之一接地端連接至該VMID節點，且其中該邏輯電路之該輸入臨限值電壓介於該電源節點之該電壓與該VMID節點處的該供電電壓之間；一電容器，其中該電容器經組態以基於該邏輯電路之該等輸入信號而電容式地(capacitively)耦合一信號，且該邏輯電路經組態以基於該電容式耦合信號而控制該高側電源開關之導電性。
  2. 如請求項1之半橋式GaN電路，其中該等輸入信號參考一第一電壓且該電容式耦合信號參考一第二電壓。
  3. 如請求項2之半橋式GaN電路，其中該第一電壓為一接地電壓且該第二電壓根據該等輸入信號而改變。
  4. 如請求項1之半橋式GaN電路，其中該邏輯電路之該輸入臨限值根據該電源節點之該電壓之改變而改變。
  5. 如請求項1之半橋式GaN電路，其中該電壓產生器包含一齊納二極體，且其中該VMID節點處的該供電電壓實質上比該電源節點之該電壓小了該齊納二極體之一擊穿電壓(breakdown voltage)。
  6. 如請求項1之半橋式GaN電路，其中該高側電源開關控制器進一步包含一鎖存器，其中該邏輯電路經組態以基於該電容式耦合信號而產生用於該鎖存器之一或多個鎖存器輸入信號，其中該鎖存器經組態以接收該等鎖存器輸入信號並基於該等鎖存器輸入信號於而產生一或多個鎖存器輸出信號，且其中該等鎖存器輸出信號控制該高側電源開關之該導電性。
  7. 如請求項6之半橋式GaN電路，其中該高側電源開關控制器進一步包含一電源開關驅動器，其中該電源開關驅動器經組態以接收該等鎖存器輸出信號，並基於該等鎖存器輸出信號而控制該高側電源開關之該導電性。
  8. 一種電子組件，其包含：一封裝基底；以及 至少一個基於GaN之晶粒，其固定至該封裝基底並包括一電子電路，該電子電路包含：一低側電源開關，其經組態以根據一或多個輸入信號而選擇性地導電；一高側電源開關，其經組態以根據該一或多個輸入信號而選擇性地導電；一高側電源開關控制器，其經組態以基於該一或多個輸入信號而控制該高側電源開關之導電性；其中該高側電源開關控制器包括：一邏輯電路，其具有基於一電源節點之電壓的一輸入臨限值，其中該電源節點之該電壓具有根據該等輸入信號而改變之一電壓，其中該邏輯電路之一電源端連接至該電源節點；以及一電壓產生器，其經組態以在一VMID節點處產生一供電電壓，其中該供電電壓係基於該電源節點之該電壓，其中該邏輯電路之一接地端連接至該VMID節點，且其中該邏輯電路之該輸入臨限值電壓介於該電源節點之該電壓與該VMID節點處之該供電電壓之間；一電容器，其中該電容器經組態以基於該邏輯電路之該等輸入信號而電容式地耦合一信號，且該邏輯電路經組態以基於該電容式耦合信號而控制該高側電源開關之導電性。
  9. 如請求項8之電子組件，其中該等輸入信號參考一第一電壓且該電容式耦合信號參考一第二電壓。
  10. 如請求項9之電子組件，其中該第一電壓為一接地電壓且該第二電壓根據該等輸入信號而改變。
  11. 如請求項8之電子組件，其中該邏輯電路之該輸入臨限值根據該電源節點之該電壓之改變而改變。
  12. 如請求項8之電子組件，其中該電壓產生器包含一齊納二極體，且其中該VMID節點處之該供電電壓實質上比該電源節點之該電壓小了該齊納二極體之一擊穿電壓。
  13. 如請求項8之電子組件，其中該高側電源開關控制器進一步包含一鎖存器，其中該邏輯電路經組態以基於該電容式耦合信號而產生用於該鎖存器之一或多個鎖存器輸入信號，其中該鎖存器經組態以接收該等鎖存器輸入信號並基於該等鎖存器輸入信號於而產生一或多個鎖存器輸出信號，且其中該等鎖存器輸出信號控制該高側電源開關之該導電性。
  14. 如請求項13之電子組件，其中該高側電源開關控制器進一步包含一電源開關驅動器，其中該電源開關驅動器經組態以接收該等鎖存器輸出信號，並基於該等鎖存器輸出信號而控制該高側電源開關之該導電性。
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