CN113160732B

CN113160732B - 栅极驱动电路

Info

Publication number: CN113160732B
Application number: CN202010072940.7A
Authority: CN
Inventors: 叶政谚; 陈逸轩; 康沐楷
Original assignee: Hannstar Display Corp
Current assignee: Hannstar Display Corp
Priority date: 2020-01-22
Filing date: 2020-01-22
Publication date: 2024-04-30
Anticipated expiration: 2040-01-22
Also published as: CN113160732A

Abstract

本发明公开了一种栅极驱动电路。栅极驱动电路中的移位寄存器包括预充电单元、上拉单元以及下拉单元。预充电单元接收第一输入信号并控制第一节点的电势。上拉单元接收第一时钟信号并由第二节点输出扫描信号。下拉单元包括第二晶体管以及第三晶体管。第二晶体管的栅极接收第二时钟信号，第二晶体管的第一端接收参考电势，且第二晶体管的第二端耦接至第一节点。第三晶体管的栅极接收第二时钟信号，第三晶体管的第一端接收参考电势，且第三晶体管的第二端耦接至第二节点。在空白期间内，第一时钟信号和第二时钟信号具有高电势。

Description

栅极驱动电路

技术领域

本发明涉及一种栅极驱动电路，特别是涉及一种可在周边区内减少占用空间的栅极驱动电路。

背景技术

显示面板是由两片基板以及设置在两片基板之间的多个膜层与各式电子组件所构成，以达到显示画面的功能。由于显示面板具有外型轻薄、耗电量少以及无辐射污染等特性，因此已被广泛地应用在各式携带式或穿戴式电子产品例如笔记本计算机(notebook)、智能型手机(smart phone)、手表以及车用显示器等，以提供更方便的信息传递与显示。

为了因应需求，显示面板的边框宽度不断地缩减，使得周边区能够布置电路的空间随着减少。因此，栅极驱动电路的架构必需简化，以在有限空间中布置够大尺寸的输出级薄膜晶体管，进而避免驱动栅极线时发生电压推力不足的情况。

发明内容

本发明为解决上述的技术问题提供一种栅极驱动电路及显示面板的驱动方法，以减少栅极驱动电路在周边区内的占用空间，可进一步缩减显示面板的边框宽度。

为解决上述技术问题，本发明提供了一种栅极驱动电路，用以驱动一显示面板。栅极驱动电路在一帧数期间内具有一扫描期间与一空白期间，且栅极驱动电路包括复数级移位寄存器，在扫描期间依序输出多个扫描信号至显示面板，其中第i级移位寄存器包括一预充电单元、一上拉单元以及一下拉单元。预充电单元用以接收一第一输入信号，且依据第一输入信号控制一第一节点的电势，其中预充电单元包括一第一晶体管，第一晶体管的一第一端接收第一输入信号，第一晶体管的一栅极耦接至第一晶体管的第一端，且第一晶体管的一第二端耦接至第一节点。上拉单元和预充电单元耦接在第一节点，上拉单元接收一第一时钟信号，并依据第一节点的电势和第一时钟信号由一第二节点输出一第i级扫描信号，其中i是大于或等于1的一个正整数。下拉单元包括一第二晶体管以及一第三晶体管。第二晶体管的一栅极接收一第二时钟信号，第二晶体管的一第一端接收一参考电势，且第二晶体管的一第二端耦接至第一节点。第三晶体管的一栅极接收第二时钟信号，第三晶体管的一第一端接收参考电势，且第三晶体管的一第二端耦接至第二节点。在空白期间内，第一时钟信号和第二时钟信号具有一第一电势，且第一电势高于参考电势。

在本发明的栅极驱动电路中，各时钟信号或各移位寄存器所接收的第一时钟信号和第二时钟信号在空白期间内可具有高电势。藉此，可避免移位寄存器在空白期间发生异常动作，进而避免画面发生异常(如横纹)。

附图说明

图1为本发明第一实施例的显示面板的示意图。

图2为本发明第一实施例的栅极驱动电路的示意图。

图3为图2的栅极驱动电路中第i级移位寄存器的等效电路图。

图4为图2的栅极驱动电路的时序图。

图5为本发明第二实施例的栅极驱动电路的示意图。

图6为图5的栅极驱动电路中第i级移位寄存器的等效电路图。

图7为图5的栅极驱动电路的时序图。

图8为本发明第三实施例的栅极驱动电路的示意图。

图9为图8的栅极驱动电路的时序图。

其中，附图标记说明如下：

10 显示面板

100 基板

102、1021、1022、202、302 栅极驱动电路

104 控制集成电路

108 预充电单元

110 上拉单元

112 下拉单元

BT1、BT2 空白期间

CL1-CL8 时钟信号线

CLK1 第一时钟信号

CLK2 第二时钟信号

CP1 第一电容

CP2 第二电容

CS1-CS8 时钟信号

DR 显示区

EL 结束信号线

ES 结束信号

FR 帧数期间

IL 起始信号线

IN1 第一输入信号

IN2 第二输入信号

IS 起始信号

M1-M8 晶体管

OUT(i)、OUT(i-1)、OUT(i+1)、扫描信号

OUT(1)-OUT(N)

PR 周边区

SL 扫描线

SR(1)-SR(N)、SR(i) 移位寄存器

ST 扫描期间

ta-tn、t1-t23 时间点

VGL 参考电势

VL0 基准电势

VL1、VL2 电势

X1 第一节点

X2 第二节点

X3 第三节点

具体实施方式

为使本领域技术人员能更进一步了解本发明，以下特列举本发明的优选实施例，并配合附图详细说明本发明的构成内容及所欲达成的功效。须注意的是，附图均为简化的示意图，因此，仅显示与本发明有关的组件与组合关系，以对本发明的基本架构或实施方法提供更清楚的描述，而实际的组件与布局可能更为复杂。另外，为了方便说明，本发明的各附图中所示的组件并非以实际实施的数目、形状、尺寸做等比例绘制，其详细的比例可依照设计的需求进行调整。

须知悉的是，虽然术语第一、第二、第三…可用以描述多种组件，但组件并不以此术语为限。此术语仅用于区别说明书内单一组件与其他组件。权利要求中可不使用相同术语，而依照权利要求中元件宣告的顺序以第一、第二、第三…取代。因此，在下文说明书中，第一组件在权利要求中可能为第二组件。

请参考图1，其为本发明第一实施例的显示面板的示意图。本发明的一显示面板10可为各种类型的显示面板，例如液晶显示面板、电泳显示面板、有机发光显示面板或微型发光二极管显示面板，但不以此为限。如图1所示，显示面板10的基板100具有一表面，此表面包括一显示区DR以及设置在显示区DR外至少一侧的一周边区PR。在本实施例中，周边区PR环绕显示区DR，但不限于此。基板100可为硬质基板例如玻璃基板、塑料基板、石英基板或蓝宝石基板，也可为例如包含聚亚酰胺材料(polyimide，PI)或聚对苯二甲酸乙二酯材料(polyethylene terephthalate，PET)的可挠式基板，但不以此为限。显示面板10包括多条扫描线SL设置在显示区DR内，扫描线SL可例如由周边区PR延伸进显示区DR，并可和显示区DR内的子像素电连接。

显示面板10可包括至少一栅极驱动电路(gate driver circuit)102设置在周边区PR内，并设置在显示区DR的一侧。栅极驱动电路102可和扫描线SL电连接，并可传送扫描信号至扫描线SL以驱动显示区DR内的子像素。此外，栅极驱动电路102可和至少一控制集成电路(integrated circuit，IC)104电连接，控制集成电路104可传送控制信号(例如时钟信号、起始信号与结束信号)至栅极驱动电路102。其中，控制集成电路104亦可设置在周边区PR内，但不以此为限。在本实施例中，显示面板10包括两个栅极驱动电路1021、1022分别设置在显示区DR的两侧，但栅极驱动电路108与控制集成电路104的数量与设置位置都不以上述为限。如图1所示，在相邻的两条扫描线SL中，一条可和栅极驱动电路1021电连接，而另一条可和栅极驱动电路1022电连接。

本实施例的栅极驱动电路1021、1022为阵列基板行驱动(gate driver on array，GOA)电路结构，但不以此为限。在某些实施例中，栅极驱动电路102可制作为芯片后再设置在基板100上，或设置在可挠式或硬式电路板后再电连接至基板100上的连接垫，且所述连接垫电连接扫描线SL。举例来说，栅极驱动电路102可包括多条控制信号线(例如时钟信号线、起始信号线与结束信号线)，所述控制信号线可通过走线106电连接至控制集成电路104，以使控制集成电路104可传送控制信号(例如时钟信号、起始信号与结束信号)至栅极驱动电路102。下文将详细介绍栅极驱动电路102中的组件及其结构。

请参考图2，其为本发明第一实施例的栅极驱动电路的示意图，本实施例的栅极驱动电路102包含时钟信号线CL1-CL8、起始信号线IL、结束信号线EL和第1级至第N级移位寄存器SR(1)-SR(N)，其中N为大于或等于9的正整数，但不以此为限。时钟信号线CL1-CL8提供时钟信号CS1-CS8至对应的移位寄存器SR(1)-SR(N)。本发明的时钟信号线的数量不限为8条。在其他实施例中，时钟信号线的数量也可为4条或6条，但不以此为限。第1级至第N级移位寄存器SR(1)-SR(N)可以是GOA电路结构。

此外，起始信号线IL可提供起始信号IS至第1级移位寄存器SR(1)，且结束信号线EL可提供结束信号ES至第N级移位寄存器SR(N)。栅极驱动电路102可应用于双向扫描驱动，但不以此为限。本实施例的栅极驱动电路102可应用于顺向扫描驱动，但在某些实施例中，栅极驱动电路102也可应用于反向扫描驱动。当栅极驱动电路102应用于反向扫描驱动时，第N级移位寄存器SR(N)可接收起始信号，且第1级移位寄存器SR(1)可接收结束信号，但不以此为限。时钟信号线CL1-CL8、起始信号线IL和结束信号线EL可耦接一个或多个芯片，即时钟信号CS1-CS8、起始信号IS和结束信号ES可由此一个或多个芯片提供，例如驱动芯片和/或时序控制芯片等，但不限于此。

请参考图3，其为图2的栅极驱动电路中第i级移位寄存器的等效电路图。第i级(其中i是大于或等于1的一个正整数，例如是1至N的正整数)移位寄存器SR(i)包括一预充电单元108、一上拉单元110和一下拉单元112，其中预充电单元108和上拉单元110的一端耦接在一第一节点X1，而上拉单元110的另外一端的一第二节点X2可输出第i级扫描信号OUT(i)至对应的扫描线SL。预充电单元108接收一第一输入信号IN1或一第二输入信号IN2，且根据第一输入信号IN1或第二输入信号IN2控制第一节点X1的电势。预充电单元108包含一晶体管M1(或称为第一晶体管)和一晶体管M2(或称为第八晶体管)。在本实施例中，栅极驱动电路102是双向扫描的驱动电路，而在这些移位寄存器SR(1)-SR(N)中，晶体管M1的一第一端接收第一输入信号IN1，晶体管M1的一栅极耦接至晶体管M1的第一端，且晶体管M1的一第二端耦接至第一节点X1。晶体管M2的一第一端接收第二输入信号IN2，晶体管M2的一栅极耦接至晶体管M2的第一端，且晶体管M2的一第二端耦接至第一节点X1。在本文中，薄膜晶体管的“第一端”和“第二端”分别是指薄膜晶体管的源极和漏极，或者分别是指薄膜晶体管的漏极和源极。此外，在某些实施例中可包括单向扫描的栅极驱动电路，此时，在这些移位寄存器中可省略设置晶体管M2。

若移位寄存器SR(i)为第1级移位寄存器(即i为1)，则第一输入信号IN1为起始信号IS，且第二输入信号IN2为第(i+1)级移位寄存器SR(i+1)输出的扫描信号OUT(i+1)(即第2级扫描信号OUT(2))。若移位寄存器SR(i)为第2级至第(N-1)级移位寄存器中的任一移位寄存器(即i为2至(N-1)中的任一正整数)，则第一输入信号IN1和第二输入信号IN2分别为第(i-1)级移位寄存器SR(i-1)输出的第(i-1)级扫描信号OUT(i-1)和第(i+1)级移位寄存器SR(i+1)输出的第(i+1)级扫描信号OUT(i+1)。若移位寄存器SR(i)为第N级移位寄存器(即i为N)，则第一输入信号IN1为第(i-1)级移位寄存器SR(i-1)输出的扫描信号OUT(i-1)(即第(N-1)级扫描信号OUT(N-1))，且第二输入信号IN2为结束信号ES。藉此，栅极驱动电路102中的移位寄存器可依序从移位寄存器SR(1)至移位寄存器SR(N)输出扫描信号OUT(1)-OUT(N)到显示面板10的扫描线SL。需说明的是，当栅极驱动电路102为顺向扫描时，IS为起始信号而ES为结束信号；而当栅极驱动电路102为反向扫描时，ES为起始信号而IS则为结束信号。

上拉单元110和预充电单元108耦接在第一节点X1，上拉单元110接收一第一时钟信号CLK1，并依据第一节点X1的电势和第一时钟信号CLK1由第二节点X2输出扫描信号OUT(i)，其中第一时钟信号CLK1为时钟信号CS1-CS8中的任一个。在N为8的多倍数的实施例中，若i为1、9、…、(N-7)，则第一时钟信号CLK1为时钟信号CS1；若i为2、10、…、(N-6)，则第一时钟信号CLK1为时钟信号CS2；若i为3、11、…、(N-5)，则第一时钟信号CLK1为时钟信号CS3；若i为4、12、…、(N-4)，则第一时钟信号CLK1为时钟信号CS4；若i为5、13、…、(N-3)，则第一时钟信号CLK1为时钟信号CS5；若i为6、14、…、(N-2)，则第一时钟信号CLK1为时钟信号CS6；若i为7、15、…、(N-1)，则第一时钟信号CLK1为时钟信号CS7；若i为8、16、…、N，则第一时钟信号CLK1为时钟信号CS8。

上拉单元110包括一晶体管M4(或称为第四晶体管)和一第一电容CP1。晶体管M4的一栅极耦接至第一节点X1，晶体管M4的一第一端接收第一时钟信号CLK1，且晶体管M4的一第二端耦接至第二节点X2并可输出扫描信号OUT(i)。晶体管M4可电连接显示面板10中的一条扫描线SL，且晶体管M4可输出扫描信号OUT(i)到所述扫描线SL。第一电容CP1的一第一端耦接至第一节点X1和晶体管M4的栅极，且第一电容CP1的一第二端耦接至第二节点X2和晶体管M4的第二端。

如图3所示，预充电单元108、上拉单元110、和下拉单元112的一端耦接于第一节点X1，而上拉单元110和下拉单元112的另外一端耦接于第二节点X2。下拉单元112包括一晶体管M3(或称为第二晶体管)、一晶体管M5(或称为第五晶体管)、一晶体管M6(或称为第六晶体管)、一晶体管M7(或称为第七晶体管)、一晶体管M8(或称为第三晶体管)以及一第二电容CP2。本实施例的晶体管M1至晶体管M8可例如是薄膜晶体管。第二电容CP2的一第一端接收第一时钟信号CLK1。晶体管M5的一栅极耦接至第一节点X1，晶体管M5的一第一端接收参考电势VGL，且晶体管M5的一第二端耦接至第二电容CP2的一第二端。晶体管M6的一栅极耦接至第二电容CP2的第二端，晶体管M6的一第一端接收参考电势VGL，且晶体管M6的一第二端耦接至第一节点X1。晶体管M7的一栅极耦接至第二电容CP2的第二端，晶体管M7的一第一端接收参考电势VGL，且晶体管M7的一第二端耦接至第二节点X2。晶体管M3的一栅极接收一第二时钟信号CLK2，晶体管M3的一第一端接收一参考电势VGL，且晶体管M3的一第二端耦接至第一节点X1。晶体管M8的一栅极接收第二时钟信号CLK2，晶体管M8的一第一端接收参考电势VGL，且晶体管M8的一第二端耦接至第二节点X2。

举例来说，所述参考电势VGL可为栅极低电势(gate low voltage，VGL)，但不以此为限。在N为8的多倍数的实施例中，若i为1、9、…、(N-7)，则第二时钟信号CLK2为时钟信号CS6；若i为2、10、…、(N-6)，则第二时钟信号CLK2为时钟信号CS7；若i为3、11、…、(N-5)，则第二时钟信号CLK2为时钟信号CS8；若i为4、12、…、(N-4)，则第二时钟信号CLK2为时钟信号CS1；若i为5、13、…、(N-3)，则第二时钟信号CLK2为时钟信号CS2；若i为6、14、…、(N-2)，则第二时钟信号CLK2为时钟信号CS3；若i为7、15、…、(N-1)，则第二时钟信号CLK2为时钟信号CS4；若i为8、16、…、N，则第二时钟信号CLK2为时钟信号CS5，但不以此为限。

在一些第一实施例的变化实施例中，若i为1、9、…、(N-7)，则第二时钟信号CLK2为时钟信号CS5；若i为2、10、…、(N-6)，则第二时钟信号CLK2为时钟信号CS6；若i为3、11、…、(N-5)，则第二时钟信号CLK2为时钟信号CS7；若i为4、12、…、(N-4)，则第二时钟信号CLK2为时钟信号CS8；若i为5、13、…、(N-3)，则第二时钟信号CLK2为时钟信号CS1；若i为6、14、…、(N-2)，则第二时钟信号CLK2为时钟信号CS2；若i为7、15、…、(N-1)，则第二时钟信号CLK2为时钟信号CS3；若i为8、16、…、N，则第二时钟信号CLK2为时钟信号CS4。

在某些栅极驱动电路中，各级移位寄存器是和前两级移位寄存器及/或后两级移位寄存器电连接。在此情况下，不同级移位寄存器之间的连接导线的数量或需要互相跨线的次数较多。然而，在本实施例的栅极驱动电路102中，如图2和图3所示，各级移位寄存器SR(i)是和前一级移位寄存器SR(i-1)及/或后一级移位寄存器SR(i+1)电连接，或各级移位寄存器SR(i)接收前一级扫描信号OUT(i-1)及/或后一级扫描信号OUT(i+1)。因此，在本实施例的栅极驱动电路102中，可减少不同级移位寄存器之间的连接导线的数量或需要互相跨线的次数，使得连接导线的布线较为简单，或可缩小这些连接导线所占用的空间，并可进而缩减周边区PR的宽度。

此外，在某些栅极驱动电路中，各级移位寄存器可能包括十三个薄膜晶体管。然而，本实施例的各级移位寄存器SR(i)包括八个薄膜晶体管。因此，本实施例的栅极驱动电路102所占用的空间相对较小，进而可缩减周边区PR的宽度。另一方面，在采用dual-gate设计的显示面板中，由于移位寄存器的数量较一般显示面板多，使得各个移位寄存器在周边区PR内设置的空间条件更为严苛。然而，由于本实施例的移位寄存器的薄膜晶体管的数量和所占用的面积较少，因此可设置尺寸(如沟道宽度(channel width))较大的输出级薄膜晶体管，可确保移位寄存器有足够的输出电压来开启像素的薄膜晶体管和输入正确的电压值。

请参考图4，其为图2的栅极驱动电路的时序图。本实施例的栅极驱动电路102在一帧数期间(frame)内可具有一扫描期间与一空白期间。举例而言，帧数期间FR可包括扫描期间ST和扫描期间ST之前的空白期间BT1，但不以此为限。帧数期间FR也可包括扫描期间ST和扫描期间ST之后的空白期间BT2。为方便说明，图4中的空白期间BT1和空白期间BT2只绘出部分。举例而言，栅极驱动电路102可具有连续的多个帧数期间，其中一个扫描期间可位在两个空白期间之间，或是一个空白期间可位在两个扫描期间之间，但不以此为限。

请一并参考图2、图3及图4，当扫描期间ST开始时，起始信号IS在时间点ta由低电势升至高电势，第1级移位寄存器SR(1)的晶体管M1因起始信号IS而开启，且第一节点X1(1)的电势亦依据起始信号IS(第一输入信号IN1)从一基准电势VL0转变成一电势VL1。虽然晶体管M4因第一节点X1(1)的电势VL1而开启，但因时钟信号CS1处在低电势，扫描信号OUT(1)仍维持在低电势。

在时间点tb时，晶体管M4仍为开启，时钟信号CS1(第一时钟信号CLK1)由低电势升至高电势，且第一节点X1(1)的电势受第一电容CP1的耦合作用从电势VL1转变成电势VL2。此时，扫描信号OUT(1)(或第二节点X2(1))由低电势升至高电势，移位寄存器SR(1)依据第一节点X1(1)的电势和时钟信号CS1输出扫描信号OUT(1)至对应的扫描线SL，且第2级移位寄存器SR(2)的第一节点X1(2)因扫描信号OUT(1)而由基准电势VL0升至电势VL1。在扫描信号OUT(1)输出的同时，时钟信号CS6(第二时钟信号CLK2)具有低电势，使得移位寄存器SR(1)在输出扫描信号OUT(1)时晶体管M3和晶体管M8是关闭的，进而避免扫描信号OUT(1)受到影响。举例而言，电势VL2可大于电势VL1及基准电势VL0，且电势VL1可大于基准电势VL0，但不以此为限。

在时间点td时，时钟信号CS1由高电势降至低电势，使得第一节点X1(1)的电势从电势VL2转变成电势VL1。同时，扫描信号OUT(1)(或第二节点X2(1))由高电势降至低电势，并使得移位寄存器SR(1)停止输出扫描信号OUT(1)至对应的扫描线SL。

在时间点tf时，时钟信号CS6由低电势升至高电势，第1级移位寄存器SR(1)的晶体管M3因时钟信号CS6而开启，使得第一节点X1(1)的电势从电势VL1降至基准电势VL0，以重置第1级移位寄存器SR(1)。换言之，在扫描期间ST开始之后，传送第二时钟信号CLK2(如时钟信号CS6)的开始时间(如时间点tf)在传送第一时钟信号CLK1(如时钟信号CS1)的结束时间(如时间点td)之后。在本实施例中，第一节点X1(1)的电势并未随时钟信号CS1降至低电势而从电势VL2直接降至基准电势VL0，第一节点X1(1)在电势VL1维持一段时间(如从时间点td至时间点tf)，延长晶体管M4的操作时间。藉此，可使得扫描信号OUT(1)在结束时，其信号的波形的下降可较为陡直，进而提升信号处理的质量。

另一方面，虽然第1级移位寄存器SR(1)的晶体管M5在时间点ta至时间点tf之间因第一节点X1(1)的高电势而开启，但因晶体管M5的一端接收参考电势VGL，使得第1级移位寄存器SR(1)的一第三节点X3(1)维持在低电势，进而使得晶体管M6和晶体管M7为关闭。

在时间点th时，时钟信号CS1再次由低电势升至高电势。此时，在第1级移位寄存器SR(1)中，第三节点X3(1)受第二电容CP2的耦合作用从低电势转变成高电势，进而开启晶体管M6和晶体管M7。由于晶体管M6的一端接收参考电势VGL，可将第一节点X1(1)维持在低电势(如基准电势VL0或参考电势VGL)。另外，由于晶体管M7的一端接收参考电势VGL，可将第二节点X2(1)或扫描信号OUT(1)维持在低电势(如基准电势VL0或参考电势VGL)。在本实施例中，第二电容CP2可大于或等于晶体管M4中栅极和第一端(耦接第一时钟信号CLK1)之间的一寄生电容(或称为第三电容)，藉此，当第一时钟信号CLK1具有高电势时，第二电容CP2较大可使得晶体管M6或晶体管M7操作的效果较好，进而使得第一节点X1(1)或第二节点X2(1)更能维持在低电势。

此外，在时间点ti时，时钟信号CS6再次由低电势升至高电势。此时，在第1级移位寄存器SR(1)中，晶体管M3和晶体管M8因时钟信号CS6而开启，使得第一节点X1(1)的电势维持在低电势，并可将第二节点X2(1)或扫描信号OUT(1)维持在低电势。藉此，可在扫描信号OUT(1)结束之后避免第1级移位寄存器SR(1)发生异常动作。

在第2级移位寄存器SR(2)中，第一节点X1(2)的电势在时间点tb时从基准电势VL0转变成电势VL1。在时间点tc时，时钟信号CS2由低电势升至高电势，且第一节点X1(2)的电势从电势VL1转变成电势VL2。此时，扫描信号OUT(2)由低电势升至高电势，移位寄存器SR(2)输出扫描信号OUT(2)至对应的扫描线SL，且第3级移位寄存器SR(3)的第一节点X1(3)因扫描信号OUT(2)而由基准电势VL0升至电势VL1。

在时间点te时，时钟信号CS2由高电势降至低电势，使得第一节点X1(2)的电势从电势VL2转变成电势VL1。同时，扫描信号OUT(2)由高电势降至低电势，并使得移位寄存器SR(2)停止输出扫描信号OUT(2)至对应的扫描线SL。在时间点tg时，时钟信号CS7由低电势升至高电势，第2级移位寄存器SR(2)的第一节点X1(2)的电势从电势VL1降至基准电势VL0，以重置第2级移位寄存器SR(2)。本实施例的栅极驱动电路102中的其余移位寄存器SR(3)-SR(N)的运作方式与上述说明相似，故在此不再赘述。在顺向扫描时，移位寄存器SR(1)-SR(N)可透过第一输入信号IN1(起始信号IS或扫描信号OUT(i-1))依序启动，而在反向扫描时，移位寄存器SR(N)-SR(1)可透过第二输入信号IN2(结束信号ES或扫描信号OUT(i+1))依序启动。例如，结束信号ES在时间点tm到时间点tn内可具有高电势，所述结束信号ES可做为反向扫描时的起始信号，但不以此为限。

在一些实施例中，在扫描期间ST内，时钟信号CS1-CS8中的任一个(亦或第一时钟信号CLK1或第二时钟信号CLK2)可包括重复的多个周期，其中一个周期可包括P个时间单位。另在其中一个周期中，时钟信号CS1-CS8中的任一个可在Q个时间单位内具有高电势(或称为第一电势)，所述时钟信号可在(P-Q)个时间单位内具有低电势(或称为第二电势)，且第一电势可高于第二电势，其中P大于Q且P、Q皆为正整数。

举例而言，在本实施例的扫描期间ST中，各个时钟信号(如时钟信号CS1)可包括重复的周期，每一周期中时钟信号可具有高电势及低电势，其中具有高电势的时间可以是六个时间单位(如时间点tb到时间点td，或Q是6)，具有低电势的时间可以是十个时间单位(如时间点td到时间点th，或(P-Q)是10，即P是16)，且每一时间单位可以是一条扫描线SL的扫描时间，但不以此为限。

在某些栅极驱动电路中，各级移位寄存器是和前两级移位寄存器及/或后两级移位寄存器电连接。在此情况下，当第1级和第2级移位寄存器共享一条起始信号线或起始信号时，会使得第1级和第2级移位寄存器的第一节点的预充时间不同，进而使得第1级和第2级移位寄存器输出的扫描信号的波形有所差别。倘若要避免上述问题，则需设置两条起始信号线，提供两个起始信号分别至第1级和第2级移位寄存器。此作法将使得栅极驱动电路所占用的空间增加。然而，在本实施例的栅极驱动电路102中，各级移位寄存器SR(i)是和前一级移位寄存器SR(i-1)及/或后一级移位寄存器SR(i+1)电连接。因此，在本实施例的栅极驱动电路102中，只需一条起始信号线IL提供起始信号IS至第1级移位寄存器SR(1)即可，并且如图4所示，第1级和第2级移位寄存器SR(1)、SR(2)的第一节点X1(1)、X1(2)的预充时间相等，进而可得到具有相同波形的第1级和第2级移位寄存器SR(1)、SR(2)所输出的扫描信号OUT(1)、OUT(2)，进而提升信号处理的质量。

在本实施例中，第一时钟信号CLK1和第二时钟信号CLK2在空白期间内可具有高电势(或称为第一电势)，且所述高电势可例如高于参考电势VGL。如图4，时钟信号CS1-CS8在空白期间BT1和空白期间BT2中的至少一段时间内可具有高电势，且时钟信号CS1-CS8在空白期间BT1和空白期间BT2中具有高电势的时间至少超过一个时间单位。此时，在各级移位寄存器中，晶体管M3和晶体管M8可因第二时钟信号CLK2而开启，晶体管M6和晶体管M7可因第一时钟信号CLK1而开启，使得第一节点X1及第二节点X2的电势能够维持在低电势(如基准电势VL0或参考电势VGL)。藉此，可避免移位寄存器在空白期间发生异常动作，进而避免画面发生异常(如横纹)。

以第1级移位寄存器SR(1)(当i是1时)为例，在接近空白期间BT1结束并接近扫描期间ST起始的时段内，第一时钟信号CLK1(如时钟信号CS1)在一时间点tj可从高电势降到低电势(或称为第二电势)，其中第一电势可高于第二电势。藉此可使得晶体管M6和晶体管M7是关闭的。如此一来，在扫描期间ST开始(如时间点ta)并在第1级移位寄存器SR(1)接收起始信号IS时，起始信号IS可具有高电势，而时钟信号CS1可具有低电势。另外，时钟信号CS2在一时间点tk可从高电势降到低电势，使得第2级移位寄存器SR(2)在接收扫描信号OUT(1)时(如时间点tb)，时钟信号CS1可具有高电势，而时钟信号CS2可具有低电势。其余移位寄存器可依上述说明以此类推。

另一方面，在扫描期间ST开始之后，时钟信号CS6(第1级移位寄存器SR(1)的第二时钟信号CLK2)在时间点tb从高电势降到低电势。换言之，在第1级移位寄存器SR(1)依据时钟信号CS1输出扫描信号OUT(1)时，时钟信号CS1具有高电势，且时钟信号CS6具有低电势。此外，时钟信号CS6在起始信号IS具有高电势的期间(当第1级移位寄存器SR(1)的第一节点X1(1)预充电时)内降到低电势，且时钟信号CS6具有高电势的时间可和起始信号IS具有高电势的时间部分重叠或不重叠，以避免影响到第1级移位寄存器SR(1)预充电的效果。另外，时钟信号CS7可在时钟信号CS1具有高电势的期间(当第2级移位寄存器SR(2)的第一节点X1(2)预充电时)内降到低电势，且时钟信号CS7具有高电势的时间可和时钟信号CS1具有高电势的时间部分重叠或不重叠，以避免影响到第2级移位寄存器SR(2)预充电的效果。其余时钟信号可依上述说明以此类推。

对于空白期间BT2，可在各级移位寄存器输出完扫描信号之后，或是在扫描期间ST内各级移位寄存器的第一时钟信号CLK1及第二时钟信号CLK2所对应的时钟信号传送结束之后，将时钟信号CS1-CS8在一时间点tl(但不限于此)从低电势升高到高电势，且时钟信号CS1-CS8在空白期间BT2中具有高电势的时间至少超过一个时间单位。

本发明的栅极驱动电路并不以上述实施例为限。下文将继续揭示本发明的其它实施例，然为了简化说明并突显各实施例之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分作赘述。

请参考图5到图7，图5为本发明第二实施例的栅极驱动电路的示意图，图6为图5的栅极驱动电路中第i级移位寄存器的等效电路图，而图7为图5的栅极驱动电路的时序图。为方便说明，图7示出一部分的空白期间BT1和一部分的扫描期间ST的时序变化，且图7示出和第1级和第2级移位寄存器SR(1)、SR(2)相关的部分信号的时序变化。不同于第一实施例，本实施例的栅极驱动电路202是单向扫描的驱动电路并包含四条时钟信号线。如图5所示，栅极驱动电路202可包含时钟信号线CL1-CL4，并如图6所示，栅极驱动电路202的移位寄存器SR(i)中可省略设置图3中的晶体管M2，但不以此为限。

在本实施例中，N可以是大于或等于5的正整数，但不以此为限。如图5和图6所示，在N为4的多倍数的实施例中，若i为1、5、…、(N-3)，则第一时钟信号CLK1为时钟信号CS1；若i为2、6、…、(N-2)，则第一时钟信号CLK1为时钟信号CS2；若i为3、7、…、(N-1)，则第一时钟信号CLK1为时钟信号CS3；若i为4、8、…、N，则第一时钟信号CLK1为时钟信号CS4。另一方面，若i为1、5、…、(N-3)，则第二时钟信号CLK2为时钟信号CS3；若i为2、6、…、(N-2)，则第二时钟信号CLK2为时钟信号CS4；若i为3、7、…、(N-1)，则第二时钟信号CLK2为时钟信号CS1；若i为4、8、…、N，则第二时钟信号CLK2为时钟信号CS2，但不以此为限。

在一些第二实施例的变化实施例中，若i为1、5、…、(N-3)，则第二时钟信号CLK2为时钟信号CS4；若i为2、6、…、(N-2)，则第二时钟信号CLK2为时钟信号CS1；若i为3、7、…、(N-1)，则第二时钟信号CLK2为时钟信号CS2；若i为4、8、…、N，则第二时钟信号CLK2为时钟信号CS3，但不以此为限。

因此，本实施例的移位寄存器SR(i)重置的时间和第一实施例不同。如图7所示(可一并参考图5及图6)，在本实施例的第1级移位寄存器SR(1)中，时钟信号CS3在时间点t12时由低电势升至高电势，第1级移位寄存器SR(1)的第一节点X1(1)的电势则从电势VL1降至基准电势VL0，以重置第1级移位寄存器SR(1)。另一方面，时钟信号CS4在时间点t14时由低电势升至高电势，第2级移位寄存器SR(2)的第一节点X1(2)的电势从电势VL1降至基准电势VL0，以重置第2级移位寄存器SR(2)。

在本实施例的扫描期间ST中，各个时钟信号(如时钟信号CS1)具有高电势的时间可以是三个时间单位(如时间点t8到时间点t11，或Q是3)，且各个时钟信号具有低电势的时间可以是五个时间单位(如时间点t11到时间点t16，或(P-Q)是5，即P是8)。每一时间单位可以是一条扫描线SL的扫描时间。另如图7所示，时钟信号CS1-CS4在空白期间BT1中的至少一段时间内可具有高电势，且时钟信号CS1-CS4在空白期间BT1中具有高电势的时间至少超过一个时间单位。此外，本实施例的栅极驱动电路202的其余运作方式、特征和功效可和第一实施例相似，故在此不再赘述。

请参考图8和图9，图8为本发明第三实施例的栅极驱动电路的示意图，而图9为图8的栅极驱动电路的时序图。为方便说明，图9示出一部分的空白期间BT1和一部分的扫描期间ST的时序变化，且图9示出和第1级和第2级移位寄存器SR(1)、SR(2)相关的部分信号的时序变化。类似于第二实施例，本实施例的栅极驱动电路302是单向扫描的驱动电路，但不同于第二实施例，本实施例的栅极驱动电路302包含六条时钟信号线。

如图8所示，栅极驱动电路302包含时钟信号线CL1-CL6，其中N可以是大于或等于7的正整数，但不以此为限。如图8和图6所示，在N为6的多倍数的实施例中，若i为1、7、…、(N-5)，则第一时钟信号CLK1为时钟信号CS1；若i为2、8、…、(N-4)，则第一时钟信号CLK1为时钟信号CS2；若i为3、9、…、(N-3)，则第一时钟信号CLK1为时钟信号CS3；若i为4、10、…、(N-2)，则第一时钟信号CLK1为时钟信号CS4；若i为5、11、…、(N-1)，则第一时钟信号CLK1为时钟信号CS5；若i为6、12、…、N，则第一时钟信号CLK1为时钟信号CS6。另一方面，若i为1、7、…、(N-5)，则第二时钟信号CLK2为时钟信号CS4；若i为2、8、…、(N-4)，则第二时钟信号CLK2为时钟信号CS5；若i为3、9、…、(N-3)，则第二时钟信号CLK2为时钟信号CS6；若i为4、10、…、(N-2)，则第二时钟信号CLK2为时钟信号CS1；若i为5、11、…、(N-1)，则第二时钟信号CLK2为时钟信号CS2；若i为6、12、…、N，则第二时钟信号CLK2为时钟信号CS3。

在一些第三实施例的变化实施例中，若i为1、7、…、(N-5)，则第二时钟信号CLK2为时钟信号CS5；若i为2、8、…、(N-4)，则第二时钟信号CLK2为时钟信号CS6；若i为3、9、…、(N-3)，则第二时钟信号CLK2为时钟信号CS1；若i为4、10、…、(N-2)，则第二时钟信号CLK2为时钟信号CS2；若i为5、11、…、(N-1)，则第二时钟信号CLK2为时钟信号CS3；若i为6、12、…、N，则第二时钟信号CLK2为时钟信号CS4，但不以此为限。

因此，本实施例的移位寄存器SR(i)重置的时间和第二实施例不同。如图9所示(可一并参考图8及图6)，在本实施例的第1级移位寄存器SR(1)中，时钟信号CS4在时间点t19时由低电势升至高电势，第1级移位寄存器SR(1)的第一节点X1(1)的电势则从电势VL1降至基准电势VL0，以重置第1级移位寄存器SR(1)。另一方面，时钟信号CS5在时间点t21时由低电势升至高电势，第2级移位寄存器SR(2)的第一节点X1(2)的电势从电势VL1降至基准电势VL0，以重置第2级移位寄存器SR(2)。

在本实施例的扫描期间ST中，各个时钟信号(如时钟信号CS1)具有高电势的时间可以是三个时间单位(如时间点t13到时间点t16，或Q是3)，且各个时钟信号具有低电势的时间可以是九个时间单位(图未示)，或(P-Q)是9，即P是12。另如图7所示，时钟信号CS1-CS6在空白期间BT1中的至少一段时间内可具有高电势，且时钟信号CS1-CS6在空白期间BT1中具有高电势的时间至少超过一个时间单位。此外，本实施例的栅极驱动电路302的其余运作方式、特征和功效可和第一实施例相似，故在此不再赘述。

值得一提的是，第一实施例的栅极驱动电路102也可以是单向扫描的驱动电路，其中栅极驱动电路102的移位寄存器SR(i)(如图3)可省略设置晶体管M2，如图6所示。此外，第二实施例的栅极驱动电路202和第三实施例的栅极驱动电路302也可以是双向扫描的驱动电路，其中移位寄存器SR(i)(如图6)可包括晶体管M2，如图3所示。

综上所述，在本发明的栅极驱动电路中，各级移位寄存器是和前一级移位寄存器及/或后一级移位寄存器电连接，可减少不同级移位寄存器之间的连接导线的数量或需要互相跨线的次数。此外，本发明减少各级移位寄存器中的薄膜晶体管的数量。因此，本发明的栅极驱动电路所占用的空间相对较小，进而可缩减***区或边框的宽度。此外，在本发明中，第一时钟信号和第二时钟信号在空白期间内可具有高电势，使得第一节点及第二节点的电势能够维持在低电势或基准电势。藉此，可避免移位寄存器在空白期间发生异常动作，进而避免画面发生异常(如横纹)。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种栅极驱动电路，用以驱动一显示面板，其特征在于，所述栅极驱动电路在一帧数期间内具有一扫描期间与一空白期间，且所述栅极驱动电路包括：

复数级移位寄存器，在所述扫描期间依序输出多个扫描信号至所述显示面板，其中第i级移位寄存器包括：

一预充电单元，用以接收一第一输入信号，且依据所述第一输入信号控制一第一节点的电势，其中所述预充电单元包括一第一晶体管，所述第一晶体管的一第一端接收所述第一输入信号，所述第一晶体管的一栅极耦接至所述第一晶体管的所述第一端，且所述第一晶体管的一第二端耦接至所述第一节点；

一上拉单元，所述上拉单元和所述预充电单元耦接在所述第一节点，所述上拉单元接收一第一时钟信号，并依据所述第一节点的电势和所述第一时钟信号由一第二节点输出一第i级扫描信号，其中i是大于或等于1的一个正整数，所述上拉单元包括：

一第四晶体管，所述第四晶体管的一栅极耦接至所述第一节点，所述第四晶体管的一第一端接收所述第一时钟信号，且所述第四晶体管的一第二端耦接至所述第二节点；以及

一第一电容，所述第一电容的一第一端耦接至所述第一节点，且所述第一电容的一第二端耦接至所述第二节点；以及

一下拉单元，包括：

一第二晶体管，所述第二晶体管的一栅极接收一第二时钟信号，所述第二晶体管的一第一端接收一参考电势，且所述第二晶体管的一第二端耦接至所述第一节点；

一第三晶体管，所述第三晶体管的一栅极接收所述第二时钟信号，所述第三晶体管的一第一端接收所述参考电势，且所述第三晶体管的一第二端耦接至所述第二节点；

一第二电容，所述第二电容的一第一端接收所述第一时钟信号；一第五晶体管，所述第五晶体管的一栅极耦接至所述第一节点，所述第五晶体管的一第一端接收所述参考电势，且所述第五晶体管的一第二端耦接至所述第二电容的一第二端；

一第六晶体管，所述第六晶体管的一栅极耦接至所述第二电容的所述第二端，所述第六晶体管的一第一端接收所述参考电势，且所述第六晶体管的一第二端耦接至所述第一节点；以及

一第七晶体管，所述第七晶体管的一栅极耦接至所述第二电容的所述第二端，所述第七晶体管的一第一端接收所述参考电势，且所述第七晶体管的一第二端耦接至所述第二节点，其中在所述空白期间内，所述第一时钟信号和所述第二时钟信号具有一第一电势，且所述第一电势高于所述参考电势，

其中所述第二电容大于或等于所述第四晶体管中所述栅极和所述第一端之间的一第三电容。

2.如权利要求1所述的栅极驱动电路，其特征在于，当i是1时，所述第一输入信号是一起始信号，以及当i是大于或等于2的一正整数时，所述第一输入信号是第(i-1)级移位寄存器输出的一第(i-1)级扫描信号。

3.如权利要求1所述的栅极驱动电路，其特征在于，所述预充电单元还包括一第八晶体管，所述第八晶体管的一第一端接收一第二输入信号，所述第八晶体管的一栅极耦接至所述第八晶体管的所述第一端，所述第八晶体管的一第二端耦接至所述第一节点，且所述预充电单元依据所述第二输入信号控制所述第一节点的电势。

4.如权利要求1所述的栅极驱动电路，其特征在于，在所述扫描期间开始之后并在所述第i级移位寄存器依据所述第一时钟信号输出所述第i级扫描信号时，所述第一时钟信号具有所述第一电势，所述第二时钟信号具有一第二电势，且所述第一电势高于所述第二电势。

5.如权利要求1所述的栅极驱动电路，其特征在于，在所述扫描期间开始之后，传送所述第二时钟信号的开始时间在传送所述第一时钟信号的结束时间之后。

6.如权利要求1所述的栅极驱动电路，其特征在于，当i是1时，所述第一输入信号是一起始信号，在所述扫描期间开始并在一第一级移位寄存器接收所述起始信号时，所述起始信号具有所述第一电势，且所述第一级移位寄存器所接收的所述第一时钟信号具有一第二电势，且所述第一电势高于所述第二电势。

7.如权利要求1所述的栅极驱动电路，其特征在于，在所述扫描期间内，所述第一时钟信号或所述第二时钟信号包括重复的多个周期，所述多个周期的其中一个周期包括P个时间单位，以及

在所述其中一个周期中，所述第一时钟信号或所述第二时钟信号在Q个时间单位内具有所述第一电势，所述第一时钟信号或所述第二时钟信号在(P-Q)个时间单位内具有一第二电势，且所述第一电势高于所述第二电势，其中P大于Q且P、Q皆为正整数。