CN113141476A - 一种高低频串行图像数据的训练方法 - Google Patents
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Abstract
一种高低频串行图像数据的训练方法,涉及CMOS图像数据训练方法,解决现有串行图像的数据率低于200Mbps时,存在检测不到串行图像数据的跳变沿;对于高频时钟,串并转换采用Iserdes可能遇到并行数据偏差半个字的情况的问题,针对低频应用,使用IDDR的双沿采样,拓宽采样时钟对串行图像数据的采样范围,获取最佳的采样位置,有利于避免温度漂移的影响。本发明中,针对高频应用,使用Iserdes进行串并转换,高频时钟仅驱动io资源,可在更高的频率下应用。在低频的并行时钟域,采用不同延时相位的并行字段数据组合,克服随温度漂移而出现的并行数偏差半个字(word),保证训练的稳定可靠。
Description
技术领域
本发明涉及一种CMOS图像数据的训练方法,具体涉及一种分别针对低频和高频应用的串行CMOS图像数据训练方法。
背景技术
CMOS探测器通常输出串行模式的图像数据,为进行串行图像数据的位校正,寻找最佳采样位置,通常会使用输入输出延迟单元(IODELAY)元件。IODELAY元件的参考时钟分为两种,200MHz和300MHz;当串行图像的数据率高于200MHz,则进行数据跳变沿位置检测时必然能检测到两个跳变沿位置;而当串行图像的数据率低于200Mbps时,则可能存在检测不到串行图像数据的跳变沿。对于高频时钟,串并转换采用可控的串并转换器(Ierdes)可能遇到并行数据偏差半个字的情况。
发明内容
本发明为解决现有串行图像的数据率低于200Mbps时,存在检测不到串行图像数据的跳变沿;对于高频时钟,串并转换采用Iserdes可能遇到并行数据偏差半个字的情况的问题,提供一种高低频串行图像数据的训练方法。
一种高低频串行图像数据的训练方法,该方法基于CMOS成像***实现,所述CMOS的成像***包括电源转换电路、成像探测器、驱动和控制电路、成像控制器、数传接口电路、存储器和控制接口电路;
所述电源转换电路为各部分提供供电电源;外部输入的控制通信信号经控制接口电路送入成像控制器,所述成像控制器产生的驱动和控制信号经驱动和控制电路后,送入成像探测器;所述存储器存储非均匀校正系数;成像探测器输出的数字图像数据,经成像控制器处理后,经数传接口电路输出;
在低频CMOS数据训练中,所述成像控制器内部还包含输入双沿采样触发器IDDR、双路复用器MUX、p位移位寄存器p bit shifter和数据缓冲器data_buffer;
串行图像数据经成像控制器内的差分转单端的转换器转换后输入至IODELAY,所述IODELAY输出延迟后的串行信号传送至IDDR;
设定IDDR的采样时钟serial_clk的时钟频率为串行图像数据的频率,所述IDDR输出两路采样信号至MUX,所述MUX根据上升或下降沿的控制信号IDDR_sel选择采样信号,经复用选择的采样信号传送到p bit shifter,所述p bit shifter输出p位并行数据,送入data_buffer;
所述data_buffer输出跨时钟域后的并行数据,然后送入可控并行移位寄存器,所述可控并行移位寄存器输出进行通道训练后的并行数据;
在高频CMOS数据训练中,所述成像控制器包括MUX和data_buffer和三个D触发器;
串行图像数据经成像控制器内的差分转单端的转换器转换后输入至IODELAY,所述IODELAY输出延迟后的串行信号送入Iserdes转换为p/2位宽的并行数据;
p/2位宽的并行数据经三个D触发器进行延迟后,输入至MUX,所述MUX根据串行图像数据是最低位LSB在前还是最高位MSB在前进行数p位并行数据的组合,同时受字校正控制信号Mux_sel的控制;每次字校正需要训练的次数为2p,当次数达到p时字校正控制信号Mux_sel的电平值取反;
将p位数据的组合送入data_buffer,所述data_buffer输出跨时钟域后的并行数据,并送入可控并行移位寄存器,所述可控并行移位寄存器输出进行通道训练后的并行数据。
本发明的有益效果:
1、本发明所述的训练方法中,针对低频应用,使用IDDR的双沿采样,拓宽采样时钟对串行图像数据的采样范围,获取最佳的采样位置,有利于避免温度漂移的影响。
2、本发明所述的训练方法中,针对高频应用,使用Iserdes进行串并转换,高频时钟仅驱动io资源,可在更高的频率下应用。在低频的并行时钟域,采用不同延时相位的并行字段数据组合,克服随温度漂移而出现的并行数偏差半个字(word),保证训练的稳定可靠。
附图说明
图1为CMOS成像***结构框图;
图2为本发明所述的一种高低频串行图像数据的训练方法中低频CMOS数据训练***框图;
图3为本发明所述的一种高低频串行图像数据的训练方法中高频CMOS数据训练***框图。
具体实施方式
结合图1至图3说明本实施方式,一种高低频串行图像数据的训练方法,该方法基于CMOS成像***实现,CMOS的成像***如图1所示,主要包括电源转换电路、成像探测器、驱动和控制电路、成像控制器、数传接口电路、存储器和控制接口电路。电源转换电路为各部分提供供电电源;外部输入的控制通信信号经控制接口电路,送入成像控制器;成像控制器产生的驱动和控制信号,经驱动和控制电路后,送入成像探测器;存储器存储非均匀校正系数;成像探测器输出的数字图像数据,经成像控制器处理后,经数传接口电路输出。
结合图2说明本实施方式,本实施方式中,对于低频CMOS数据训练应用,成像控制器内部除常规元件外,还包含有输入双沿采样触发器IDDR、双路复用器MUX、p位移位寄存器p bit shifter和数据缓冲器data_buffer;
串行图像数据经成像控制器内的差分转单端的转换器转换后输入至IODELAY,所述IODELAY输出延迟后的串行信号传送至IDDR;
设定IDDR的采样时钟serial_clk的时钟频率为串行图像数据的频率,所述IDDR输出两路采样信号至MUX,所述MUX根据上升或下降沿的控制信号IDDR_sel选择采样信号,经复用选择的采样信号传送到p bit shifter,所述p bit shifter输出p位并行数据,送入data_buffer;
所述data_buffer输出跨时钟域后的并行数据,然后送入可控并行移位寄存器,所述可控并行移位寄存器输出进行通道训练后的并行数据;
本实施方式中,所述IDDR的采样时钟serial_clk的时钟频率为串行图像数据的频率,而非串行图像数据的频率的一半。IDDR输出的两路采样数据,并非同时使用,而是根据上升或下降沿的控制信号IDDR_sel进行选择。采样时钟serial_clk的时钟频率fserial_clk大于IODELAY的参考时钟频率fIODELAY的一半。
所述IODELAY元件的tap个数为2n,n为大于1的正整数;则本实施方式中可用的tap个数为2n+1。上升或下降沿输出的选择信号IDDR_sel的电平值为***tap数的最高位。
本实施方式中,所述p bit shifter输出数据的有效信号所对应的计数器,以串行时钟频率进行p个计数值循环;p为并行数据的位宽。字校正的两种方法:(1)在恒定的p bitshifter计数位置输出并行数据;在每次字校正调整时p bit shifter的计数值保持一次;非字校正时p bit shifter计数值在serial_clk的同步下进行p个计数值的循环变化;(2)每次字校正时输出有效数据的位置移动一次,p bit shifter计数值在serial_clk的同步下进行p个计数值的循环变化。
本实施方式中,所述data_buffer跨时钟域的方案为:写入时钟为采样时钟serial_clk;写使能为数据有效信号,占空比为1/p;写操作地址在数据有效信号的上升沿位置递增。读时钟为并行时钟,频率为serial_clk的1/p;读操作为恒定使能;读操作地址在并行时钟同步下递增。
每次上电或重新训练,都需要对data_buffer的初始读写地址进行初始化;读地址和写地址二者初始化地址差值大于2;
结合图3说明本实施方式,对于高频CMOS数据训练应用:成像控制器内部除常规元件外,还包含有三个D触发器(第一D触发器,第二D触发器和第三D触发器)、一个MUX和一个data_buffer。
串行图像数据经成像控制器内的差分转单端的转换器转换后输入至IODELAY,所述IODELAY输出延迟后的串行信号送入Iserdes转换为p/2位宽的并行数据;
p/2位宽的并行数据经三个D触发器进行延迟后,输入至MUX,所述MUX根据串行图像数据是最低位LSB在前还是最高位MSB在前进行数p位并行数据的组合,同时受字校正控制信号Mux_sel的控制;每次字校正需要训练的次数为2p,当次数达到p时字校正控制信号Mux_sel的电平值取反;
将p位数据的组合Data_out_bbuf送入data_buffer,所述data_buffer输出跨时钟域后的并行数据,并送入可控并行移位寄存器,所述可控并行移位寄存器输出进行通道训练后的并行数据。
本实施方式中,可控的串并转换器Iserdes进行的位宽变换为p/2,***包含串行时钟域、2倍并行时钟域和并行时钟域;
在MUX内根据串行图像数据是最低位LSB在前还是最高位MSB在前进行数p位并行数据的组合,同时受字校正控制信号Mux_sel的控制;每次字校正需要训练的次数为2p,当次数达到p时Mux_sel的电平值取反。
输出并行数据p_data的组合为:
式中,符号&为并置运算符,data_t1为经第一D触发器的延迟值,data_t2为经第二D触发器的延迟值,data_t3为经第三D触发器的延迟值。
本实施方式中,电源转换电路采用510的DCDC模块;成像探测器使用长光辰芯公司的TDICMOS探测器;驱动和控制电路主要基于电平转换芯片164245;成像控制器主要采用上海复旦微电子公司的FPGA和刷新芯片;数传接口电路采用TLK2711芯片,控制接口电路主要采用54AC14、DS26LV31和DS26LV32;存储器采用3D PLUS公司的MRAM。
Claims (8)
1.一种高低频串行图像数据的训练方法,该方法基于CMOS成像***实现,所述CMOS的成像***包括电源转换电路、成像探测器、驱动和控制电路、成像控制器、数传接口电路、存储器和控制接口电路;
所述电源转换电路为各部分提供供电电源;外部输入的控制通信信号经控制接口电路送入成像控制器,所述成像控制器产生的驱动和控制信号经驱动和控制电路后,送入成像探测器;所述存储器存储非均匀校正系数;成像探测器输出的数字图像数据,经成像控制器处理后,经数传接口电路输出;
其特征是:
在低频CMOS数据训练中,所述成像控制器内部还包含输入双沿采样触发器IDDR、双路复用器MUX、p位移位寄存器p bit shifter和数据缓冲器data_buffer;
串行图像数据经成像控制器内的差分转单端的转换器转换后输入至IODELAY,所述IODELAY输出延迟后的串行信号传送至IDDR;
设定IDDR的采样时钟serial_clk的时钟频率为串行图像数据的频率,所述IDDR输出两路采样信号至MUX,所述MUX根据上升或下降沿的控制信号IDDR_sel选择采样信号,经复用选择的采样信号传送到p bit shifter,所述p bit shifter输出p位并行数据,送入data_buffer;
所述data_buffer输出跨时钟域后的并行数据,然后送入可控并行移位寄存器,所述可控并行移位寄存器输出进行通道训练后的并行数据;
在高频CMOS数据训练中,所述成像控制器包括MUX和data_buffer和三个D触发器;
串行图像数据经成像控制器内的差分转单端的转换器转换后输入至IODELAY,所述IODELAY输出延迟后的串行信号送入Iserdes转换为p/2位宽的并行数据;
p/2位宽的并行数据经三个D触发器进行延迟后,输入至MUX,所述MUX根据串行图像数据是最低位LSB在前还是最高位MSB在前进行数p位并行数据的组合,同时受字校正控制信号Mux_sel的控制;每次字校正需要训练的次数为2p,当次数达到p时字校正控制信号Mux_sel的电平值取反;
将p位数据的组合送入data_buffer,所述data_buffer输出跨时钟域后的并行数据,并送入可控并行移位寄存器,所述可控并行移位寄存器输出进行通道训练后的并行数据。
3.根据权利要求1所述的一种高低频串行图像数据的训练方法,其特征在于:所述IODELAY的tap个数为2n,n为大于1的正整数;则本***可用的tap个数为2n+1,上升或下降沿的控制信号IDDR_sel的电平值为***tap数的最高位。
4.根据权利要求1所述的一种高低频串行图像数据的训练方法,其特征在于:p bitshifter输出数据的有效信号所对应的计数器,以串行时钟频率进行p个计数值循环变化;p为并行数据的位宽;
字校正的两种方法:(1)在恒定的计数位置输出并行数据;在每次字校正调整时,计数值在一个时钟周期保持不变;非字校正时,计数值在采样时钟serial_clk的同步下进行p个计数值的循环变化;
(2)每次字校正时输出有效数据的位置移动一次,计数值在采样时钟serial_clk的同步下进行p个计数值的循环变化。
5.根据权利要求1所述的一种高低频串行图像数据的训练方法,其特征在于:data_buffer跨时钟域的方法为:写入时钟为采样时钟serial_clk;写使能为数据有效信号,占空比为1/p;写操作地址在数据有效信号的上升沿位置递增。
读操作的时钟频率为并行数据的时钟频率,频率为采样时钟serial_clk频率的1/p;读操作为恒定使能,读操作地址在并行时钟同步下递增。
6.根据权利要求5所述的一种高低频串行图像数据的训练方法,其特征在于:每次上电或重新训练,需要对data_buffer的初始读写地址进行初始化;读地址和写地址初始化地址差值大于2。
7.根据权利要求1所述的一种高低频串行图像数据的训练方法,其特征在于:
在MUX内根据串行图像数据是最低位LSB在前还是最高位MSB在前进行数p位并行数据的组合,同时受字校正控制信号Mux_sel的控制;每次字校正需要训练的次数为2p,当次数达到p时字校正控制信号Mux_sel的电平值取反。
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