CN112992843B - 薄膜覆晶封装结构和其制作方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000010409 thin film Substances 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 46
- 238000002161 passivation Methods 0.000 claims abstract description 35
- 229910000679 solder Inorganic materials 0.000 claims abstract description 21
- 239000000084 colloidal system Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 49
- 229910052737 gold Inorganic materials 0.000 claims description 29
- 239000010931 gold Substances 0.000 claims description 29
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 25
- 238000007654 immersion Methods 0.000 claims description 25
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 22
- 238000007747 plating Methods 0.000 claims description 22
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052802 copper Inorganic materials 0.000 claims description 13
- 239000010949 copper Substances 0.000 claims description 13
- 229910052759 nickel Inorganic materials 0.000 claims description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 8
- 238000004381 surface treatment Methods 0.000 claims description 8
- BSIDXUHWUKTRQL-UHFFFAOYSA-N nickel palladium Chemical compound [Ni].[Pd] BSIDXUHWUKTRQL-UHFFFAOYSA-N 0.000 claims description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 5
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 239000004332 silver Substances 0.000 claims description 5
- 230000006835 compression Effects 0.000 claims description 3
- 238000007906 compression Methods 0.000 claims description 3
- 238000007772 electroless plating Methods 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 238000002791 soaking Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 23
- -1 halogen ions Chemical class 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 239000008393 encapsulating agent Substances 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- 238000013508 migration Methods 0.000 description 5
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 4
- 229910001431 copper ion Inorganic materials 0.000 description 4
- 239000006023 eutectic alloy Substances 0.000 description 3
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 3
- 229910021645 metal ion Inorganic materials 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 230000007488 abnormal function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 230000032798 delamination Effects 0.000 description 2
- 230000005496 eutectics Effects 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- LIMFPAAAIVQRRD-BCGVJQADSA-N N-[2-[(3S,4R)-3-fluoro-4-methoxypiperidin-1-yl]pyrimidin-4-yl]-8-[(2R,3S)-2-methyl-3-(methylsulfonylmethyl)azetidin-1-yl]-5-propan-2-ylisoquinolin-3-amine Chemical compound F[C@H]1CN(CC[C@H]1OC)C1=NC=CC(=N1)NC=1N=CC2=C(C=CC(=C2C=1)C(C)C)N1[C@@H]([C@H](C1)CS(=O)(=O)C)C LIMFPAAAIVQRRD-BCGVJQADSA-N 0.000 description 1
- 239000004721 Polyphenylene oxide Substances 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229920000570 polyether Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81909—Post-treatment of the bump connector or bonding area
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81909—Post-treatment of the bump connector or bonding area
- H01L2224/8192—Applying permanent coating, e.g. protective coating
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Wire Bonding (AREA)
Abstract
本发明提供一种薄膜覆晶封装结构和其制作方法。薄膜覆晶封装结构，包括可挠性线路基板、芯片、多个凸块、钝化金属层与封装胶体。可挠性线路基板包括可挠性基材、多个引脚与防焊层。引脚配置于可挠性基材上且自芯片设置区内向外延伸并相邻排列。每一引脚包括位于芯片设置区内的内引脚。防焊层暴露出芯片设置区及内引脚。芯片通过凸块与内引脚对应接合而与可挠性线路基板电性连接。钝化金属层覆盖内引脚以及凸块的裸露表面。封装胶体覆盖钝化金属层、内引脚以及凸块。
Description
技术领域
本发明涉及一种封装结构和其制作方法，尤其涉及一种薄膜覆晶封装结构和其制作方法。
背景技术
薄膜覆晶(Chip on Film,COF)封装结构为常见驱动芯片的封装型态。请参考图4，一般来说，可挠性线路基板210上的铜引脚214的镀锡层在热压接合时会与芯片220上的金凸块230产生共晶现象而形成金锡共晶合金层240。然而，芯片220和可挠性线路基板210在材料制作过程中或封装制程中极易发生例如水溶性卤素离子等污染物残留于表面的情况。在湿气及温度的影响下，因热膨胀系数不匹配和污染物的因素，封装胶体250与芯片220和/或可挠性线路基板210之间可能出现分层(delamination)D的现象。水溶性卤素离子于分层间游离并与铜引脚214和/或金凸块230产生电化学反应，使得铜离子和/或金离子解离。在电场的带动下，铜离子和/或金离子产生迁移(migration)与扩散(diffusion)的现象，若持续迁移至相邻铜引脚214和/或金凸块230，则可能导致电性短路及功能异常的问题，进而使得整体封装结构功能失效。此外，铜引脚214的铜流失A和/或金凸块230的金流失B，也可能造成导体阻值上升等电性异常问题。因此，如何提升薄膜覆晶封装结构的可靠度，已成为本领域重要课题。
发明内容
本发明是针对一种薄膜覆晶封装结构，可阻绝金属迁移与扩散现象，具有较佳地结构可靠度。
本发明还针对一种薄膜覆晶封装结构的制作方法，用以制作上述薄膜覆晶封装结构。
根据本发明的实施例，薄膜覆晶封装结构包括可挠性线路基板、芯片、多个凸块、钝化金属层与封装胶体。可挠性线路基板包括可挠性基材、多个引脚与防焊层。可挠性基材具有芯片设置区。引脚配置于可挠性基材上且自芯片设置区内向外延伸并相邻排列。每一引脚包括位于芯片设置区内的内引脚。防焊层配置于可挠性基材上且局部覆盖引脚，其中防焊层暴露出芯片设置区及内引脚。芯片配置于可挠性线路基板上且具有主动表面。凸块设置于芯片的主动表面上，其中芯片通过凸块与内引脚对应接合而与可挠性线路基板电性连接。钝化金属层覆盖内引脚以及凸块的裸露表面。封装胶体至少填充于芯片与可挠性线路基板之间，且覆盖钝化金属层、内引脚以及凸块。
在根据本发明的实施例的薄膜覆晶封装结构中，钝化金属层的材质包括浸镀锡(Immersion Tin；ImSn)、浸镀银(Immersion Silver；ImAg)、浸镀金(Immersion Gold；ImAu)、化镍浸金(Electroless Nickel Immersion Gold；ENIG)、化镍钯浸金(ElectrolessNickel Electroless Palladium Immersion Gold；ENEPIG)、无电镀镍(ElectrolessNickel)、无电镀钴(Electroless Cobalt)、无电镀镍钯(Electroless NickelElectroless Palladium；ENEP)、无电镀铜(Electroless Copper)、无电镀金(ElectrolessGold)或上述材料的组合。
在根据本发明的实施例的薄膜覆晶封装结构中，每一引脚的内引脚具有上表面、相对的二个侧表面与端部侧表面。每一凸块具有顶面、相对的二个第一侧壁与相对的二个第二侧壁。
在根据本发明的实施例的薄膜覆晶封装结构中，每一内引脚局部嵌入对应接合的凸块。内引脚以及凸块的裸露表面包括每一内引脚的上表面的局部、相对的二个侧表面的局部与端部侧表面以及每一凸块的顶面的局部、相对的二个第一侧壁与相对的二个第二侧壁。
在根据本发明的实施例的薄膜覆晶封装结构中，钝化金属层的厚度介于0.1微米至0.3微米之间。
根据本发明的实施例，其包括以下步骤。提供芯片与可挠性线路基板。芯片的主动表面上设置有多个凸块。可挠性线路基板包括可挠性基材、多个引脚与防焊层。可挠性基材具有芯片设置区。引脚配置于可挠性基材上且自芯片设置区内向外延伸并相邻排列。每一引脚包括位于芯片设置区内的内引脚。防焊层配置于可挠性基材上且局部覆盖引脚，其中防焊层暴露出芯片设置区及内引脚。进行接合程序，以使芯片通过凸块与内引脚对应接合而与可挠性线路基板电性连接。进行表面处理程序，以形成钝化金属层，覆盖内引脚以及凸块的裸露表面。进行点胶程序，以填充封装胶体于芯片与可挠性线路基板之间，其中封装胶体覆盖钝化金属层、内引脚以及凸块。
在根据本发明的实施例的薄膜覆晶封装结构的制作方法中，接合程序包括热压接合程序、超音波接合程序或热音波接合程序。
在根据本发明的实施例的薄膜覆晶封装结构的制作方法中，表面处理程序包括无电电镀程序或浸泡反应程序。
在根据本发明的实施例的薄膜覆晶封装结构的制作方法中，钝化金属层的材质包括浸镀锡、浸镀银、浸镀金、化镍浸金、化镍钯浸金、无电镀镍、无电镀钴、无电镀镍钯、无电镀铜、无电镀金或上述材料的组合。
在根据本发明的实施例的薄膜覆晶封装结构的制作方法中，每一引脚的内引脚具有上表面、相对的二个侧表面与端部侧表面。每一凸块具有顶面、相对的二个第一侧壁与相对的二个第二侧壁。
在根据本发明的实施例的薄膜覆晶封装结构的制作方法中，每一内引脚局部嵌入对应接合的凸块。内引脚以及凸块的裸露表面包括每一内引脚的上表面的局部、相对的二个侧表面的局部与端部侧表面以及每一凸块的顶面的局部、相对的二个第一侧壁与相对的二个第二侧壁。
在根据本发明的实施例的薄膜覆晶封装结构的制作方法中，钝化金属层的厚度介于0.1微米至0.3微米之间。
基于上述，在本发明的薄膜覆晶封装结构的设计中，钝化金属层覆盖内引脚以及凸块的裸露表面，藉此可阻绝金属迁移与扩散现象，以使得薄膜覆晶封装结构可具有较佳地结构可靠度。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1A至图1E是依照本发明的一实施例的一种薄膜覆晶封装结构的制作方法的剖面示意图；
图2是图1C的封装结构在省略可挠性线路基板下的局部立体放大示意图；
图3A至图3B分别为图1A与图1E于另一剖面视角的放大剖面示意图；
图4示出为现有的一种薄膜覆晶封装结构的剖面示意图。
附图标号说明
10：压合头；
20：压合台；
30：反应溶液；
100：薄膜覆晶封装结构；
110、210：可挠性线路基板；
112：可挠性基材；
113：芯片设置区；
114：引脚；
115：内引脚；
114a：第一金属层；
114b：第二金属层；
115a：上表面；
115b：侧表面；
115c：端部侧表面；
116：防焊层；
120、220：芯片；
122：主动表面；
130：凸块；
132：顶面；
134：第一侧壁；
136：第二侧壁；
140：钝化金属层；
150、250：封装胶体；
214：铜引脚；
230：金凸块；
240：金锡共晶合金层；
A：铜流失；
B：金流失；
D：分层。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1A至图1E是依照本发明的一实施例的一种薄膜覆晶封装结构的制作方法的剖面示意图。图2是图1C的封装结构在省略可挠性基材下的局部立体放大示意图。图3A至图3B分别为图1A与图1E于另一剖面视角的放大剖面示意图。为了方便说明起见，图3A与图3B省略示出部分构件，如压合头、封装胶体及反应溶液等。
关于本实施例的一种薄膜覆晶封装结构的制作方法，首先，请同时参考图1A和图3A，提供芯片120与可挠性线路基板110，其中芯片120以压合头10吸附，而可挠性线路基板110配置于压合台20上。详细来说，本实施例的芯片120具有主动表面122，其中主动表面122上设置有多个凸块130。可挠性线路基板110包括可挠性基材112、多个引脚114以及防焊层116。可挠性基材112具有芯片设置区113，而引脚114配置于可挠性基材112上且自芯片设置区113内向外延伸并相邻排列。每一引脚114包括位于芯片设置区113内的内引脚115。防焊层116配置于可挠性基材112上且局部覆盖引脚114，其中防焊层116暴露出芯片设置区113以及内引脚115。
此处，凸块130的材质如是金，但不以此为限。可挠性基材112例如是聚乙烯对苯二甲酸酯(polyethylene terephthalate,PET)、聚酰亚胺(Polyimide,PI)、聚醚(polyethersulfone,PES)、碳酸脂(polycarbonate,PC)或其他适合的可挠性材料。引脚114例如是由第一金属层114a与第二金属层114b所构成，其中第一金属层114a例如是铜，而第二金属层114b例如是镀锡层，但不以此为限。
接着，请参考图1B，进行接合程序，以使芯片120通过凸块130与内引脚115对应接合而与可挠性线路基板110电性连接。此处，接合程序例如是热压接合程序、超音波接合程序或热音波接合程序，本发明不以此为限。
进一步来说，请同时参考图1B、图2以及图3B，在本实施例中，每一引脚114的内引脚115具有上表面115a、相对的两个侧表面115b与端部侧表面115c。每一凸块130具有顶面132、相对的两个第一侧壁134与相对的两个第二侧壁136。当进行接合程序时，压合头10带动芯片120向下压合至可挠性线路基板110上，而使内引脚115局部嵌入对应接合的凸块130内。在本实施例中，接合程序例如是以热压接合方式进行。于热压接合过程中，内引脚115的第二金属层114b与凸块130产生共晶层，使得内引脚115与凸块130紧密接合。举例而言，凸块130的材质为金，第二金属层114b的材质为锡，经热压接合后，内引脚115与凸块130之间形成金锡共晶合金层。在内引脚115与凸块130对应接合之后，内引脚115与凸块130分别具有裸露表面包括内引脚115的上表面115a的局部、相对的二个侧表面115b的局部与端部侧表面115c以及凸块130的顶面132的局部、相对的二个第一侧壁134与相对的二个第二侧壁136。简言之，内引脚115与凸块130的裸露表面指的是两者在对应接合之后的结构中未被遮蔽而会与空气接触的表面。
之后，请参考图1C、图1D、图2以及图3B，进行表面处理程序，以形成钝化金属层140，其中钝化金属层140覆盖内引脚115的裸露表面以及凸块130的裸露表面。详细来说，进行表面处理程序时，已接合在一起的芯片120以及可挠性线路基板110会放置在反应溶液30内一段时间，通过浸泡反应程序而形成钝化金属层140，但不以此为限。此时，钝化金属层140覆盖内引脚115的上表面115a的局部、相对的二个侧表面115b的局部与端部侧表面115c以及覆盖凸块130的顶面132的局部、相对的二个第一侧壁134与相对的二个第二侧壁136。
此处，钝化金属层140的厚度例如是介于0.1微米至0.3微米之间。表面处理程序除了例如是浸泡反应程序之外，还可以例如是无电电镀程序，但不以此为限。钝化金属层140的材质例如是浸镀锡(Immersion Tin；ImSn)、浸镀银(Immersion Silver；ImAg)、浸镀金(Immersion Gold；ImAu)、化镍浸金(Electroless Nickel Immersion Gold；ENIG)、化镍钯浸金(Electroless Nickel Electroless Palladium Immersion Gold；ENEPIG)、无电镀镍(Electroless Nickel)、无电镀钴(Electroless Cobalt)、无电镀镍钯(ElectrolessNickel Electroless Palladium；ENEP)、无电镀铜(Electroless Copper)、无电镀金(Electroless Gold)或上述材料之组合，但不以此为限。
最后，请参考图1E，进行点胶程序，以填充封装胶体150于芯片120与可挠性线路基板110之间，其中封装胶体150覆盖钝化金属层140、内引脚115以及凸块130。至此，已完成薄膜覆晶封装结构100的制作。
在结构上，请再参考图1E，在本实施例中，薄膜覆晶封装结构100包括可挠性线路基板110、芯片120、凸块130、钝化金属层140与封装胶体150。可挠性线路基板110包括可挠性基材112、多个引脚114与防焊层116。可挠性基材112具有芯片设置区113。引脚114配置于可挠性基材112上且自芯片设置区113内向外延伸并相邻排列。每一引脚114包括位于芯片设置区113内的内引脚115。防焊层116配置于可挠性基材112上且局部覆盖引脚114，其中防焊层116暴露出芯片设置区113及内引脚115。芯片120配置于可挠性线路基板110上，而凸块130设置于芯片130的主动表面122(请参考图1A)上，其中芯片120通过凸块130与内引脚115对应接合而与可挠性线路基板110电性连接。钝化金属层140覆盖内引脚115的裸露表面以及凸块130的裸露表面。封装胶体150至少填充于芯片120与可挠性线路基板110之间，且覆盖钝化金属层140、内引脚115以及凸块130。
简言之，本实施例的薄膜覆晶封装结构100的制作方法中，于进行点胶程序之前，先进行表面处理程序，以形成保护内引脚115的的裸露表面以及凸块130的裸露表面的钝化金属层140。通过钝化金属层140的设置，可避免内引脚115的金属离子(例如：铜离子)与/或凸块130的金属离子(例如：金离子)产生迁移与扩散的现象。如此一来，本实施例的薄膜覆晶封装结构100可具有较佳地结构可靠度。
综上所述，在本发明的薄膜覆晶封装结构的设计中，钝化金属层覆盖内引脚以及凸块的裸露表面，藉此可阻绝金属迁移与扩散现象，有效地避免金属离子迁移接触到相邻的凸块或引脚而导致电性短路及功能异常的问题。此外，也可避免引脚或凸块因金属流失而导致导体阻值上升等电性异常的问题。换言之，本发明的薄膜覆晶封装结构通过钝化金属层的设置，可具有较佳地结构可靠度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (8)
1.一种薄膜覆晶封装结构，其特征在于，包括：
可挠性线路基板，包括可挠性基材、多个引脚与防焊层，所述可挠性基材具有芯片设置区，所述多个引脚配置于所述可挠性基材上且自所述芯片设置区内向外延伸并相邻排列，各所述引脚包括位于所述芯片设置区内的内引脚，所述防焊层配置于所述可挠性基材上且局部覆盖所述多个引脚，其中所述防焊层暴露出所述芯片设置区及各所述引脚的所述内引脚；
芯片，配置于所述可挠性线路基板上，且具有主动表面；
多个凸块，设置于所述芯片的所述主动表面上，其中所述芯片通过所述多个凸块与各所述引脚的所述内引脚对应接合而与所述可挠性线路基板电性连接；
钝化金属层，覆盖各所述引脚的所述内引脚以及所述多个凸块的裸露表面；以及
封装胶体，至少填充于所述芯片与所述可挠性线路基板之间，且覆盖所述钝化金属层、各所述引脚的所述内引脚以及所述多个凸块，
其中各所述引脚的所述内引脚具有上表面、相对的二个侧表面与端部侧表面，各所述凸块具有顶面、相对的二个第一侧壁与相对的二个第二侧壁，各所述内引脚局部嵌入对应接合的所述凸块，各所述引脚的所述内引脚以及所述多个凸块的裸露表面包括各所述内引脚的所述上表面的局部、所述相对的二个侧表面的局部与所述端部侧表面以及各所述凸块的所述顶面的局部、所述相对的二个第一侧壁与所述相对的二个第二侧壁。
2.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，所述钝化金属层的材质包括浸镀锡、浸镀银、浸镀金、化镍浸金、化镍钯浸金、无电镀镍、无电镀钴、无电镀镍钯、无电镀铜、无电镀金或上述材料的组合。
3.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，所述钝化金属层的厚度介于0.1微米至0.3微米之间。
4.一种薄膜覆晶封装结构的制作方法，其特征在于，包括：
提供芯片与可挠性线路基板，所述芯片的主动表面上设置有多个凸块，而所述可挠性线路基板包括可挠性基材、多个引脚与防焊层，所述可挠性基材具有芯片设置区，所述多个引脚配置于所述可挠性基材上且自所述芯片设置区内向外延伸并相邻排列，各所述引脚包括位于所述芯片设置区内的内引脚，所述防焊层配置于所述可挠性基材上且局部覆盖所述多个引脚，其中所述防焊层暴露出所述芯片设置区及各所述引脚的所述内引脚，各所述引脚的所述内引脚具有上表面、相对的二个侧表面与端部侧表面，各所述凸块具有顶面、相对的二个第一侧壁与相对的二个第二侧壁；
进行接合程序，以使所述芯片通过所述多个凸块与各所述引脚的所述内引脚对应接合而与所述可挠性线路基板电性连接，其中各所述内引脚局部嵌入对应接合的所述凸块，各所述引脚的所述内引脚以及所述多个凸块的裸露表面包括各所述内引脚的所述上表面的局部、所述相对的二个侧表面的局部与所述端部侧表面以及各所述凸块的所述顶面的局部、所述相对的二个第一侧壁与所述相对的二个第二侧壁；
进行表面处理程序，以形成钝化金属层，覆盖各所述引脚的所述内引脚以及所述多个凸块的裸露表面；以及
进行点胶程序，以填充封装胶体于所述芯片与所述可挠性线路基板之间，其中所述封装胶体覆盖所述钝化金属层、各所述引脚的所述内引脚以及所述多个凸块。
5.根据权利要求4所述的薄膜覆晶封装结构的制作方法，其特征在于，所述接合程序包括热压接合程序、超音波接合程序或热音波接合程序。
6.根据权利要求4所述的薄膜覆晶封装结构的制作方法，其特征在于，所述表面处理程序包括无电电镀程序或浸泡反应程序。
7.根据权利要求4所述的薄膜覆晶封装结构的制作方法，其特征在于，所述钝化金属层的材质包括浸镀锡、浸镀银、浸镀金、化镍浸金、化镍钯浸金、无电镀镍、无电镀钴、无电镀镍钯、无电镀铜、无电镀金或上述材料的组合。
8.根据权利要求4所述的薄膜覆晶封装结构的制作方法，其特征在于，所述钝化金属层的厚度介于0.1微米至0.3微米之间。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108145468 | 2019-12-12 | ||
| TW108145468A TWI720728B (zh) | 2019-12-12 | 2019-12-12 | 薄膜覆晶封裝結構和其製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112992843A CN112992843A (zh) | 2021-06-18 |
| CN112992843B true CN112992843B (zh) | 2022-09-13 |
Family
ID=76035798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010117344.6A Active CN112992843B (zh) | 2019-12-12 | 2020-02-25 | 薄膜覆晶封装结构和其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN112992843B (zh) |
| TW (1) | TWI720728B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN106158817A (zh) * | 2015-05-13 | 2016-11-23 | 南茂科技股份有限公司 | 薄膜覆晶封装结构及封装模块 |
| CN208538837U (zh) * | 2018-01-26 | 2019-02-22 | 奕力科技股份有限公司 | 薄膜覆晶封装结构 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2019
- 2019-12-12 TW TW108145468A patent/TWI720728B/zh active
-
2020
- 2020-02-25 CN CN202010117344.6A patent/CN112992843B/zh active Active
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| CN208538837U (zh) * | 2018-01-26 | 2019-02-22 | 奕力科技股份有限公司 | 薄膜覆晶封装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202123393A (zh) | 2021-06-16 |
| CN112992843A (zh) | 2021-06-18 |
| TWI720728B (zh) | 2021-03-01 |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |