CN112951907A - 一种降低导通电阻的功率半导体器件结构及其制备方法 - Google Patents
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Abstract
一种降低导通电阻的功率半导体器件结构及制备方法，包括N‑漂移区，位于N‑漂移区上面的Pbody、N+源区、P+接触区，沟槽栅自Pbody区垂直深入至N‑漂移区，在N‑漂移区背面形成有P+集电区；在所述Pbody区与N‑漂移区接触面间引入有一层N型薄层空穴势垒层；所述N型薄层空穴势垒层的掺杂浓度高于N‑漂移区的掺杂浓度且低于Pbody区掺杂浓度。本发明通过N型薄层空穴势垒层的引入可以阻止集电极P+区内的空穴进入Pbody区，因而大量的空穴储存在N‑漂移区内，增大了漂移区的非平衡载流子浓度，导致器件正向导通时N‑漂移区电阻Rdrift降低，从而降低器件导通电阻。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及沟槽型功率半导体器件中降低导通电阻的结构及制备方法。
背景技术
绝缘栅双极型晶体管(IGBT)是一种通过栅极电压控制的功率开关器件。其具有输入电容大、输入阻抗大、驱动电流小、开关损耗低、工作频率高、控制电路简单等特性，目前已成为电力电子领域的主流器件，广泛应用于能源、交通、工业、医学、家用电器及航空航天等领域。通常，IGBT可以分为平面型和沟槽型(Trench-Gate IGBT，即TG-IGBT)两种结构。IGBT器件正向导通时，电子经过横向沟道进入N-漂移区，同时P型集电区向漂移区注入大量空穴。因此，漂移区储存大量非平衡载流子，大大降低漂移区电阻，从而降低总导通电阻。与平面结构相比，由于TG-IGBT结构的沟道及电流路径均为纵向，不仅可以增大沟道接触面积，降低沟道电阻，从而降低器件的总导通电阻，同时TG-IGBT结构中消除了JFET区，进一步减小了总导通电阻。此外，击穿电压和导通电阻的折中设计一直是高压功率器件设计的重点与难点，一般是通过增加漂移区厚度和降低漂移区掺杂浓度来提高器件的击穿电压，但这样会增加器件导通电阻。因此，本发明的重点是在击穿电压没有较大变化的情况下，进一步减小TG-IGBT器件的导通电阻。
传统的n沟道TG-IGBT器件，其剖面图如图1所示，主要是由P+接触区10、发射极N+源区11、多晶硅栅12、沟槽栅氧化层13、Pbody区14、N-漂移区15、N+缓冲区16、P+集电区17、集电极20构成，在N+源区及栅极上面设置有保护层18，在P+接触区设置有接触层19。当集电区施加正电压后，沿着沟槽栅垂直侧壁的Pbody区表面会产生一个反型层，该反型层通道提供了电子从发射极到集电极的传输路径。电子从发射区经垂直沟道输运后，进入沟道底部的低掺杂N-漂移区，最后漂移到集电区。根据电流的流通路径a，TG-IGBT的导通电阻RON为器件结构中各个部分电阻串联的总和，它是器件正向导通时发射极-集电极之间的总电阻，主要包含以下几部分：沟道电阻(Rch)、积累层电阻(Racc)和漂移区电阻(Rdrift)。因此，降低Rch、Racc和Rdrift这三部分电阻便能降低器件总导通电阻，从而大大降低器件导通损耗。此外，当器件工作时Pbody中不可避免的会流过较大电流，因此可能在Pbody区产生一定的压降，此压降超过PN结J1的导通压降时，会触发NPN寄生晶体管的导通。因此，为了解决NPN寄生晶体管的导通问题，通常需要在Pbody区内加入高掺杂的P+接触区，将大电流及杂散电流(a')通过P+接触区引流出去，但如果Pbody区的掺杂浓度或者结深控制不当时，大电流流通时仍有可能触发J1结导通。同时，P+接触区的加入可以减小Pbody区局部接触电阻，从而进一步降低总导通电阻。
发明内容
本发明所要解决的技术问题通过在Pbody区与N-漂移区间引入N型薄层空穴势垒层，阻止P+集电区的空穴进入Pbody区，导致大量非平衡载流子储存在N-漂移区，大大降低器件导通时漂移区的导通电阻；同时，通过沟槽栅底部形成N+浮岛区可以减小积累区电阻Racc，进一步降低器件导通电阻。
为解决上述技术问题，本发明提供的技术方案是一种降低导通电阻的功率半导体器件结构，包括N-漂移区，位于N-漂移区上面的Pbody、N+源区、P+接触区，沟槽栅自Pbody区垂直深入至N-漂移区，在N-漂移区背面形成有P+集电区；其特征在于在所述Pbody区与N-漂移区接触面间引入有一层N型薄层空穴势垒层；所述N型薄层空穴势垒层的掺杂浓度高于N-漂移区的掺杂浓度且低于Pbody区掺杂浓度。所述Pbody区深度为4-20um。
所述N型薄层空穴势垒层厚度范围为0.2-0.5um，掺杂浓度范围为5x1014-5x1016cm-3。
在所述沟槽栅栅氧底部的N-漂移区中通过注入形成N+浮岛区。所述N+浮岛区厚度范围1.2um～2um，掺杂浓度范围为1015～1017cm-3。
所述P+接触区深入至Pbody区底部，并与所述Pbody区底部平齐。所述P+接触区厚度0.5-25um，浓度范围为1016-1018cm-3。
在所述N-漂移区与P+集电区间设置有N+缓冲区。
为解决上述技术问题，本发明还提供了本发明降低导通电阻的功率半导体器件结构的制备方法，其步骤主要包括：
1)在N-硅基片制备N-漂移区；
2)在N-漂移区上表面通过外延生长，形成薄层N型薄层空穴势垒层；
3)在N型薄层空穴势垒层上表面外延生长，形成Pbody区；
4)在Pbody区上表面生长场氧化层；
5)在Pbody区上刻蚀有源区；
6)采用反应离子刻蚀工艺，刻蚀出栅沟槽，其中栅沟槽沿垂直方向穿过Pbody区和N型薄层空穴势垒层后与N-漂移区连接；
7)在沟槽栅底部通过离子注入形成N+浮岛区；
8)在沟槽栅中生长栅氧化层；
9)在栅氧化层中进行多晶硅淀积与刻蚀，形成多晶硅栅；
10)采用离子注入工艺，在Pbody区上表面形成发射极N+源区，其中发射极N+源区与栅氧化层侧面连接；
11)采用离子注入工艺，在Pbody区上表面形成P+接触区，其中P+接触区在相邻两发射极N+源区之间，且P+接触区下表面与Pbody区下表面在同一水平线上；
12)在Pbody区上表面进行BPSG的淀积与回流，并刻蚀出接触孔；
13)正面金属化，在Pbody区上表面形成金属化发射极和在多晶硅栅上表面形成金属化栅电极；
14)进行硅片背面减薄；
15)采用离子注入工艺，在N-漂移区下层形成N+缓冲区；
16)采用离子注入工艺，在Nbuffer缓冲层下层形成P型集电区；
17)背面金属化，在P型集电区下表面形成金属化集电极。
上述制备方法涉及的工艺参数、掺杂物质等可参考传统的沟槽型绝缘栅双极晶体管的制备工艺。
本发明通过N型薄层空穴势垒层的引入可以阻止集电极P+区内的空穴进入Pbody区，因而大量的空穴储存在N-漂移区内，增大了漂移区的非平衡载流子浓度，导致器件正向导通时N-漂移区电阻Rdrift降低，从而降低器件导通电阻，同时N型薄层空穴势垒层的引入并不会对器件的击穿电压产生较大影响。
在引入N型薄层空穴势垒层的基础上，通过离子注入方式在沟槽栅的栅氧层底部注入N+浮岛区；增大沟槽底部N-漂移区内的局部电导率，从而减小积累区电阻Racc，从而进一步降低器件导通电阻。
将传统的IGBT结构中的P+接触区深度增加至Pbody底部，使P+接触区与Pbody区的下表面平齐。P+接触区深度增加，可以大大减小Pbody区电阻，同时可以将闲散电流从P+接触区引流出去，从而减少电流流经Pbody时产生的压降，避免寄生晶体管NPN的开通。
附图说明
图1，传统的沟槽型绝缘栅双极型晶体管的剖面结构示意图。
图2，本发明的沟槽型绝缘栅双极型晶体管的剖面结构示意图。
具体实施方式
针对本发明的沟槽型IGBT器件，参看图2，针对其结构及制备方法结合图示进行具体说明。
本发明的沟槽型IGBT器件结构，包括N-漂移区30，采用N-单晶硅片制备，N-漂移区的厚度范围为6.5-200um，浓度范围为1x1014-1x1016cm-3。
在N-漂移区上表面外延生长有一薄层N型薄层空穴势垒层31，N型薄层空穴势垒层的厚度范围为0.2-0.5um，掺杂浓度范围为5x1014-5x1016cm-3。
在N型薄层空穴势垒层上表面上外延生长有Pbody区32，Pbody的厚度为4-20um，掺杂浓度范围为2x1015-2x1017cm-3。
在Pbody区上表面生长场氧化层及刻蚀有源区后，采用反应离子刻蚀工艺，刻蚀出两栅沟槽，其中栅沟槽沿垂直Pbody区上表面方向穿过Pbody区32和N型薄层空穴势垒层31后进入N-漂移区中，栅沟槽底部位于N-漂移区30中与N-漂移区连接；在沟槽栅底部通过离子注入在N-漂移区中形成N+浮岛区33，N+浮岛区的厚度范围为1.2um～2um，浓度范围为1015～1017cm-3。N+浮岛区位于栅沟槽底部外周的N-漂移区中，其上表面与N型薄层空穴势垒层下表面连接。在栅沟槽中生长栅氧化层34，然后在栅氧化层中进行多晶硅淀积与刻蚀，形成多晶硅栅35。
采用离子注入工艺，在Pbody区上表面形成发射极N+源区36，发射极N+源区与栅氧化层34的侧面连接。N+源区的深度为0.5-5um，浓度范围为1x1018-1x1020cm-3。
采用离子注入工艺，在Pbody区上表面形成P+接触区37，其中P+接触区位于相邻两发射极N+源区之间，且P+接触区下表面与Pbody下表面位于同一水平线上，与N型薄层空穴势垒层上表面接触；P+接触层的深度为0.5-25um，浓度范围为1016-1018cm-3。
在Pbody区上表面进行BPSG的淀积与回流，形成表面保护层38，在表面保护层上刻蚀出接触孔；再进行正面金属化，在Pbody区上表面的N+源区36处形成金属化发射极和在多晶硅栅35上表面形成金属化栅电极。
进行硅片背面减薄，采用离子注入工艺，在N-漂移区30下层形成N+缓冲层39；N+缓冲层厚度范围为2-10um，浓度范围为5x1015-5x1017cm-3。N+缓冲层可以不设置，但是N-漂移区厚度必须足够厚能够承受高击穿电压时的电场扩展。
采用离子注入工艺，在N+缓冲层下层形成P型集电区40，P+集电区厚度范围为1-3um，浓度范围为1x1018-1x1020cm-3。最后进行背面金属化，在P型集电区下表面形成金属化集电极41。
本发明器件范围不仅适用于硅材料，也适用于碳化硅材料或氮化镓材料制造的绝缘栅双极型晶体管。本发明中的制备方法中涉及的设备、工艺参数、掺杂物质等均可参照沟槽型绝缘栅双极晶体管的常规制备工艺。
本发明的结构中，N+源区和Pbody接触区形成PN结J1，Pbody区底部与N型薄层空穴势垒层形成PN结J2。
本发明在传统沟槽型IGBT结构的Pbody区与N-漂移区之间引入薄层N型薄层空穴势垒层；其中，N型薄层空穴势垒层的掺杂浓度应该高于N-漂移区的浓度且低于Pbody区掺杂浓度。N型薄层空穴势垒层的引入可以阻止集电极P+区内的空穴进入Pbody区，因而大量的空穴储存在N-漂移区内，增大了漂移区的非平衡载流子浓度，导致器件正向导通时N-漂移区电阻Rdrift降低，从而降低器件导通电阻，同时N型薄层空穴势垒层的引入并不会对器件的击穿电压产生较大影响。
进一步，通过离子注入方式在沟槽栅的栅氧层底部注入N+浮岛区；N+浮岛区的引入可以增大沟槽底部N-漂移区内的局部电导率，从而减小积累区电阻Racc，从而进一步降低器件导通电阻。
进一步，将传统IGBT结构中的P+接触区深度增加至Pbody底部，使P+接触区与Pbody区的下表面平齐。P+接触区深度增加，可以大大减小Pbody区电阻，同时可以将闲散电流从P+接触区引流出去，从而减少电流流经Pbody时产生的压降，避免寄生晶体管NPN的开通。
Claims (9)
1.一种降低导通电阻的功率半导体器件结构，包括N-漂移区，位于N-漂移区上面的Pbody、N+源区、P+接触区，沟槽栅自Pbody区垂直深入至N-漂移区，在N-漂移区背面形成有P+集电区；其特征在于在所述Pbody区与N-漂移区接触面间引入有一层N型薄层空穴势垒层；所述N型薄层空穴势垒层的掺杂浓度高于N-漂移区的掺杂浓度且低于Pbody区掺杂浓度。
2.根据权利要求1所述的降低导通电阻的功率半导体器件结构，其特征在于所述N型薄层空穴势垒层厚度范围为0.2-0.5um，掺杂浓度范围为5x1014-5x1016cm-3。
3.根据权利要求1所述的降低导通电阻的功率半导体器件结构，其特征在于在所述沟槽栅栅氧底部的N-漂移区中通过注入形成N+浮岛区。
4.根据权利要求3所述的降低导通电阻的功率半导体器件结构，其特征在于所述N+浮岛区厚度范围1.2um～2um，掺杂浓度范围为1015～1017cm-3。
5.根据权利要求1所述的降低导通电阻的功率半导体器件结构，其特征在于所述P+接触区深入至Pbody区底部，并与所述Pbody区底部平齐。
6.根据权利要求5所述的降低导通电阻的功率半导体器件结构，其特征在于所述P+接触区厚度0.5-25um，浓度范围为1016-1018cm-3。
7.根据权利要求1所述的降低导通电阻的功率半导体器件结构，其特征在于所述Pbody区深度为4-20um，浓度范围为2x1015-2x1017cm-3；N-漂移区的厚度范围为6.5-200um，浓度范围为1x1014-1x1016cm-3；N+源区的深度为0.5-5um，浓度范围为1x1018-1x1020cm-3；所述P+集电区厚度范围为1-3um，浓度范围为1x1018-1x1020cm-3。
8.根据权利要求1所述的降低导通电阻的功率半导体器件结构，其特征在于在所述N-漂移区与P+集电区间设置有N+缓冲区；N+缓冲区厚度范围为2-10um，浓度范围为5x1015-5x1017cm-3。
9.根据权利要求1至8任一所述的降低导通电阻的功率半导体器件结构的制备方法，其步骤包括：
1)在N-硅基片制备N-漂移区；
2)在N-漂移区上表面通过外延生长，形成薄层N型薄层空穴势垒层；
3)在N型薄层空穴势垒层上表面外延生长，形成Pbody区；
4)在Pbody区上表面生长场氧化层；
5)在Pbody区上刻蚀有源区；
6)采用反应离子刻蚀工艺，刻蚀出栅沟槽，其中栅沟槽沿垂直方向穿过Pbody区和N型薄层空穴势垒层后与N-漂移区连接；
7)在沟槽栅底部通过离子注入形成N+浮岛区；
8)在沟槽栅中生长栅氧化层；
9)在栅氧化层中进行多晶硅淀积与刻蚀，形成多晶硅栅；
10)采用离子注入工艺，在Pbody区上表面形成发射极N+源区，其中发射极N+源区与栅氧化层侧面连接；
11)采用离子注入工艺，在Pbody区上表面形成P+接触区，其中P+接触区在相邻两发射极N+源区之间，且P+接触区下表面与Pbody区下表面在同一水平线上；
12)在Pbody区上表面进行BPSG的淀积与回流，并刻蚀出接触孔；
13)正面金属化，在Pbody区上表面形成金属化发射极和在多晶硅栅上表面形成金属化栅电极；
14)进行硅片背面减薄；
15)采用离子注入工艺，在N-漂移区下层形成Nbuffer缓冲层；
16)采用离子注入工艺，在Nbuffer缓冲层下层形成P型集电区；
17)背面金属化，在P型集电区下表面形成金属化集电极。
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2021
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