CN112910564A - 一种高速接收电路及高速收发电路 - Google Patents

Abstract

本发明公开了一种高速接收电路及高速收发电路，涉及半导体集成电路技术领域，高速接收电路包括信号转换单元、时钟恢复单元、时钟处理与输出单元和PAM4与NRZ合一数据转换单元，信号转换单元用于将输入的串行信号转换为三组不同的数字信号；时钟恢复单元包括一锁相环，所述锁相环输出时钟信号reCLK1；时钟处理与输出单元用于根据码型选择控制信号得到PAM4时钟信号和NRZ时钟信号；PAM4与NRZ合一数据转换单元用于将输入的PAM4时钟信号或NRZ时钟信号转换成两路并行的输出信号。本发明提供的高速接收电路，可适用于超高速信号，对于PAM4信号和NRZ信号，实现了相同的最大调制速率。

Description

一种高速接收电路及高速收发电路

技术领域

本发明涉及半导体集成电路技术领域，具体涉及一种高速接收电路及高速收发电路。

背景技术

随着电子商务、4K/8K视频、物联网、云计算等宽带业务的普及应用以及无人智能驾驶、虚拟现实(Virtual Reality，VR)、人工智能(Artificial Intelligence，AI)、智慧城市等超宽带业务的逐渐兴起，将大力促进运营商、互联网等公司积极升级其现有的网络设备，以满足新兴业务对超宽带、超大容量、低延时等方面的要求。

与此同时，这些现有的网络设备的升级部署需要整个产业链快速开发高速光器件、高速电芯片、射频/微波电芯片、超高速光模块、超大容量网络设备等。

然而，在超高速光模块的开发过程中，由于受到PCB板材材料、光组件材料、光组件与PCB间连接器等各方面的带宽能力限制，导致超高速信号的传输损耗很大、传输距离非常有限，使得超高速光模块面临着传输速率极限的难题。

为了解决超高速光模块传输速率极限的问题，通常有两种方式，第一种是对光组件和光模块探索小型化封装方案，将超高速信号的传输距离缩短至规格要求范围内，但这对于超高频/微波场景的实现难度很大；第二种是探索在光电转换的链路路径上考虑将超高速信号转换成多路并行的高速/中低速信号，来实现较长的传输距离。

现有技术中，超高速光模块采用将超高速信号转换成多路并行的高速/中低速信号的方式应有较为广泛，例如，采用高阶调制技术取代常用的NRZ调制技术等。

通常超高速光模块的光接收机一般要么只能支持NRZ信号传输，不能支持PAM4信号传输；要么虽然可同时支持NRZ信号传输和PAM4信号传输，但是其支持的NRZ信号最大调制速率为PAM4信号的一半，例如，在支持25GBaud/s PAM4的光接收机中，25GBaud/s对应的信号比特率是50Gbps，该光接收机能够支持的NRZ信号的最大调制速率为25Gbps，而无法达到50Gbps，从而导致其应用范围非常有限，无法满足50G PON***的需求。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种高速接收电路，可适用于超高速信号，对于PAM4信号和NRZ信号，实现了相同的最大调制速率。

为达到以上目的，本发明采取的技术方案是：

一种高速接收电路，包括：

信号转换单元，其用于将输入的串行信号转换为三组不同的数字信号，分别记为voutHigh、voutMid和voutLow；

时钟恢复单元，其包括一锁相环，所述锁相环用于从其中一组数字信号中输出时钟信号reCLK1；

时钟处理与输出单元，其用于根据码型选择控制信号得到PAM4时钟信号和NRZ时钟信号，并对时钟信号reCLK1进行缓冲整形处理后输出时钟信号reCLK；

PAM4与NRZ合一数据转换单元，其用于根据码型选择控制信号，利用PAM4时钟信号、NRZ时钟信号和时钟信号reCLK，对三组不同的数字信号进行信号处理，将输入PAM4时钟信号或NRZ时钟信号转换成两路并行的输出信号。

在上述技术方案的基础上，所述信号转换单元具体包括信号顶部检测电路、信号底部检测电路和三个比较器，所述信号顶部检测电路用于对输入的串行信号进行处理得到顶部电压，所述信号底部检测电路用于对输入的串行信号进行处理得到底部电压；

且所述信号顶部检测电路和信号底部检测电路的输出端之间串联有若干电阻，在若干电阻的连接处选取三个不同的电位为三个阈值电压，三个比较器的一个输入端分别对应连接一阈值电压，三个比较器的另一个输入端均与输入的串行信号相连；

所述三个比较器的输出端输出三组不同的数字信号。

在上述技术方案的基础上，所述时钟处理与输出单元包括传输门1、传输门2、反相器NOT21和触发器21，所述反相器NOT21的输入端、传输门1的正相控制输入端和传输门2的反相控制输入端均与码型选择控制信号相连，所述传输门1的反相控制输入端和传输门2的正相控制输入端均与反相器NOT21的输出端相连，所述传输门1的输入端和传输门2的输入端IN均与锁相器的输出端相连，所述传输门1的输出端输出PAM4时钟信号，所述传输门2的输出端经过触发器21后输出NRZ时钟信号。

在上述技术方案的基础上，所述传输门1和第传输门2结构相同。

在上述技术方案的基础上，所述传输门1和传输门2均由一个NMOS管和一个PMOS管并联而成。

在上述技术方案的基础上，三个阈值电压呈等差数列。

在上述技术方案的基础上，所述PAM4与NRZ合一数据转换单元包括PAM4数据转换单元和NRZ数据转换单元；

PAM4数据转换单元包括反相器NOT32、反相器NOT33、或门31、与门31、触发器34、反相器NOT34、传输门3、或门32、与门32、触发器35、反相器NOT35、传输门4，所述反相器NOT32的输入端与voutMid相连，所述反相器NOT32的输出端顺次连接反相器NOT33、或门31、与门31、触发器34和传输门3后输出一路并行信号，或门31的另一输入端与voutHigh相连，与门31的另一输入端与voutLow相连，所述触发器34的另一输入端与PAM4时钟信号相连，所述传输门3的另外两个输入端分别连接所述反相器NOT34的输入端和输出端，所述反相器NOT34的输入端和码型选择控制信号相连；

同时，所述反相器NOT32的输出端顺次连接或门32、与门32、触发器35和传输门4后输出另一路并行信号，或门32的另一输入端与voutHigh相连，与门32的另一输入端与voutLow相连，所述触发器35的另一输入端与PAM4时钟信号相连，所述传输门4的另外两个输入端分别连接所述反相器NOT35的输入端和输出端，所述反相器NOT35的输入端和码型选择控制信号相连。

NRZ数据转换单元包括反相器NOT31、传输门5、触发器31、触发器32、触发器33、触发器36、反相器NOT36、反相器NOT37、传输门6和传输门7，所述传输门5的一个输入端与voutMid相连，所述传输门5的另外两个输入端分别连接所述反相器NOT31的输入端和输出端，所述触发器31的两个输入端分别与第五传输门的输出端、时钟信号reCLK1相连，所述触发器32的两个输入端分别与时钟信号reCLK1、触发器31的输出端相连，所述触发器33的两个输入端分别与触发器31的输出端、NRZ时钟信号相连，所述触发器36的两个输入端分别与触发器32的输出端、NRZ时钟信号相连，所述反相器NOT36、反相器NOT37的输入端均与码型选择控制信号相连，所述传输门6的三个输入端分别与触发器36的输出端、反相器NOT36的输入端、反相器NOT36的输出端相连，所述传输门7的三个输入端分别与触发器33的输出端、反相器NOT37的输入端、反相器NOT37的输出端相连，所述传输门6输出一路并行信号，所述传输门7输出另一路并行信号。

在上述技术方案的基础上，所述传输门3、传输门4、传输门5、传输门6和传输门7结构相同。

本发明还提供了一种高速收发电路，包括：

上述高速接收电路，所述高速接收电路位于接收侧；

位于发送侧的发送模块，其包括：

编码器，其用于根据时钟信号reCLK将两路并行的输入信号转换为一路串行数据输出；

激光驱动器，其一个输入端和所述编码器的输出端相连，用于将所述编码器的输出信号转换成高速差分数据信号，并输出偏置电流；

激光器，其与所述激光驱动器相连；

光电探测器，其输入端与所述激光器相连，其输出端与所述激光驱动器的另一个输入端相连，所述光电探测器用于监控激光器的光功率，并将该光功率信号发送给激光驱动器，所述激光驱动器根据该光功率信号实时调整偏置电流，以使激光器的光功率维持在预设的功率范围内。

在上述技术方案的基础上，还包括一线性放大器，所述线性放大器的输入端与外部光接收组件的输出端相连，所述线性放大器的输出端与信号转换单元的输入端相连，所述线性放大器用于将外部光接收组件的输出信号进行线性放大，得到串行信号。

与现有技术相比，本发明的优点在于：本发明的高速接收电路，可适用于超高速信号，对于PAM4信号和NRZ信号，实现了相同的最大调制速率，可以满足50G PON***中高速接口电路的需求，为50G PON奠定了基础。

附图说明

图1为本发明实施例中高速接收电路的结构示意图；

图2为本发明实施例中信号转换单元的结构示意图；

图3为本发明实施例中时钟处理与输出单元的结构示意图；

图4为本发明实施例中PAM4与NRZ合一数据转换单元的结构示意图；

图5为本发明实施例中当输入数据为25GBaud/s的PAM4码型数据信号时高速接收电路的模拟仿真结果示意图；

图6为本发明实施例中输入数据为50Gbps的NRZ码型数据信号时高速接收电路的模拟仿真结果示意图；

图7为本发明实施例中高速收发电路的结构示意图。

具体实施方式

以下结合附图及实施例对本发明作进一步详细说明。

参见图1所示，本发明实施例提供一种高速接收电路，包括信号转换单元、时钟恢复单元、时钟处理与输出单元和PAM4与NRZ合一数据转换单元。

信号转换单元用于将输入的串行信号转换为三组不同的数字信号；具体过程为：通过信号检测电路以及电阻分压电路得到三个阈值电压，再通过比较器将三个阈值电压转换成三组不同的数字信号，分别记为voutHigh、voutMid和voutLow；

时钟恢复单元包括一锁相环，所述锁相环用于从其中一组数字信号中输出时钟信号reCLK1，在本发明实施例中，选择的是voutMid，即所述锁相环的输入端连接一比较器的输出端voutMid，从信号voutMid中恢复并输出时钟信号reCLK1；

时钟处理与输出单元用于根据码型选择控制信号Vcode对时钟信号reCLK1进行PAM码型处理或NRZ码型处理，对应得到与PAM4码型输入数据对应的PAM4时钟信号reCLKPAM、与NRZ码型输入数据对应的NRZ时钟信号reCLKd2，同时，对时钟信号reCLK1进行缓冲整形处理后输出时钟信号reCLK；

PAM4与NRZ合一数据转换单元，其输入端与所述信号转换单元和时钟处理与输出单元的输出端相连，用于根据码型选择控制信号Vcode，利用时钟信号reCLKPAM、reCLKd2和reCLK，对三个数字电平信号voutHigh、voutMid和voutLow进行信号处理，将输入PAM4信号或NRZ信号转换成两路并行的输出信号outDA1和outDB2。

参见图2所示，具体地，在本发明实施例中，所述信号转换单元具体包括信号顶部检测电路、信号底部检测电路和三个比较器，所述信号顶部检测电路用于对输入的串行信号Din进行处理得到顶部电压，所述信号底部检测电路用于对输入的串行信号Din进行处理得到底部电压；且所述信号顶部检测电路和信号底部检测电路的输出端之间串联有若干电阻，在若干电阻的连接处选取三个不同的电位为三个阈值电压，三个比较器的一个输入端分别对应连接一阈值电压，三个比较器的另一个输入端均与串行信号Din相连。

优选地，在本发明实施例中，三个阈值电压呈等差数列，分别记为Vth_H、Vth_M、Vth_L，所述信号顶部检测电路和信号底部检测电路的输出端之间依次串联了六个电阻，分别为电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6，且电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6的阻值均相同，取电阻R1和电阻R2之间的连接点作为阈值电压Vth_H，取电阻R3和电阻R4之间的连接点作为阈值电压Vth_M，取电阻R5和电阻R6之间的连接点作为阈值电压Vth_L，三个比较器对应输出三个不同的数字电平信号，分别记为voutHigh、voutMid和voutLow。

上述信号转换单元的工作过程为：信号顶部检测电路实时监测并输出经过平均化处理的稳定顶部电压，信号底部检测电路实时监测并输出经过平均化处理的稳定底部电压，以该稳定顶部电压和稳定底部电压作为参考电压，电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6对该参考电压进行分压得到三个不同的阈值电压Vth_H、Vth_M和Vth_L，然后将三个阈值电压分别通过三个比较器，对应输出三个不同的数字电平信号，以比较器1为例，若输入的数据信号Din大于阈值电压Vth_H时，比较器1输出的数字电平信号voutHigh为高电平1，反之，则为低电平0。

更进一步地，参见图3所示，在本发明实施例中，所述时钟处理与输出单元包括传输门1、传输门2、反相器NOT21、反相器NOT22、反相器NOT23和触发器21、反相器NOT24和反相器NOT25，所述反相器NOT21的输入端、传输门1的正相控制输入端VP和传输门2的反相控制输入端VN均与码型选择控制信号Vcode相连，所述传输门1的反相控制输入端VN和传输门2的正相控制输入端VP均与反相器NOT21的输出端VcodeB相连，所述传输门1的输入端IN和传输门2的输入端IN均与锁相器的输出端reCLK1相连，所述传输门1的输出端依次经过串联的反相器NOT22和反相器NOT23后输出PAM4时钟信号reCLKPAM，所述传输门2的输出端经过触发器21后输出NRZ时钟信号reCLKd2，所述反相器NOT24的输入端和时钟信号reCLK1相连，所述反相器NOT24的输出端与反相器NOT25的输入端相连，所述反相器NOT25的输出端输出时钟信号reCLK。

优选地，所述传输门1和传输门2结构相同。所述传输门1和传输门2均由一个NMOS管和一个PMOS管并联而成。

参见图4所示，更为具体地，所述PAM4与NRZ合一数据转换单元包括PAM4数据转换单元和NRZ数据转换单元。

PAM4数据转换单元包括反相器NOT32、反相器NOT33、或门31、与门31、触发器34、反相器NOT34、传输门3、或门32、与门32、触发器35、反相器NOT35、传输门4，所述反相器NOT32的输入端与voutMid相连，所述反相器NOT32的输出端顺次连接反相器NOT33、或门31、与门31、触发器34和传输门3后输出一路并行信号OutDB2，或门31的另一输入端与voutHigh相连，与门31的另一输入端与voutLow相连，所述触发器34的另一输入端与PAM4时钟信号reCLKPAM相连，所述传输门3的另外两个输入端分别连接所述反相器NOT34的输入端和输出端，所述反相器NOT34的输入端和码型选择控制信号Vcode相连；

同时，所述反相器NOT32的输出端顺次连接或门32、与门32、触发器35和传输门4后输出另一路并行信号OutDA1，或门32的另一输入端与voutHigh相连，与门32的另一输入端与voutLow相连，所述触发器35的另一输入端与PAM4时钟信号reCLKPAM相连，所述传输门4的另外两个输入端分别连接所述反相器NOT35的输入端和输出端，所述反相器NOT35的输入端和码型选择控制信号Vcode相连。

NRZ数据转换单元包括反相器NOT31、传输门5、触发器31、触发器32、触发器33、触发器36、反相器NOT36、反相器NOT37、传输门6和传输门7，所述传输门5的一个输入端与voutMid相连，所述传输门5的另外两个输入端分别连接所述反相器NOT31的输入端和输出端，所述触发器31的两个输入端分别与第五传输门的输出端、时钟信号reCLK1相连，所述触发器32的两个输入端分别与时钟信号reCLK1、触发器31的输出端相连，所述触发器33的两个输入端分别与触发器31的输出端、NRZ时钟信号reCLKd2相连，所述触发器36的两个输入端分别与触发器32的输出端、NRZ时钟信号reCLKd2相连，所述反相器NOT36、反相器NOT37的输入端均与码型选择控制信号Vcode相连，所述传输门6的三个输入端分别与触发器36的输出端、反相器NOT36的输入端、反相器NOT36的输出端相连，所述传输门7的三个输入端分别与触发器33的输出端、反相器NOT37的输入端、反相器NOT37的输出端相连，所述传输门6输出一路并行信号OutDB2，所述传输门7输出另一路并行信号OutDA1。

优选地，在本发明实施例中，所述传输门3、传输门4、传输门5、传输门6和传输门7结构相同。所述传输门3、传输门4、传输门5、传输门6和传输门7均由一个NMOS管和一个PMOS管并联而成。

更为优选地，触发器21、触发器31、触发器32、触发器33、触发器34、触发器35、触发器36均为D触发器。

在本发明实施例中，PAM4与NRZ合一数据转换单元的工作过程示例为：当Vcode为低电平0时，选择针对PAM4码型的PAM4数据转换单元的链路，当Vcode为高电平1，选择针对NRZ码型的NRZ数据转换单元的链路，PAM4与NRZ合一数据转换单元的输出信号分别为OutDA1和OutDB2，其中，OutDA1为低比特位信号，OutDB2为低比特位信号。

更进一步地，对本发明实施例中的高速接收电路进行模拟仿真，不同的输入条件，得到的输出信号也有所不同，具体如下：

参见图5所示，当输入数据Rxin为25GBaud/s的PAM4码型数据信号时，从上往下依次为Rxin、voutHigh、voutMid、voutLow、reCLKPAM、OutDB2、OutDA1的时域波形图。

参见图6所示，当输入数据Rxin为50Gbps的NRZ码型数据信号时，从上往下依次为Rxin、reCLK、nrzOutDA、nrzOutDB、reCLKd2、OutDB2、OutDA1的时域波形图，其中nrzOutDA表示触发器31的输出信号，nrzOutDB表示触发器32的输出信号。

可见，与现有技术中，“支持NRZ信号最大调制速率为PAM4信号最大调制速率的一半，不能达到与PAM4信号相同的最大调制速率”相比，本发明实施例的高速接收电路均可适用于超高速信号，不仅支持PAM4编码，而且支持NRZ信号的倍频编码，对于PAM4信号和NRZ信号，实现了相同的最大调制速率，可以满足50G及更高速率的***中高速接口电路的需求，也为下一代PON***(50G PON)的实现奠定了基础。

参见图7所示，本发明实施例还提供了一种高速收发电路，包括上述高速接收电路和位于发送侧的发送模块，所述高速接收电路位于接收侧。

发送模块包括编码器、激光驱动器、激光器和光电探测器。编码器用于根据时钟信号reCLK将两路并行的输入信号转换为一路串行数据输出；激光驱动器的一个输入端和所述编码器的输出端相连，用于将所述编码器的输出信号转换成高速差分数据信号，并输出偏置电流；激光器与所述激光驱动器相连；光电探测器的输入端与所述激光器相连，其输出端与所述激光驱动器的另一个输入端相连，所述光电探测器用于监控激光器的光功率，并将该光功率信号发送给激光驱动器，所述激光驱动器根据该光功率信号实时调整偏置电流，以使激光器的光功率维持在预设的功率范围内。

在本发明实施例中，高速接收电路的输入信号为Din，输出信号为OutDA1和OutDB2，编码器的输入信号为Data1和Data2，输出信号为Dout，激光驱动器输出的高速差分数据信号分别为由同向输出端输出的信号LDP、由反向输出端输出的信号LDN，信号LDP与激光器的阳极相连，信号LDN与激光器的阴极相连，偏置电流Ibias根据实际需要连接到激光器的阳极或阴极，光电探测器检测到激光器的光功率，并将该光功率信号Imon发送给激光驱动器。

本发明实施例，激光驱动器将由编码器输入的串行数据Dout转换成高速差分数据信号，激光驱动器向激光器提供偏置电流Ibias，让激光器处于工作状态，信号LDN和信号LDP为电调制信号，该高速差分数据信号驱动激光器将电调制信号变换成光信号输出，光电探测器实时检测激光器的光功率，并将该光功率信号Imon发送给激光驱动器，激光驱动器、激光器和光电探测器形成一个闭环***，激光驱动器根据接收到的光功率信号Imon动态调整偏置电流Ibias，以使激光器输出的光功率维持在预设的功率范围内。

更进一步地，本发明实施例的高速收发电路还包括一线性放大器，所述线性放大器的输入端与外部光接收组件的输出端相连，所述线性放大器的输出端与信号转换单元的输入端相连，所述线性放大器用于将外部光接收组件的输出信号进行线性放大，得到串行信号Din。本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (10)

1.一种高速接收电路，其特征在于，包括：

信号转换单元，其用于将输入的串行信号转换为三组不同的数字信号，分别记为voutHigh、voutMid和voutLow；

时钟恢复单元，其包括一锁相环，所述锁相环用于从其中一组数字信号中输出时钟信号reCLK1；

时钟处理与输出单元，其用于根据码型选择控制信号得到PAM4时钟信号和NRZ时钟信号，并对时钟信号reCLK1进行缓冲整形处理后输出时钟信号reCLK；

PAM4与NRZ合一数据转换单元，其用于根据码型选择控制信号，利用PAM4时钟信号、NRZ时钟信号和时钟信号reCLK，对三组不同的数字信号进行信号处理，将输入PAM4时钟信号或NRZ时钟信号转换成两路并行的输出信号。

2.如权利要求1所述的高速接收电路，其特征在于，所述信号转换单元具体包括信号顶部检测电路、信号底部检测电路和三个比较器，所述信号顶部检测电路用于对输入的串行信号进行处理得到顶部电压，所述信号底部检测电路用于对输入的串行信号进行处理得到底部电压；

且所述信号顶部检测电路和信号底部检测电路的输出端之间串联有若干电阻，在若干电阻的连接处选取三个不同的电位为三个阈值电压，三个比较器的一个输入端分别对应连接一阈值电压，三个比较器的另一个输入端均与输入的串行信号相连；

所述三个比较器的输出端输出三组不同的数字信号。

3.如权利要求1所述的高速接收电路，其特征在于，所述时钟处理与输出单元包括传输门1、传输门2、反相器NOT21和触发器21，所述反相器NOT21的输入端、传输门1的正相控制输入端和传输门2的反相控制输入端均与码型选择控制信号相连，所述传输门1的反相控制输入端和传输门2的正相控制输入端均与反相器NOT21的输出端相连，所述传输门1的输入端和传输门2的输入端IN均与锁相器的输出端相连，所述传输门1的输出端输出PAM4时钟信号，所述传输门2的输出端经过触发器21后输出NRZ时钟信号。

4.如权利要求3所述的高速接收电路，其特征在于：所述传输门1和第传输门2结构相同。

5.如权利要求4所述的高速接收电路，其特征在于：所述传输门1和传输门2均由一个NMOS管和一个PMOS管并联而成。

6.如权利要求2所述的高速接收电路，其特征在于：三个阈值电压呈等差数列。

7.如权利要求1所述的高速接收电路，其特征在于，所述PAM4与NRZ合一数据转换单元包括PAM4数据转换单元和NRZ数据转换单元；

PAM4数据转换单元包括反相器NOT32、反相器NOT33、或门31、与门31、触发器34、反相器NOT34、传输门3、或门32、与门32、触发器35、反相器NOT35、传输门4，所述反相器NOT32的输入端与voutMid相连，所述反相器NOT32的输出端顺次连接反相器NOT33、或门31、与门31、触发器34和传输门3后输出一路并行信号，或门31的另一输入端与voutHigh相连，与门31的另一输入端与voutLow相连，所述触发器34的另一输入端与PAM4时钟信号相连，所述传输门3的另外两个输入端分别连接所述反相器NOT34的输入端和输出端，所述反相器NOT34的输入端和码型选择控制信号相连；

同时，所述反相器NOT32的输出端顺次连接或门32、与门32、触发器35和传输门4后输出另一路并行信号，或门32的另一输入端与voutHigh相连，与门32的另一输入端与voutLow相连，所述触发器35的另一输入端与PAM4时钟信号相连，所述传输门4的另外两个输入端分别连接所述反相器NOT35的输入端和输出端，所述反相器NOT35的输入端和码型选择控制信号相连。

NRZ数据转换单元包括反相器NOT31、传输门5、触发器31、触发器32、触发器33、触发器36、反相器NOT36、反相器NOT37、传输门6和传输门7，所述传输门5的一个输入端与voutMid相连，所述传输门5的另外两个输入端分别连接所述反相器NOT31的输入端和输出端，所述触发器31的两个输入端分别与第五传输门的输出端、时钟信号reCLK1相连，所述触发器32的两个输入端分别与时钟信号reCLK1、触发器31的输出端相连，所述触发器33的两个输入端分别与触发器31的输出端、NRZ时钟信号相连，所述触发器36的两个输入端分别与触发器32的输出端、NRZ时钟信号相连，所述反相器NOT36、反相器NOT37的输入端均与码型选择控制信号相连，所述传输门6的三个输入端分别与触发器36的输出端、反相器NOT36的输入端、反相器NOT36的输出端相连，所述传输门7的三个输入端分别与触发器33的输出端、反相器NOT37的输入端、反相器NOT37的输出端相连，所述传输门6输出一路并行信号，所述传输门7输出另一路并行信号。

8.如权利要求7所述的高速接收电路，其特征在于：所述传输门3、传输门4、传输门5、传输门6和传输门7结构相同。

9.一种高速收发电路，其特征在于，包括：

如权利要求1至8任一项所述的高速接收电路，所述高速接收电路位于接收侧；

位于发送侧的发送模块，其包括：

编码器，其用于根据时钟信号reCLK将两路并行的输入信号转换为一路串行数据输出；

激光驱动器，其一个输入端和所述编码器的输出端相连，用于将所述编码器的输出信号转换成高速差分数据信号，并输出偏置电流；

激光器，其与所述激光驱动器相连；

光电探测器，其输入端与所述激光器相连，其输出端与所述激光驱动器的另一个输入端相连，所述光电探测器用于监控激光器的光功率，并将该光功率信号发送给激光驱动器，所述激光驱动器根据该光功率信号实时调整偏置电流，以使激光器的光功率维持在预设的功率范围内。

10.如权利要求9所述的高速收发电路，其特征在于，还包括一线性放大器，所述线性放大器的输入端与外部光接收组件的输出端相连，所述线性放大器的输出端与信号转换单元的输入端相连，所述线性放大器用于将外部光接收组件的输出信号进行线性放大，得到串行信号。

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