CN112885285B - 一种gip电路及其控制方法 - Google Patents
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Abstract
本发明涉及GIP电路技术领域，特别涉及一种GIP电路及其控制方法，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11和电容C1，晶体管T5的源极分别与晶体管T8的栅极、晶体管T9的漏极、晶体管T3的栅极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端电连接，这样使得可以通过改善Q点下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
Description
技术领域
本发明涉及GIP电路技术领域，特别涉及一种GIP电路及其控制方法。
背景技术
对于显示面板来说，GIP(即Gate In Panel)电路的输出波形直接影响到画面的显示质量，而组成GIP电路的TFT直接影响到GIP电路的工作情况。因此，特别需要提供一种GIP电路及其控制方法，用以改善面板的显示效果。
发明内容
本发明所要解决的技术问题是：提供一种GIP电路及其控制方法，用以改善GIP的输出波形，优化显示屏的显示效果。
为了解决上述技术问题，本发明采用的第一种技术方案为：
一种GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11和电容C1，所述晶体管T1的栅极与晶体管T5的栅极电连接且晶体管T1的栅极和晶体管T5的栅极均接第一GIP输出信号，所述晶体管T1的源极分别与晶体管T5的漏极、晶体管T3的源极、晶体管T11的漏极、晶体管T4的源极和晶体管T6的漏极电连接，所述晶体管T5的源极分别与晶体管T8的栅极、晶体管T9的漏极、晶体管T3的栅极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与晶体管T8的漏极、晶体管T11的栅极、晶体管T9的栅极和晶体管T10的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极和晶体管T3的漏极电连接，所述晶体管T7的源极分别与电容C1的另一端和晶体管T10的漏极电连接且晶体管T7的源极、电容C1的另一端和晶体管T10的漏极均接第二GIP输出信号，所述晶体管T4的栅极与晶体管T6的栅极电连接且晶体管T4的栅极和晶体管T6的栅极均接第三GIP输出信号，所述晶体管T11的源极分别与晶体管T8的源极和晶体管T10的源极电连接。
本发明采用的第二种技术方案为：
一种GIP电路的控制方法，包括以下步骤：
S1、在第一时刻，控制晶体管T1的栅极和晶体管T5的栅极输入高电平；
S2、在第二时刻，控制晶体管T1的栅极和晶体管T5的栅极输入低电平；
S3、在第三时刻，控制晶体管T7的漏极由低电平切换至高电平；
S4、在第四时刻，控制晶体管T7的漏极由高电平切换至低电平；
S5、在第五时刻，控制晶体管T4的栅极和晶体管T6的栅极均输入高电平；所述第一时刻、第二时刻、第三时刻、第四时刻和第五时刻为依次连续的时刻。
本发明的有益效果在于：
通过晶体管T1的栅极与晶体管T5的栅极电连接且晶体管T1的栅极和晶体管T5的栅极均接第一GIP输出信号，晶体管T5的源极分别与晶体管T8的栅极、晶体管T9的漏极、晶体管T3的栅极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端电连接，晶体管T7的源极分别与电容C1的另一端和晶体管T10的漏极电连接且晶体管T7的源极、电容C1的另一端和晶体管T10的漏极均接第二GIP输出信号，晶体管T4的栅极与晶体管T6的栅极电连接且晶体管T4的栅极和晶体管T6的栅极均接第三GIP输出信号，这样使得可以通过改善Q点(即晶体管T5的源极、晶体管T3的栅极、晶体管T9的漏极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端的公共端点处)下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
附图说明
图1为根据本发明的一种GIP电路的结构示意图；
图2为根据本发明的一种GIP电路的控制方法的步骤流程图；
图3为根据本发明的一种GIP电路的时序波形图。
具体实施方式
为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。
请参照图1，本发明提供的一种技术方案：
一种GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11和电容C1，所述晶体管T1的栅极与晶体管T5的栅极电连接且晶体管T1的栅极和晶体管T5的栅极均接第一GIP输出信号，所述晶体管T1的源极分别与晶体管T5的漏极、晶体管T3的源极、晶体管T11的漏极、晶体管T4的源极和晶体管T6的漏极电连接，所述晶体管T5的源极分别与晶体管T8的栅极、晶体管T9的漏极、晶体管T3的栅极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与晶体管T8的漏极、晶体管T11的栅极、晶体管T9的栅极和晶体管T10的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极和晶体管T3的漏极电连接，所述晶体管T7的源极分别与电容C1的另一端和晶体管T10的漏极电连接且晶体管T7的源极、电容C1的另一端和晶体管T10的漏极均接第二GIP输出信号，所述晶体管T4的栅极与晶体管T6的栅极电连接且晶体管T4的栅极和晶体管T6的栅极均接第三GIP输出信号，所述晶体管T11的源极分别与晶体管T8的源极和晶体管T10的源极电连接。
从上述描述可知，本发明的有益效果在于：
通过晶体管T1的栅极与晶体管T5的栅极电连接且晶体管T1的栅极和晶体管T5的栅极均接第一GIP输出信号，晶体管T5的源极分别与晶体管T8的栅极、晶体管T9的漏极、晶体管T3的栅极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端电连接，晶体管T7的源极分别与电容C1的另一端和晶体管T10的漏极电连接且晶体管T7的源极、电容C1的另一端和晶体管T10的漏极均接第二GIP输出信号，晶体管T4的栅极与晶体管T6的栅极电连接且晶体管T4的栅极和晶体管T6的栅极均接第三GIP输出信号，这样使得可以通过改善Q点(即晶体管T5的源极、晶体管T3的栅极、晶体管T9的漏极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端的公共端点处)下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
进一步的，所述晶体管T7的漏极接时钟信号。
进一步的，所述晶体管T2的栅极、晶体管T2的漏极和晶体管T3的漏极均接电源的正极。
进一步的，所述晶体管T8的源极、晶体管T11的源极和晶体管T10的源极均接电源的负极。
进一步的，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10和晶体管T11均为N沟道MOS管。
由上述描述可知，通过N沟道的MOS管能够进一步稳定GIP驱动电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
请参照图2，本发明提供的另一种技术方案：
一种GIP电路的控制方法，包括以下步骤：
S1、在第一时刻，控制晶体管T1的栅极和晶体管T5的栅极输入高电平；
S2、在第二时刻，控制晶体管T1的栅极和晶体管T5的栅极输入低电平；
S3、在第三时刻，控制晶体管T7的漏极由低电平切换至高电平；
S4、在第四时刻，控制晶体管T7的漏极由高电平切换至低电平；
S5、在第五时刻，控制晶体管T4的栅极和晶体管T6的栅极均输入高电平；所述第一时刻、第二时刻、第三时刻、第四时刻和第五时刻为依次连续的时刻。
从上述描述可知，本发明的有益效果在于：
通过晶体管T1的栅极与晶体管T5的栅极电连接且晶体管T1的栅极和晶体管T5的栅极均接第一GIP输出信号，晶体管T5的源极分别与晶体管T8的栅极、晶体管T9的漏极、晶体管T3的栅极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端电连接，晶体管T7的源极分别与电容C1的另一端和晶体管T10的漏极电连接且晶体管T7的源极、电容C1的另一端和晶体管T10的漏极均接第二GIP输出信号，晶体管T4的栅极与晶体管T6的栅极电连接且晶体管T4的栅极和晶体管T6的栅极均接第三GIP输出信号，这样使得可以通过改善Q点(即晶体管T5的源极、晶体管T3的栅极、晶体管T9的漏极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端的公共端点处)下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
进一步的，在第五时刻，控制晶体管T2的栅极、晶体管T2的漏极和晶体管T3的漏极均输入高电平。
请参照图1和图3，本发明的实施例一为：
请参照图1，一种GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11和电容C1，所述晶体管T1的栅极与晶体管T5的栅极电连接且晶体管T1的栅极和晶体管T5的栅极均接第一GIP输出信号，所述晶体管T1的源极分别与晶体管T5的漏极、晶体管T3的源极、晶体管T11的漏极、晶体管T4的源极和晶体管T6的漏极电连接，所述晶体管T5的源极分别与晶体管T8的栅极、晶体管T9的漏极、晶体管T3的栅极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与晶体管T8的漏极、晶体管T11的栅极、晶体管T9的栅极和晶体管T10的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极和晶体管T3的漏极电连接，所述晶体管T7的源极分别与电容C1的另一端和晶体管T10的漏极电连接且晶体管T7的源极、电容C1的另一端和晶体管T10的漏极均接第二GIP输出信号，所述晶体管T4的栅极与晶体管T6的栅极电连接且晶体管T4的栅极和晶体管T6的栅极均接第三GIP输出信号，所述晶体管T11的源极分别与晶体管T8的源极和晶体管T10的源极电连接。
所述晶体管T7的漏极接时钟信号。
所述晶体管T2的栅极、晶体管T2的漏极和晶体管T3的漏极均接电源的正极。
所述晶体管T8的源极、晶体管T11的源极和晶体管T10的源极均接电源的负极。
所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10和晶体管T11均为N沟道MOS管。
本方案的每一级GIP电路共有11颗TFT，1个电容C1，FW和VGH是直流高电压，BW和VGL是直流低电压。在本方案中，CK(n)的高电位是VGH电位，低电位是VGL电位。本方案通过引入Qb节点的电压，使得Q点的漏电路径上不会有漏电流产生，这样Q点的准位就不会被TFT的阈值电压偏负所影响，Q点的电压准位可以维持住。以下介绍GIP电路的驱动过程(请结合图3分析)：
在t1时刻，Vg(n-4)为高电位，此时晶体管T1和晶体管T5处于开启状态，Qb点与Q点开始充电。此时由于Q点的电位为高电平，故晶体管T7处于开启状态，Vg(n)的输出的准位得到的是CK(n)的准位，即VGL；晶体管T8处于开启状态，P点的准位通过晶体管T8下拉为VGL。
在t2时刻，Vg(n-4)为低电位，此时晶体管T1与晶体管T5均处于关闭状态，Q点保持为floating(漂浮)状态。由于Q点此时的电位为高电平，晶体管T3处于开启状态，Qb点接受到VGH的准位，Qb点的电位也为高电平。这里假设有关Q点的漏电路径上的TFT，晶体管T9、晶体管T11、晶体管T4和晶体管T6的阈值电压均小于0，此时晶体管T11和晶体管T4的VGS(栅源电压)为0，考虑到此时的阈值电压小于0，因而这些TFT会产生漏电流，但是晶体管T3此时处于开启状态，Qb点的高电平不会因为这些漏电流造成影响；与Q点电位直接相关的TFT，如晶体管T9和晶体管T6，它们的VGS远小于0(由于Qb点电位的存在)，故Q点不存在漏电的影响，Q点的高电平可以维持。
在t3时刻，CK(n)电位由低电位转为高电位，此时由于电容C1的存在，Q点的电位因电容耦合效应变得更高，晶体管T7打开的更好，Vg(n)的波形传输为VGH。
在t4时刻，CK(n)电位由高电位变为低电位，此时由于电容C1的存在，Q点的电位因电容耦合效应变回原来的H准位，晶体管T7还是开启状态，Vg(n)的波形传输为VGL。
在t5时刻，此时Vg(n+4)为高电位，晶体管T4和晶体管T6处于开启状态，Q点的电位通过此路径得以放电。此时由于Q点的电位放电到低电平，P点的电位由于晶体管T2的开启而升高为VGH，这样由P点控制的TFT，如晶体管T9、晶体管T10和晶体管T11，将分别打开，下拉Q点和Vg(n)点的电位到VGL，如此便稳定了GIP电路的输出波形。
本方案设计的GIP电路通过改善Q点下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
请参照图2和图3，本发明的实施例二为：
请参照图2，一种GIP电路的控制方法，包括以下步骤：
S1、在第一时刻，控制晶体管T1的栅极和晶体管T5的栅极输入高电平；
S2、在第二时刻，控制晶体管T1的栅极和晶体管T5的栅极输入低电平；
S3、在第三时刻，控制晶体管T7的漏极由低电平切换至高电平；
S4、在第四时刻，控制晶体管T7的漏极由高电平切换至低电平；
S5、在第五时刻，控制晶体管T4的栅极和晶体管T6的栅极均输入高电平；所述第一时刻、第二时刻、第三时刻、第四时刻和第五时刻为依次连续的时刻。
在第五时刻，控制晶体管T2的栅极、晶体管T2的漏极和晶体管T3的漏极均输入高电平。
本方案的每一级GIP电路共有11颗TFT，1个电容C1，FW和VGH是直流高电压，BW和VGL是直流低电压。在本方案中，CK(n)的高电位是VGH电位，低电位是VGL电位。本方案通过引入Qb节点的电压，使得Q点的漏电路径上不会有漏电流产生，这样Q点的准位就不会被TFT的阈值电压偏负所影响，Q点的电压准位可以维持住。GIP电路的控制方法的具体实施如下(请结合图3分析)：
在t1时刻，Vg(n-4)为高电位，此时晶体管T1和晶体管T5处于开启状态，Qb点与Q点开始充电。此时由于Q点的电位为高电平，故晶体管T7处于开启状态，Vg(n)的输出的准位得到的是CK(n)的准位，即VGL；晶体管T8处于开启状态，P点的准位通过晶体管T8下拉为VGL。
在t2时刻，Vg(n-4)为低电位，此时晶体管T1与晶体管T5均处于关闭状态，Q点保持为floating状态。由于Q点此时的电位为高电平，晶体管T3处于开启状态，Qb点接受到VGH的准位，Qb点的电位也为高电平。这里假设有关Q点的漏电路径上的TFT，晶体管T9、晶体管T11、晶体管T4和晶体管T6的阈值电压均小于0，此时晶体管T11和晶体管T4的VGS(栅源电压)为0，考虑到此时的阈值电压小于0，因而这些TFT会产生漏电流，但是晶体管T3此时处于开启状态，Qb点的高电平不会因为这些漏电流造成影响；与Q点电位直接相关的TFT，如晶体管T9和晶体管T6，它们的VGS远小于0(由于Qb点电位的存在)，故Q点不存在漏电的影响，Q点的高电平可以维持。
在t3时刻，CK(n)电位由低电位转为高电位，此时由于电容C1的存在，Q点的电位因电容耦合效应变得更高，晶体管T7打开的更好，Vg(n)的波形传输为VGH。
在t4时刻，CK(n)电位由高电位变为低电位，此时由于电容C1的存在，Q点的电位因电容耦合效应变回原来的H准位，晶体管T7还是开启状态，Vg(n)的波形传输为VGL。
在t5时刻，此时Vg(n+4)为高电位，晶体管T4和晶体管T6处于开启状态，Q点的电位通过此路径得以放电。此时由于Q点的电位放电到低电平，P点的电位由于晶体管T2的开启而升高为VGH，这样由P点控制的TFT，如晶体管T9、晶体管T10和晶体管T11，将分别打开，下拉Q点和Vg(n)点的电位到VGL，如此便稳定了GIP电路的输出波形。
本方案设计的GIP电路通过改善Q点下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
综上所述，本发明提供的一种GIP电路及其控制方法，通过晶体管T1的栅极与晶体管T5的栅极电连接且晶体管T1的栅极和晶体管T5的栅极均接第一GIP输出信号，晶体管T5的源极分别与晶体管T8的栅极、晶体管T9的漏极、晶体管T3的栅极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端电连接，晶体管T7的源极分别与电容C1的另一端和晶体管T10的漏极电连接且晶体管T7的源极、电容C1的另一端和晶体管T10的漏极均接第二GIP输出信号，晶体管T4的栅极与晶体管T6的栅极电连接且晶体管T4的栅极和晶体管T6的栅极均接第三GIP输出信号，这样使得可以通过改善Q点(即晶体管T5的源极、晶体管T3的栅极、晶体管T9的漏极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端的公共端点处)下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (4)
1.一种GIP电路，其特征在于，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11和电容C1，所述晶体管T1的栅极与晶体管T5的栅极电连接且晶体管T1的栅极和晶体管T5的栅极均接Vg(n-4)信号，所述晶体管T1的源极分别与晶体管T5的漏极、晶体管T3的源极、晶体管T11的漏极、晶体管T4的源极和晶体管T6的漏极电连接，所述晶体管T5的源极分别与晶体管T8的栅极、晶体管T9的漏极、晶体管T3的栅极、晶体管T6的源极、晶体管T7的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与晶体管T8的漏极、晶体管T11的栅极、晶体管T9的栅极和晶体管T10的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极和晶体管T3的漏极电连接，所述晶体管T7的源极分别与电容C1的另一端和晶体管T10的漏极电连接且晶体管T7的源极、电容C1的另一端和晶体管T10的漏极均接Vg(n)信号，所述晶体管T4的栅极与晶体管T6的栅极电连接且晶体管T4的栅极和晶体管T6的栅极均接Vg(n+4)信号，所述晶体管T11的源极分别与晶体管T8的源极和晶体管T10的源极电连接；所述晶体管T1的漏极接FW信号，所述晶体管T2的栅极、晶体管T2的漏极和晶体管T3的漏极均接VGH信号，所述晶体管T4的漏极接BW信号，所述晶体管T7的漏极接CKn信号，所述晶体管T8的源极、晶体管T11的源极和晶体管T10的源极均接VGL信号。
2.根据权利要求1所述的GIP电路，其特征在于，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10和晶体管T11均为N沟道MOS管。
3.一种权利要求1所述的GIP电路的控制方法，其特征在于，包括以下步骤：
S1、在第一时刻，控制晶体管T1的栅极和晶体管T5的栅极输入高电平；
S2、在第二时刻，控制晶体管T1的栅极和晶体管T5的栅极输入低电平；
S3、在第三时刻，控制晶体管T7的漏极由低电平切换至高电平；
S4、在第四时刻，控制晶体管T7的漏极由高电平切换至低电平；
S5、在第五时刻，控制晶体管T4的栅极和晶体管T6的栅极均输入高电平；所述第一时刻、第二时刻、第三时刻、第四时刻和第五时刻为依次连续的时刻。
4.根据权利要求3所述的GIP电路的控制方法，其特征在于，在第五时刻，控制晶体管T2的栅极、晶体管T2的漏极和晶体管T3的漏极均输入高电平。
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