CN112885286B - 一种减少显示缺陷的gip电路及其控制方法 - Google Patents

一种减少显示缺陷的gip电路及其控制方法 Download PDF

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Abstract

本发明涉及GIP电路技术领域，特别涉及一种减少显示缺陷的GIP电路及其控制方法，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16、晶体管T17和电容C1，晶体管T2的源极分别与晶体管T5的栅极、晶体管T10的源极、晶体管T4的栅极、晶体管T14的漏极和电容C1的一端电连接，通过改善Q点下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。

Description

一种减少显示缺陷的GIP电路及其控制方法
技术领域
本发明涉及GIP电路技术领域，特别涉及一种减少显示缺陷的GIP电路及其控制方法。
背景技术
随着信息化的快速发展，显示面板的显示品质需求不断增加，而通常由于制程方面的不可控因素的影响，组成GIP(即Gate In Panel)电路的TFT阈值电压有可能小于0，这就给波形输出造成影响，从而造成显示缺陷。
发明内容
本发明所要解决的技术问题是：提供一种减少显示缺陷的GIP电路及其控制方法，用以改善GIP的输出波形，以优化显示屏的显示效果。
为了解决上述技术问题，本发明采用的第一种技术方案为：
一种减少显示缺陷的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16、晶体管T17和电容C1，所述晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一GIP输出信号，所述晶体管T1的源极分别与晶体管T2的漏极、晶体管T11的源极、晶体管T6的源极、晶体管T9的漏极、晶体管T14的源极、晶体管T15的漏极、晶体管T8的源极和晶体管T10的漏极电连接，所述晶体管T2的源极分别与晶体管T5的栅极、晶体管T10的源极、晶体管T4的栅极、晶体管T14的漏极和电容C1的一端电连接，所述晶体管T3的源极分别与晶体管T5的漏极、晶体管T9的栅极、晶体管T6的栅极、晶体管T12的漏极、晶体管T7的栅极和晶体管T16的漏极电连接，所述晶体管T3的栅极分别与晶体管T3的漏极和晶体管T11的漏极电连接，所述晶体管T11的栅极与晶体管T6的漏极电连接，所述晶体管T4的源极分别与电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极电连接且晶体管T4的源极、电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极均接第二GIP输出信号，所述晶体管T8的栅极与晶体管T10的栅极电连接且晶体管T8的栅极和晶体管T10的栅极均接第三GIP输出信号，所述晶体管T5的源极分别与晶体管T9的源极、晶体管T14的栅极、晶体管T15的栅极、晶体管T12的源极、晶体管T7的源极、晶体管T16的源极和晶体管T17的源极电连接。
本发明采用的第二种技术方案为：
一种减少显示缺陷的GIP电路的控制方法，包括以下步骤：
S1、在第一时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入高电平；
S2、在第二时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入低电平；
S3、在第三时刻，控制晶体管T4的漏极由低电平切换至高电平；
S4、在第四时刻，控制晶体管T4的漏极由高电平切换至低电平；
S5、在第五时刻，控制晶体管T8的栅极和晶体管T10的栅极均输入高电平；
S6、在第六时刻，控制晶体管T12的栅极和晶体管T13的栅极均由高电平切换至低电平；所述第一时刻、第二时刻、第三时刻、第四时刻、第五时刻和第六时刻为依次连续的时刻。
本发明的有益效果在于：
通过将晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一GIP输出信号，晶体管T2的源极分别与晶体管T5的栅极、晶体管T10的源极、晶体管T4的栅极、晶体管T14的漏极和电容C1的一端电连接，晶体管T4的源极分别与电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极电连接且晶体管T4的源极、电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极均接第二GIP输出信号，晶体管T8的栅极与晶体管T10的栅极电连接且晶体管T8的栅极和晶体管T10的栅极均接第三GIP输出信号，通过改善Q点(晶体管T2的源极、晶体管T5的栅极、晶体管T10的源极、晶体管T14的漏极、晶体管T4的栅极和电容C1的公共端点处)下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
附图说明
图1为根据本发明的一种减少显示缺陷的GIP电路的结构示意图；
图2为根据本发明的一种减少显示缺陷的GIP电路的控制方法的步骤流程图；
图3为根据本发明的一种减少显示缺陷的GIP电路的时序波形图。
具体实施方式
为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。
请参照图1，本发明提供的一种技术方案：
一种减少显示缺陷的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16、晶体管T17和电容C1，所述晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一GIP输出信号，所述晶体管T1的源极分别与晶体管T2的漏极、晶体管T11的源极、晶体管T6的源极、晶体管T9的漏极、晶体管T14的源极、晶体管T15的漏极、晶体管T8的源极和晶体管T10的漏极电连接，所述晶体管T2的源极分别与晶体管T5的栅极、晶体管T10的源极、晶体管T4的栅极、晶体管T14的漏极和电容C1的一端电连接，所述晶体管T3的源极分别与晶体管T5的漏极、晶体管T9的栅极、晶体管T6的栅极、晶体管T12的漏极、晶体管T7的栅极和晶体管T16的漏极电连接，所述晶体管T3的栅极分别与晶体管T3的漏极和晶体管T11的漏极电连接，所述晶体管T11的栅极与晶体管T6的漏极电连接，所述晶体管T4的源极分别与电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极电连接且晶体管T4的源极、电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极均接第二GIP输出信号，所述晶体管T8的栅极与晶体管T10的栅极电连接且晶体管T8的栅极和晶体管T10的栅极均接第三GIP输出信号，所述晶体管T5的源极分别与晶体管T9的源极、晶体管T14的栅极、晶体管T15的栅极、晶体管T12的源极、晶体管T7的源极、晶体管T16的源极和晶体管T17的源极电连接。
从上述描述可知，本发明的有益效果在于：
通过将晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一GIP输出信号，晶体管T2的源极分别与晶体管T5的栅极、晶体管T10的源极、晶体管T4的栅极、晶体管T14的漏极和电容C1的一端电连接，晶体管T4的源极分别与电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极电连接且晶体管T4的源极、电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极均接第二GIP输出信号，晶体管T8的栅极与晶体管T10的栅极电连接且晶体管T8的栅极和晶体管T10的栅极均接第三GIP输出信号，通过改善Q点(晶体管T2的源极、晶体管T5的栅极、晶体管T10的源极、晶体管T14的漏极、晶体管T4的栅极和电容C1的公共端点处)下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
进一步的，所述晶体管T4的漏极接第一时钟信号，所述晶体管T12的栅极和晶体管T13的栅极均接第二时钟信号。
进一步的，所述晶体管T3的栅极、晶体管T3的漏极和晶体管T11的漏极均接电源的正极。
进一步的，所述晶体管T5的源极、晶体管T9的源极、晶体管T14的栅极、晶体管T15的栅极、晶体管T12的源极、晶体管T7的源极、晶体管T16的源极和晶体管T17的源极均接电源的负极。
进一步的，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和晶体管T17均为N沟道MOS管。
由上述描述可知，通过N沟道的MOS管能够进一步稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
请参照图2，本发明提供的另一种技术方案：
一种减少显示缺陷的GIP电路的控制方法，包括以下步骤：
S1、在第一时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入高电平；
S2、在第二时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入低电平；
S3、在第三时刻，控制晶体管T4的漏极由低电平切换至高电平；
S4、在第四时刻，控制晶体管T4的漏极由高电平切换至低电平；
S5、在第五时刻，控制晶体管T8的栅极和晶体管T10的栅极均输入高电平；
S6、在第六时刻，控制晶体管T12的栅极和晶体管T13的栅极均由高电平切换至低电平；所述第一时刻、第二时刻、第三时刻、第四时刻、第五时刻和第六时刻为依次连续的时刻。
从上述描述可知，本发明的有益效果在于：
通过将晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一GIP输出信号，晶体管T2的源极分别与晶体管T5的栅极、晶体管T10的源极、晶体管T4的栅极、晶体管T14的漏极和电容C1的一端电连接，晶体管T4的源极分别与电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极电连接且晶体管T4的源极、电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极均接第二GIP输出信号，晶体管T8的栅极与晶体管T10的栅极电连接且晶体管T8的栅极和晶体管T10的栅极均接第三GIP输出信号，通过改善Q点(晶体管T2的源极、晶体管T5的栅极、晶体管T10的源极、晶体管T14的漏极、晶体管T4的栅极和电容C1的公共端点处)下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
进一步的，步骤S5还包括以下步骤：
控制晶体管T12的栅极和晶体管T13的栅极均输入高电平。
请参照图1和图3，本发明的实施例一为：
一种减少显示缺陷的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16、晶体管T17和电容C1，所述晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一GIP输出信号，所述晶体管T1的源极分别与晶体管T2的漏极、晶体管T11的源极、晶体管T6的源极、晶体管T9的漏极、晶体管T14的源极、晶体管T15的漏极、晶体管T8的源极和晶体管T10的漏极电连接，所述晶体管T2的源极分别与晶体管T5的栅极、晶体管T10的源极、晶体管T4的栅极、晶体管T14的漏极和电容C1的一端电连接，所述晶体管T3的源极分别与晶体管T5的漏极、晶体管T9的栅极、晶体管T6的栅极、晶体管T12的漏极、晶体管T7的栅极和晶体管T16的漏极电连接，所述晶体管T3的栅极分别与晶体管T3的漏极和晶体管T11的漏极电连接，所述晶体管T11的栅极与晶体管T6的漏极电连接，所述晶体管T4的源极分别与电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极电连接且晶体管T4的源极、电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极均接第二GIP输出信号，所述晶体管T8的栅极与晶体管T10的栅极电连接且晶体管T8的栅极和晶体管T10的栅极均接第三GIP输出信号，所述晶体管T5的源极分别与晶体管T9的源极、晶体管T14的栅极、晶体管T15的栅极、晶体管T12的源极、晶体管T7的源极、晶体管T16的源极和晶体管T17的源极电连接。
所述晶体管T4的漏极接第一时钟信号，所述晶体管T12的栅极和晶体管T13的栅极均接第二时钟信号。
所述晶体管T3的栅极、晶体管T3的漏极和晶体管T11的漏极均接电源的正极。
所述晶体管T5的源极、晶体管T9的源极、晶体管T14的栅极、晶体管T15的栅极、晶体管T12的源极、晶体管T7的源极、晶体管T16的源极和晶体管T17的源极均接电源的负极。
所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和晶体管T17均为N沟道MOS管。
本方案的每一级GIP电路共有17颗TFT，1个电容C1，FW和VGH是直流高电压，BW和VGL是直流低电压。在本方案中，CK(n)与CK(n+4)的高电位是VGH电位，低电位是VGL电位。本方案通过引入QB节点的电压，使得Q点的漏电路径上不会有漏电流产生，这样Q点的准位就不会被TFT的阈值电压偏负所影响，Q点的电压准位可以维持住，这样可以减少显示屏的显示缺陷。
以下介绍GIP的驱动过程(请结合图3分析)：
在t1时刻，Vg(n-4)为高电位，晶体管T1和晶体管T2打开，QB点与Q点开始充电。首先分析Q点高电位控制的TFT，即晶体管T4、晶体管T5、晶体管T11，晶体管T4打开Vg(n)输出为CK(n)的VGL；晶体管T5打开P点电位通过此路径下拉为VGL；晶体管T11打开QB点充电至VGH。
在t2时刻，Vg(n-4)为低电位，此时晶体管T1与晶体管T2均处于关闭状态，Q点的电位为floating状态。假设有关Q点的漏电路径上的TFT的阈值电压均为负，即晶体管T8、晶体管T10、晶体管T6、晶体管T9、晶体管T14、晶体管T15的阈值电压均小于0。由于晶体管T8、晶体管T9和晶体管T15这几颗TFT的VGS(栅源电压)为0，故TFT会产生漏电流，但是晶体管T11此时处于开启状态，故漏电流不会影响到QB点的电位；与Q点直接连接的TFT，晶体管T10、晶体管T6和晶体管T14，由于这些TFT的VGS均远小于0(源极电压为QB电位)，故TFT无漏电流，Q点的电位可维持稳定。
在t3时刻，Ck(n)电位由低电位转为高电位，此时由于电容C1的存在，Q点的电位因电容耦合效应变得更高，晶体管T4打开的更充分，驱动力更强，Vg(n)的波形传输为VGH。
在t4时刻，Ck(n)电位由高电位变为低电位，此时由于电容C1的存在，Q点的电位因电容耦合效应变回原来的H准位，晶体管T4还是开启状态，Vg(n)的波形传输为VGL。
在t5时刻，此时Vg(n+4)为高电位，晶体管T8和晶体管T10均打开，Q点的电位通过此路径得以放电。由于CK(n+4)此时的电位为高电位，故晶体管T12和晶体管T13打开，分别将P点的电位和Vg(n)的电位下拉到VGL。
在t6时刻，CK(n+4)的电位由高电位转为低电位，晶体管T12和晶体管T13关闭。由于晶体管T3的开启，P点的电位上升为VGH，故由P点控制的TFT，如晶体管T6、晶体管T9、晶体管T7均打开，分别将Q点的电位和Vg(n)的电位下拉到VGL。
本方案设计的减少显示缺陷的GIP电路通过改善Q点下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
请参照图2和图3，本发明的实施例二为：
请参照图2，一种减少显示缺陷的GIP电路的控制方法，包括以下步骤：
S1、在第一时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入高电平；
S2、在第二时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入低电平；
S3、在第三时刻，控制晶体管T4的漏极由低电平切换至高电平；
S4、在第四时刻，控制晶体管T4的漏极由高电平切换至低电平；
S5、在第五时刻，控制晶体管T8的栅极和晶体管T10的栅极均输入高电平；
S6、在第六时刻，控制晶体管T12的栅极和晶体管T13的栅极均由高电平切换至低电平；所述第一时刻、第二时刻、第三时刻、第四时刻、第五时刻和第六时刻为依次连续的时刻。
步骤S5还包括以下步骤：
控制晶体管T12的栅极和晶体管T13的栅极均输入高电平。
本方案的每一级GIP电路共有17颗TFT，1个电容C1，FW和VGH是直流高电压，BW和VGL是直流低电压。在本方案中，CK(n)与CK(n+4)的高电位是VGH电位，低电位是VGL电位。本方案通过引入QB节点的电压，使得Q点的漏电路径上不会有漏电流产生，这样Q点的准位就不会被TFT的阈值电压偏负所影响，Q点的电压准位可以维持住，这样可以减少显示屏的显示缺陷。
以下介绍GIP的驱动过程(请结合图3分析)：
在t1时刻(即第一时刻)，Vg(n-4)为高电位，晶体管T1和晶体管T2打开，QB点与Q点开始充电。首先分析Q点高电位控制的TFT，即晶体管T4、晶体管T5、晶体管T11，晶体管T4打开Vg(n)输出为CK(n)的VGL；晶体管T5打开P点电位通过此路径下拉为VGL；晶体管T11打开QB点充电至VGH。
在t2时刻(即第二时刻)，Vg(n-4)为低电位，此时晶体管T1与晶体管T2均处于关闭状态，Q点的电位为floating状态。假设有关Q点的漏电路径上的TFT的阈值电压均为负，即晶体管T8、晶体管T10、晶体管T6、晶体管T9、晶体管T14、晶体管T15的阈值电压均小于0。由于晶体管T8、晶体管T9和晶体管T15这几颗TFT的VGS(栅源电压)为0，故TFT会产生漏电流，但是晶体管T11此时处于开启状态，故漏电流不会影响到QB点的电位；与Q点直接连接的TFT，晶体管T10、晶体管T6和晶体管T14，由于这些TFT的VGS均远小于0(源极电压为QB电位)，故TFT无漏电流，Q点的电位可维持稳定。
在t3时刻(即第三时刻)，Ck(n)电位由低电位转为高电位，此时由于电容C1的存在，Q点的电位因电容耦合效应变得更高，晶体管T4打开的更充分，驱动力更强，Vg(n)的波形传输为VGH。
在t4时刻(即第四时刻)，Ck(n)电位由高电位变为低电位，此时由于电容C1的存在，Q点的电位因电容耦合效应变回原来的H准位，晶体管T4还是开启状态，Vg(n)的波形传输为VGL。
在t5时刻(即第五时刻)，此时Vg(n+4)为高电位，晶体管T8和晶体管T10均打开，Q点的电位通过此路径得以放电。由于CK(n+4)此时的电位为高电位，故晶体管T12和晶体管T13打开，分别将P点的电位和Vg(n)的电位下拉到VGL。
在t6时刻(即第六时刻)，CK(n+4)的电位由高电位转为低电位，晶体管T12和晶体管T13关闭。由于晶体管T3的开启，P点的电位上升为VGH，故由P点控制的TFT，如晶体管T6、晶体管T9、晶体管T7均打开，分别将Q点的电位和Vg(n)的电位下拉到VGL。
本方案设计的减少显示缺陷的GIP电路通过改善Q点下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
综上所述，本发明提供的一种减少显示缺陷的GIP电路及其控制方法，通过将晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接第一GIP输出信号，晶体管T2的源极分别与晶体管T5的栅极、晶体管T10的源极、晶体管T4的栅极、晶体管T14的漏极和电容C1的一端电连接，晶体管T4的源极分别与电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极电连接且晶体管T4的源极、电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极均接第二GIP输出信号，晶体管T8的栅极与晶体管T10的栅极电连接且晶体管T8的栅极和晶体管T10的栅极均接第三GIP输出信号，通过改善Q点(晶体管T2的源极、晶体管T5的栅极、晶体管T10的源极、晶体管T14的漏极、晶体管T4的栅极和电容C1的公共端点处)下拉TFT的漏电路径，从而维持Q点的电压准位，稳定GIP电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (4)

1.一种减少显示缺陷的GIP电路，其特征在于，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16、晶体管T17和电容C1，所述晶体管T1的栅极与晶体管T2的栅极电连接且晶体管T1的栅极和晶体管T2的栅极均接Vg(n-4)信号，所述晶体管T1的源极分别与晶体管T2的漏极、晶体管T11的源极、晶体管T6的源极、晶体管T9的漏极、晶体管T14的源极、晶体管T15的漏极、晶体管T8的源极和晶体管T10的漏极电连接，所述晶体管T2的源极分别与晶体管T5的栅极、晶体管T10的源极、晶体管T4的栅极、晶体管T14的漏极和电容C1的一端电连接，所述晶体管T3的源极分别与晶体管T5的漏极、晶体管T9的栅极、晶体管T6的栅极、晶体管T12的漏极、晶体管T7的栅极和晶体管T16的漏极电连接，所述晶体管T3的栅极分别与晶体管T3的漏极和晶体管T11的漏极电连接，所述晶体管T11的栅极与晶体管T6的漏极电连接，所述晶体管T4的源极分别与电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极电连接且晶体管T4的源极、电容C1的另一端、晶体管T7的漏极、晶体管T13的漏极和晶体管T17的漏极均接Vg(n)信号，所述晶体管T8的栅极与晶体管T10的栅极电连接且晶体管T8的栅极和晶体管T10的栅极均接Vg(n+4)，所述晶体管T5的源极分别与晶体管T9的源极、晶体管T14的栅极、晶体管T15的栅极、晶体管T12的源极、晶体管T7的源极、晶体管T16的源极和晶体管T17的源极电连接；
所述晶体管T1的漏极接FW信号，所述晶体管T3的漏极、晶体管T3的栅极和晶体管T11的漏极均接VGH信号，所述晶体管T8的漏极接BW信号，所述晶体管T4的漏极接CK(n)，所述晶体管T14的栅极、晶体管T15的栅极、晶体管T16的栅极和晶体管T17的栅极均接CLR信号，所述晶体管T5的源极、晶体管T9的源极、晶体管T15的源极、晶体管T12的源极、晶体管T7的源极、晶体管T13的源极、晶体管T16的源极和晶体管T17的源极均接VGL信号，所述晶体管T12的栅极和晶体管T13的栅极均接CK(n+4)信号。
2.根据权利要求1所述的减少显示缺陷的GIP电路，其特征在于，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和晶体管T17均为N沟道MOS管。
3.一种权利要求1所述的减少显示缺陷的GIP电路的控制方法，其特征在于，包括以下步骤：
S1、在第一时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入高电平；
S2、在第二时刻，控制晶体管T1的栅极和晶体管T2的栅极均输入低电平；
S3、在第三时刻，控制晶体管T4的漏极由低电平切换至高电平；
S4、在第四时刻，控制晶体管T4的漏极由高电平切换至低电平；
S5、在第五时刻，控制晶体管T8的栅极和晶体管T10的栅极均输入高电平；
S6、在第六时刻，控制晶体管T12的栅极和晶体管T13的栅极均由高电平切换至低电平；所述第一时刻、第二时刻、第三时刻、第四时刻、第五时刻和第六时刻为依次连续的时刻。
4.根据权利要求3所述的减少显示缺陷的GIP电路的控制方法，其特征在于，步骤S5还包括以下步骤：
控制晶体管T12的栅极和晶体管T13的栅极均输入高电平。
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