CN112865650B - 基于fpga的斩波周期可变的硬件电流环控制***及方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的斩波周期可变的硬件电流环控制***及方法，***包括时序控制模块、编码器采集控制模块、电角度计算模块、正余弦计算模块、并行总线通信模块、Clark变换模块、park变换模块、PI调节器模块、ipark变换模块、SVPWM运算模块、PWM输出模块。本发明利用FPGA芯片作为硬件电流环的控制器，极大地缩短了电流环的计算周期，提高内环的带宽和***的响应能力；通过时序控制模块的设计，使每一步计算都在确定的时间点内，可控性强，精确度高；采用FPGA向外部处理器产生中断的方式，保证了***的同步性；同时，充分采用时分复用的方式，极大程度地降低了资源占用率，从而降低了硬件成本。

Description

基于FPGA的斩波周期可变的硬件电流环控制***及方法
技术领域
本发明涉及永磁同步电机控制领域，尤其涉及一种基于FPGA的斩波周期可变的硬件电流环控制***及方法。
背景技术
通用永磁同步电机控制技术通常采用位置环、速度环、电流环三环控制，其中作为三环控制内环的电流环的性能直接影响到速度环与位置环等外环乃至整个控制***的控制特性。
得益于DSP处理器编程简单、开发周期短等特性，目前，市面常见的伺服驱动器通常采用DSP实现三环控制。受限于电机控制专用DSP的主频(如TI公司的STM320F28XX系列，最高主频仅为150MHz)，DSP等微处理器仅支持指令串行执行的架构，决定了电流环的控制周期难以进一步减小；同时，通用总线的应用(如CANopen总线等)，使得用于通信处理的时间进一步增加，***载荷进一步增大，导致控制周期外的空闲时间进一步缩小，算法优化的难度增大。不仅如此，依赖于DSP的斩波更新特性，将导致本周期内的采样计算只能在下一周期更新，产生一段时间的滞后，大大降低了电流环的带宽和***的实时性。
发明内容
本发明的目的在于提供一种基于FPGA的斩波周期可变的硬件电流环控制***及方法。
实现本发明目的的技术解决方案为：一种基于FPGA的斩波周期可变的硬件电流环控制***，包括时序控制模块、编码器采集控制模块、电角度计算模块、正余弦计算模块、并行总线通信模块、Clark变换模块、park变换模块、PI调节器模块、ipark变换模块、SVPWM运算模块、PWM输出模块；其中，
所述时序控制模块根据运算控制周期启动编码器采集控制模块、电角度计算模块、正余弦计算模块、并行总线通信模块、Clark变换模块、park变换模块、PI调节器模块、ipark变换模块、SVPWM运算模块、PWM输出模块，完成硬件电流环的控制运算；
所述时序控制模块通过并行总线通信模块获取可设置的运算控制周期，并在固定的时间点启动编码器采集控制模块，所示固定的时间是预先设定的时间，目的是等编码器采集控制模块初始化完成；一定时间后启动并行总线通信模块获取电机A、B相电流；待编码器采集控制模块运算完成后，启动电角度计算模块；待电角度计算模块完成后，启动正余弦计算模块和Clark变换模块；待正余弦计算模块完成后，启动park变换模块；待park变换模块完成后，启动PI调节器模块；待PI调节器模块完成后，启动ipark变换模块；待ipark变换模块完成后，启动SVPWM运算模块；待SVPWM运算模块完成后，启动PWM输出模块；
所述编码器采集控制模块用于采集绝对式编码器位置信息并传送至电角度计算模块；
所述电角度计算模块用于接收编码器位置信息，处理后生成电机电角度值θ和编码器实际位置反馈值；
所述正余弦计算模块用于接收电角度计算模块生成的电角度值，并进行正余弦计算，输出电角度的正余弦值sinθ和cosθ；
所述并行总线通信模块用于FPGA与外部微处理器通信，用于获取AB相电流、电流指令Iref、电机参数、PI调节器控制参数，并上传编码器实际位置反馈值、编码器通信故障及运行状态数据；
所述Clark变换模块用于接收并行总线通信模块获取的AB相电流，经过Clark变换后生成静止坐标系下的电流分量Iα和Iβ；
所述park变换模块用于接收Clark变换模块生成的Iα和Iβ，以及正余弦计算模块生成的sinθ和cosθ，经过park变换生成极性旋转坐标系下的电流反馈值Iq和Id；
所述PI调节器模块用于接收并行总线通信模块获取的电流指令Iref、PI调节器控制参数，以及park变换模块生成的Iq和Id，经过复矢量调节后生成极性旋转坐标系下的Q轴电压值Uq和D轴电压值Ud；
所述ipark变换模块用于接收PI调节器模块生成的Uq和Ud，以及正余弦计算模块生成的sinθ和cosθ，经过ipark变换，生成静止坐标系下的电压值Uα和Uβ；
所述SVPWM运算模块用于接收ipark变换模块生成的Uα和Uβ，经过SVPWM运算，生成基本空间矢量电压作用时间Ta、Tb、Tc；
所述PWM输出模块用于接收SVPWM运算模块生成的Ta、Tb、Tc，以及并行总线通信模块获取的可设置的斩波周期，经过与斩波周期内生成的三角波进行比较，输出6路PWM开关信号。
优选地，所述编码器为绝对值位置编码器，通过RS485总线实现与FPGA的通信。
优选地，所述park变换模块采用变换矩阵
Figure GDA0004160126910000031
实现Iα和Iβ到Iq和Id的转换。
优选地，所述ipark变换模块采用变换矩阵
Figure GDA0004160126910000032
实现Uq和Ud到Uα和Uβ的转换。
优选地，所述SVPWM运算模块采用有限次分段限位避免电压作用时间的过调节。
优选地，所述运算控制周期和斩波周期均可设置，且斩波周期的设置不依赖于运算控制周期，同一斩波周期内可完成多次运算控制周期的计算。
本发明还提供一种基于FPGA的斩波周期可变的硬件电流环设计方法，包括：
采用三段式FSM状态机实现***的时序控制与设计，设计初始状态、编码器采集状态、电流采样状态、电角度计算状态、正余弦计算状态、Clark变换状态、Park变换状态、PI计算状态、IPARK计算状态、SVPWM计算状态和PWM输出状态，共11个状态，用于生成编码器采集控制模块、电角度计算模块、正余弦计算模块、并行总线通信模块、Clark变换模块、park变换模块、PI调节器模块、ipark变换模块、SVPWM运算模块、PWM输出模块共10个模块的启动使能信号；
时序控制模块采用通用GPIO信号向微处理器周期性输出外部中断，用于获取AB相电流反馈、电流指令；
采用三段式FSM状态机实现控制***中编码器采集模块与电机编码器的RS485通信协议的解码；
采用cordic算法实现控制***中电角度值的正余弦计算，输入数据和输出数据的位宽均为16位，输出数据采用1Q14格式表示；
采用时分复用的方法实现park变换模块和ipark变换模块；
采用时分复用的方法实现Q轴电压值和D轴电压值的生成；
采用三段式FSM状态机实现有限次分段限位；
采用参数配置的方式通过上位机配置电机参数与控制参数，配置运算控制周期和斩波周期。
进一步的，采用三段式FSM状态机实现有限次分段限位，具体实施方式为：根据扇区计算得到的基本空间矢量作用时间t1、t2，确定t1、t2之和t3，判断t3与其允许最大值之间的关系，若t3大于其允许最大值的2^M倍，则首先缩小2^M倍，再将t1和t2缩小7/8后重新比较，直到t3小于其允许最大值；此方法可保证在6个时钟周期内完成过调节的限制。
与现有技术相比，本发明的显著优点为：(1)本发明提供的基于FPGA的斩波周期可变的硬件电流环控制***，打破了传统基于DSP的控制***带来的主频低、***响应慢、算法优化难度大的壁垒，利用FPGA芯片作为硬件电流环的控制器，充分利用FPGA并行计算的强大优势，极大地缩短了电流环的计算周期，可有效提高***的实时性，进一步提高内环的带宽和***的响应能力。(2)本发明提供的基于FPGA的斩波周期可变的硬件电流环设计方法，通过时序控制模块的设计，使每一步计算都在确定的时间点内，可控性强，精确度高；采用FPGA向外部处理器产生中断的方式，使外部处理器的位置环、速度环等均工作在中断内，保证了***的同步性；同时，充分采用时分复用的方式，极大程度地降低了资源占用率，从而降低了硬件成本。
附图说明
图1是本发明基于FPGA的斩波周期可变的硬件电流环控制***示意图。
图2是时序控制模块FSM状态转移示意图。
图3是时分复用的park变换和ipark变换示意图。
图4是SVPWM运算模块流程和有限次分段限位示意图。
具体实施方式
为了更好地展示本发明的设计原理、工作特点和特征优势，以下将结合附图对其进行清楚、详细、完整的说明。
实施例1
如图1所示，本发明公开的基于FPGA的斩波周期可变的硬件电流环控制***硬件连接包括：微处理器100、电机编码器200、FPGA300和功率逆变电路400。
本实施例中公开的电机编码器200采用17位高精度绝对值编码器，通过RS485总线与FPGA连接。
本发明公开的FPGA300内部软件包括：时序控制模块301、编码器采集控制模块302、电角度计算模块303、正余弦计算模块304、并行总线通信模块305、Clark变换模块306、park变换模块307、PI调节器模块308、ipark变换模块309、SVPWM运算模块310、PWM输出模块311。
所述时序控制模块301根据运算控制周期依次启动编码器采集控制模块302、电角度计算模块303、正余弦计算模块304、并行总线通信模块305、Clark变换模块306、park变换模块307、PI调节器模块308、ipark变换模块309、SVPWM运算模块310、PWM输出模块311，完成硬件电流环的控制运算。具体实施方式为：所述时序控制模块301通过并行总线通信模块305获取可设置的运算控制周期，并在固定的时间点启动编码器采集控制模块302；一定时间后启动并行总线通信模块305获取电机A、B相电流；待编码器采集控制模块302获取本周期电机位置运算完成后，启动电角度计算模块303；待电角度计算模块303完成后，启动正余弦计算模块304和Clark变换模块306；待正余弦计算模块304完成后，启动park变换模块307；待park变换模块307完成后，启动PI调节器模块308；待PI调节器模块308完成后，启动ipark变换模块309；待ipark变换模块309完成后，启动SVPWM运算模块310；待SVPWM运算模块310完成后，启动PWM输出模块311。
所述编码器采集控制模块302用于采集绝对式编码器位置信息并传送至电角度计算模块。
所述电角度计算模块303用于接收编码器位置信息，处理后生成电机电角度值θ和编码器实际位置反馈值(Position Actual Value)。
所述正余弦计算模块304用于接收电角度计算模块生成的电角度值θ，并进行正余弦计算，输出电角度的正余弦值sinθ和cosθ。
所述并行总线通信模块305用于FPGA与外部微处理器100通信，用于获取AB相电流、电流指令Iref、电机参数、PI调节器控制参数等数据，并上传编码器实际位置反馈值(Position Actual Value)、编码器通信故障等状态数据。
所述Clark变换模块306用于接收并行总线通信模块获取的AB相电流，经过Clark变换后生成静止坐标系下的电流分量Iα和Iβ；
所述park变换模块307用于接收Clark变换模块生成的Iα和Iβ，以及正余弦计算模块生成的sinθ和cosθ，经过park变换生成极性旋转坐标系下的电流反馈值Iq和Id；采用变换矩阵
Figure GDA0004160126910000051
实现。
所述PI调节器模块308用于接收并行总线通信模块获取的电流指令Iref、PI调节器控制参数，以及park变换模块生成的Iq和Id，经过复矢量调节后生成极性旋转坐标系下的Q轴电压值Uq和D轴电压值Ud；
所述ipark变换模块309用于接收PI调节器模块生成的Uq和Ud，以及正余弦计算模块生成的sinθ和cosθ，经过ipark变换，生成静止坐标系下的电压值Uα和Uβ；采用变换矩阵
Figure GDA0004160126910000061
实现。
所述SVPWM运算模块310用于接收ipark变换模块生成的Uα和Uβ，经过SVPWM运算，生成基本空间矢量电压作用时间Ta、Tb、Tc；
所述PWM输出模块311用于接收SVPWM运算模块生成的Ta、Tb、Tc，以及并行总线通信模块获取的可设置的斩波周期，经过与斩波周期内生成的三角波进行比较，输出6路PWM开关信号。
进一步地，在本实施例中，用户可通过上位机访问微处理器100，配置本***所需参数，运算控制周期和斩波周期均可设置，且斩波周期的设置不依赖于运算控制周期，同一斩波周期内可完成多次运算控制周期的计算。如，可设置运算控制周期为50微秒，斩波周期为100微秒，即电流环运算两次，斩波更新一次。
进一步地，本实施例公开的301-311模块均采用Verilog语言实现，并经过综合、编译、布局布线、生成可烧录文件之后，通过JTAG接口下载至FPGA外部非易失性存储器(EEPROM)用于上电后加载。
本实施例已在xilinx spartan6 FPGA上得以验证，***时钟为60M，自获取到AB相电流至完成控制运算仅需10微秒。较之传统方案，极大地提高了***的响应能力。
实施例2
本实施例提供一种基于FPGA的斩波周期可变的硬件电流环设计方法，包括：
如图2所示，采用三段式FSM状态机实现控制***的时序控制与设计，共设计11个状态，用于生成编码器采集控制模块、电角度计算模块、正余弦计算模块、并行总线通信模块、Clark变换模块、park变换模块、PI调节器模块、ipark变换模块、SVPWM运算模块、PWM输出模块共10个模块的启动使能信号。
如图1中所示，时序控制模块301采用通用GPIO信号向微处理器(如DSP)100周期性输出外部中断，用于获取AB相电流反馈、电流指令。
如图3所示，采用同一单元实现park变换和ipark变换的变换矩阵，采用时分复用的方法实现park变换模块和ipark变换模块，具体为，使用双路选择器分时选通变换矩阵所需的输入信号，有效降低逻辑资源的使用。
同理，采用同一单元实现PI调节器，采用时分复用的方法实现Q轴电压值和D轴电压值的生成。
如图4所示，SVPWM模块中根据Uα和Uβ计算出当前电角度对应的扇区，采用三段式FSM状态机实现SVPWM算法中基本空间矢量作用时间的有限次分段限位，具体实施方式为，判断根据扇区计算得到的基本空间矢量作用时间t1、t2之和t3与t3允许最大值之间的关系，若是允许最大值的2^M倍，则首先缩小2^M倍，否则，将t1和t2缩小7/8后重新比较，直到t3小于允许最大值，此方法可保证在6个时钟周期内完成过调节的限制。其中t1、t2是基本空间矢量作用时间，t3＝t1+t2。

Claims (4)

1.一种基于FPGA的斩波周期可变的硬件电流环控制方法，其特征在于，该方法基于控制***实现，所述控制***包括时序控制模块、编码器采集控制模块、电角度计算模块、正余弦计算模块、并行总线通信模块、Clark变换模块、park变换模块、PI调节器模块、ipark变换模块、SVPWM运算模块、PWM输出模块；其中，
所述时序控制模块根据运算控制周期启动编码器采集控制模块、电角度计算模块、正余弦计算模块、并行总线通信模块、Clark变换模块、park变换模块、PI调节器模块、ipark变换模块、SVPWM运算模块、PWM输出模块，完成硬件电流环的控制运算；
所述时序控制模块通过并行总线通信模块获取可设置的运算控制周期，并在固定的时间点启动编码器采集控制模块；一定时间后启动并行总线通信模块获取电机A、B相电流；待编码器采集控制模块运算完成后，启动电角度计算模块；待电角度计算模块完成后，启动正余弦计算模块和Clark变换模块；待正余弦计算模块完成后，启动park变换模块；待park变换模块完成后，启动PI调节器模块；待PI调节器模块完成后，启动ipark变换模块；待ipark变换模块完成后，启动SVPWM运算模块；待SVPWM运算模块完成后，启动PWM输出模块；
所述编码器采集控制模块用于采集绝对式编码器位置信息并传送至电角度计算模块；
所述电角度计算模块用于接收编码器位置信息，处理后生成电机电角度值θ和编码器实际位置反馈值；
所述正余弦计算模块用于接收电角度计算模块生成的电角度值，并进行正余弦计算，输出电角度的正余弦值sinθ和cosθ；
所述并行总线通信模块用于FPGA与外部微处理器通信，用于获取AB相电流、电流指令Iref、电机参数、PI调节器控制参数，并上传编码器实际位置反馈值、编码器通信故障及运行状态数据；
所述Clark变换模块用于接收并行总线通信模块获取的AB相电流，经过Clark变换后生成静止坐标系下的电流分量Iα和Iβ；
所述park变换模块用于接收Clark变换模块生成的Iα和Iβ，以及正余弦计算模块生成的sinθ和cosθ，经过park变换生成极性旋转坐标系下的电流反馈值Iq和Id；
所述PI调节器模块用于接收并行总线通信模块获取的电流指令Iref、PI调节器控制参数，以及park变换模块生成的Iq和Id，经过复矢量调节后生成极性旋转坐标系下的Q轴电压值Uq和D轴电压值Ud；
所述ipark变换模块用于接收PI调节器模块生成的Uq和Ud，以及正余弦计算模块生成的sinθ和cosθ，经过ipark变换，生成静止坐标系下的电压值Uα和Uβ；
所述SVPWM运算模块用于接收ipark变换模块生成的Uα和Uβ，经过SVPWM运算，生成基本空间矢量电压作用时间Ta、Tb、Tc；所述的SVPWM运算模块采用有限次分段限位以避免电压作用时间的过调节；
所述PWM输出模块用于接收SVPWM运算模块生成的Ta、Tb、Tc，以及并行总线通信模块获取的可设置的斩波周期，经过与斩波周期内生成的三角波进行比较，输出6路PWM开关信号；
控制方法包括如下步骤：
采用三段式FSM状态机实现***的时序控制与设计，设计初始状态、编码器采集状态、电流采样状态、电角度计算状态、正余弦计算状态、Clark变换状态、Park变换状态、PI计算状态、IPARK计算状态、SVPWM计算状态和PWM输出状态，共11个状态，用于生成编码器采集控制模块、电角度计算模块、正余弦计算模块、并行总线通信模块、Clark变换模块、park变换模块、PI调节器模块、ipark变换模块、SVPWM运算模块、PWM输出模块共10个模块的启动使能信号；
时序控制模块采用通用GPIO信号向微处理器周期性输出外部中断，用于获取AB相电流反馈、电流指令；
采用三段式FSM状态机实现控制***中编码器采集模块与电机编码器的RS485通信协议的解码；
采用cordic算法实现控制***中电角度值的正余弦计算，输入数据和输出数据的位宽均为16位，输出数据采用1Q14格式表示；
采用时分复用的方法实现park变换模块和ipark变换模块；
采用时分复用的方法实现Q轴电压值和D轴电压值的生成；
采用三段式FSM状态机实现有限次分段限位；
采用参数配置的方式通过上位机配置电机参数与控制参数，配置运算控制周期和斩波周期；
采用三段式FSM状态机实现有限次分段限位，具体实施方式为：根据扇区计算得到的基本空间矢量作用时间t1、t2，确定t1、t2之和t3，判断t3与其允许最大值之间的关系，若t3大于其允许最大值的2^M倍，则首先缩小2^M倍，再将t1和t2缩小7/8后重新比较，直到t3小于其允许最大值。
2.根据权利要求1所述的方法，其特征在于，所述编码器为绝对值位置编码器，通过RS485总线实现与FPGA的通信。
3.根据权利要求1所述的方法，其特征在于，所述的park变换模块采用变换矩阵
Figure FDA0004160126900000031
实现Iα和Iβ到Iq和Id的转换。
4.根据权利要求1所述的方法，其特征在于，所述的ipark变换模块采用变换矩阵
Figure FDA0004160126900000032
实现Uq和Ud到Uα和Uβ的转换。/>
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