CN112859663A - 具有可切换的转换速率的现场总线*** - Google Patents

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Abstract

在此公开一种具有可切换的转换速率的现场总线***。下面描述一种用于总线驱动器的电路以及一种对应的方法。根据一个实施例，电路包括具有转换速率控制器的驱动电路、输出级和监视电路。输出级与第一总线线路和第二总线线路连接，并且驱动电路被构造成取决于第一逻辑信号控制输出级，使得产生第一总线线路和第二总线线路之间的对应总线电压。转换速率控制器与驱动电路耦联并且被构造成取决于输入信号来设定驱动电路的转换速率。监视电路被构造成产生用于转换速率控制器的输入信号，其中在包括在第一逻辑信号中的数据帧的仲裁阶段期间，输入信号指示比在所述数据帧的数据传输阶段期间高的转换速率。

Description

具有可切换的转换速率的现场总线***
技术领域
本说明书涉及诸如控制器局域网(CAN)之类的现场总线的领域。
背景技术
控制器局域网(CAN)是汽车应用中最常用的现场总线***之一。网络拓扑通常是星形的，并且借助差分信号来实现总线通信，其中显性状态由相对高的总线电压(例如大于0.9V)表示，并且隐性状态由相对低的电压(例如小于0.5V)表示。在其它现场总线***中，这些状态也被称为“活动”和“空闲”。在具有星形总线拓扑的实际应用中，通常仅一些总线节点按照规定被端接。
尤其是在较高的数据速率下，总线信号的完整性可能受到未按照规定端接的总线节点上的反射或低电阻星点上的反射的损害。随着总线信号的上升和下降时间变得较短，信号完整性可能变得越来越差，这表明显性状态与隐性状态之间(并且反之亦然)的缓慢过渡(即小的转换速率)。另一方面，低转换速率引起相对高的环路延迟。尤其是在总线通信的仲裁阶段可能重要的是：信号以很小的延迟(相对于彼此)到达所有总线节点，因此环路延迟应当足够小以允许按照规定的仲裁。相关标准详细说明了最大的环路延迟并且因此间接地详细说明了转换速率的下界限。
保证足够的信号完整性的简单可能性在于限制用于确定的传输速率的线路长度(例如用于2Mbit/s的较大的线路长度和用于5Mbit/s的较短的线路长度)。其它方案使用具有临时端接的收发器电路，例如紧接在检测到总线端子处的信号改变之后。然而，这种收发器电路应该仅用在没有按照规定的电端接的总线节点中。如果它们在已经端接的总线节点中使用，则信号完整性变差，即收发器使用的临时端接是不利的。这种具有所谓的振铃抑制(ringing supression)的收发器在一些情况下也能够重写总线节点的错误帧，所述错误帧对于CAN协议是重要的。
重要的是要理解，所描述的问题不限于CAN***并且也可能够在其它现场总线***中出现。本发明的任务尤其可以在于，提供一种用于现场总线***(并且尤其是用于具有灵活的数据速率的CAN***)的收发器电路，该收发器电路可以在端接的和未端接的总线节点中使用。
发明内容
上述任务通过根据本发明的电路和方法来解决。各种实施例和进一步改进是以下内容。下面描述一种用于总线驱动器的电路。根据一个实施例，电路包括具有转换速率控制器的驱动电路、输出级和监视电路。输出级与第一总线线路和第二总线线路连接，并且驱动电路被构造成取决于第一逻辑信号控制输出级，使得产生第一总线线路和第二总线线路之间的对应总线电压。转换速率控制器与驱动电路耦联，并且被构造成取决于输入信号来设定驱动电路的转换速率。监视电路被构造成产生用于转换速率控制器的输入信号，其中在包括在所述第一逻辑信号中的数据帧的仲裁阶段期间，输入信号指示比在数据帧的数据传输阶段期间高的转换速率。
此外，还描述了一种用于控制数据总线的总线线路的方法。根据一个实施例，该方法包括取决于逻辑信号在第一总线线路和第二总线线路之间产生总线电压，其中总线电压的改变以可设定的转换速率进行。该方法还包括设定转换速率，其中在包括在逻辑信号中的数据帧的仲裁阶段期间，设定比在数据帧的数据传输阶段期间高的转换速率。
附图说明
下面借助附图更详细地阐述实施例。附图不一定按比例绘制，并且实施例不只是限于所示的方面。更确切地说，重点在于示出实施例所基于的原理。在附图中：
图1示出具有多个总线节点的CAN总线***的示例。
图2借助定时图示例性地示出在总线节点的总线收发器中在线路长度和振铃之间的关联(图表(a))以及在转换速率和环路延迟之间的关联(图表(b))。
图3是说明具有灵活的数据速率(CAN FD)的CAN总线***中的数据帧的图表。
图4和图5示出可以在总线节点中使用的收发器电路的实施例的不同变型。
图6示出备选的实施例。
图7示出具有微控制器和CAN收发器的总线节点的示例。
图8包括两个流程图，用于示出在此描述的方法的示例。
具体实施方式
图1图示了具有多个总线节点101至108的CAN总线***的示例。该总线***具有两个子***，这两个子***都具有星形的网络拓扑。第一子***包括总线节点101至105，总线节点中的每个总线节点与第一星点SN1连接。第二子***包括总线节点106至108，总线节点中的每个总线节点与第二星点SN2连接。这两个子***例如通过总线线路耦联，该总线线路将第一星点SN1与第二星点SN2连接。
各个总线节点101至105与第一星点SN1之间的总线线路以及各个总线节点106至108与第二星点SN2之间的总线线路在实践中可以是不同长度的。所述线路长度可以在几厘米和几米(例如10米或更长)之间。在所示的示例中，两个总线节点之间的最大距离为13.3m；总线节点104经由6.6m长的总线线路与第一星节点SN1连接。两个星节点SN1和SN2经由2.0m长的总线线路连接，并且第二星节点SN2经由4.7m长的总线线路与总线节点107连接(6.6+2.0+4.7＝13.3)。两个总线节点之间的最短距离(2.9m的线路长度)位于总线节点106和108之间(2+0.9＝2.9)。在所示的示例中，只有总线节点104和107分别包括120Ω的终端电阻(端接电阻)。
所有总线节点的最优端接实际上不是容易实现的，因为总线收发器的制造商不知道总线***的结构(拓扑、线路长度、总线节点的数量)。在总线节点和星点上的反射以及随之而来的信号完整性的恶化在实践中不可避免。
然而，对于特定的总线拓扑，存在传输速率和总线线路的最大长度之间的关联。因此，总线***的有些开发者对于确定的传输速率指定了最大的线路长度。与信号完整性相关的另一参数是总线节点中的发射器的转换速率。转换速率(通常以伏特每微秒或毫伏每纳秒为单位)指定了发射器理想地(在完美线路端接的情况下)可以产生的边沿的陡度。因此，转换速率可以被认为是总线节点中的发射器电路的参数。然而，总线节点上实际存在的信号取决于连接到总线节点的总线线路的长度和端接。图2的图表(a)和(b)中所示的信号变化曲线(信号波形)可以在CAN收发器的引脚CANH和CANL处被测量(但是图2中的图表是模拟结果)，在该引脚上连接有总线线路，该引脚的另一端与60Ω的终端电阻连接。这两个图表示出总线电压VBUS对从大约2V到0V的阶跃的阶跃响应。图2的图表(a)示出在发射器电路的53mV/ns的转换速率以及1m至50m的不同的线路长度的情况下，在引脚CANH和CANL之间的(差分)总线电压VBUS。图2的图表(b)示出在5m的线路长度以及25mV/ns至80mV/ns之间的不同转换速率下，引脚CANH和CANL之间的总线电压VBUS。图2中的图表(b)清楚地表明，低转换速率导致更长的发射器延迟(在振荡较弱的情况下)。发射器延迟是所述环路延迟的一部分，并且是数字输入端处的上升沿(参见图5，引脚TXD)与总线电压的所产生的低电平(低电平被定义为小于隐性状态阈值)之间的延迟。较长的线路和较高的转换速率导致被称为振铃的较强瞬态振荡(参见图2，图表(a)和(b))。
下面描述的实施例涉及CAN总线***并且尤其涉及具有灵活的数据速率(FD)的CAN总线***，所述CAN总线***也称作CAN FD***。CAN FD是在ISO 11898-1中指定的原始CAN总线协议的扩展。汽车标准SAE J2284-4：2016和SAE J2284-5：2016涉及用于汽车应用的在500kBit/s的高速CAN，其中CAN FD数据传输为2Mbit/s或5Mbit/s。在此期间，在ISO11898-1：2015标准中包含CAN FD。应理解的是，这里所描述的方案不一定限于CAN和CAN FD***，并且原则上也可以应用在其它现场总线***中。尤其是，在此描述的方案和示例也可以被应用在CAN FD***的未来的修改和扩展中，即使所述修改和扩展不再被称为CAN或CANFD(部分地将这种修改称为“非ISO CAN FD实现方式”)。此外，应注意，采用CAN***的应用不一定是汽车应用。除了汽车应用外，CAN***也可以用于一般工业应用中。
图3在图表中示出在具有11比特标识符(ID)(参见Florian Hartwich，“具有灵活的数据速率的CAN”，出自：CAN新闻通讯2/2012、CiA组织(CAN in Automation GmbH)，2012)的CAN总线***中的数据帧。因此，数据帧包括仲裁阶段和数据传输阶段。在数据传输阶段之后是下一个仲裁阶段，该仲裁阶段在下一个数据帧中继续。数据帧的各个字段和包含在字段中的比特被标准化，因此对于本领域技术人员是已知的，并且因此在此不详细解释。对于这里描述的示例，FDF(FD格式)比特和BRS(比特率切换)比特与控制字段中包括的比特相关。FDF比特允许在CAN帧格式和CAN FD帧格式之间进行区分。在CAN FD帧中，FDF比特始终是隐性的，后面跟随着显性res比特。res比特是保留比特，其总是显性地被传输。BRS比特的值决定在数据传输阶段中的比特率是否与在仲裁阶段(BRS显性)中的比特率相同、或者在数据传输阶段中是否使用预定义的较高的比特率(BRS隐性)。比特率从标准速率到预定义的较高速率的切换因此由控制字段中的比特序列“FDF隐性，res显性，BRS隐性”来指示。数据传输阶段的结束由在CRC(循环冗余校验)字段结束处的D(定界符)比特指示，并且标准速率在随后的ACK(确认)字段中被再次使用。在标准ISO11898中详细说明了各个比特的名称。
在仲裁阶段期间，数据速率通常为500kBit/s或更低，并且多个总线节点可以进行发送。为了在仲裁阶段中避免在总线通信中的冲突，总线节点必须良好地同步并且总线节点的环路延迟不允许超过最大值。在当前的ISO标准中，环路延迟被指定为最大255ns。环路延迟的该最大值也间接地确定了转换速率的最小值。也就是说，过低的转换速率将导致超过(根据ISO标准)最大允许的环路延迟，并且在仲裁阶段期间可能由于总线通信中的冲突而出现问题。由于比特率较低(这意味着时间上较长的比特)，在仲裁阶段中总线电压具有更多的时间来起振(einschwingen)，并且因此相对高的转换速率也是不重要的(但是引起足够低的环路延迟)。
在数据传输阶段开始时，可以切换到例如2Mbit/s或5Mbit/s(或更大)的较高比特率；并且只有“赢得”最高优先级和仲裁的总线节点才能发送。在数据传输阶段期间，由于时间上较短的比特使得振铃更成问题，而相对大的环路延迟则不重要，因为在数据传输阶段期间仅一个总线节点发送。因此，尽管与仲裁阶段相比有较高的数据速率，但这也可以降低转换速率。在某些情况下，在数据传输阶段期间，可以甚至如此大幅度地降低转换速率，以致环路延迟超过指定的最大值。环路延迟仅引起恒定的相移。
根据所描述的方案，转换速率仅在数据传输阶段期间暂时减小，而在仲裁阶段中，发射器使用更高的转换速率。这可以-取决于应用并且对于给定的网络拓扑-实现甚至更高的比特率或者(对于特定比特率)更大的线路长度。
图4示出收发器电路10的第一示例，该收发器电路被构造成设定被包括在收发器电路10中的发射器电路的转换速率，其中在数据帧的仲裁阶段中设定比在数据传输阶段中高的转换速率(在较低的比特率的情况下)。该发射器电路基本由输出级(晶体管TH和TL)和驱动电路11构成，该驱动电路被构造成控制该输出级。如所提及的，转换速率可以被认为是总线节点中的发射器电路的参数，其中由驱动电路11确定实际的转换速率。可以以特定的、定义的转换速率来开关晶体管的驱动电路是公知的，并且因此在此不进一步阐述(例如参见US 9,495,317)。收发器电路10可以被构造为集成电路并且布置在具有多个引脚(例如，CANL、TXD、RXD等)的芯片壳体中(也参见图5-图7)。
在图4中所示的示例中，具有晶体管TH和TL的输出级被构造成产生总线信号，总线信号作为总线端子CANH与CANL之间的差分电压VBUS被输出。输出级对于CAN总线***是典型的，并且可以在其它总线***中不同地设计。收发器电路10还具有供电端子VCC和接地端子GND。供电端子VCC在运行中被供应有电源电压VCC，并且接地端子GND在运行中与参考电位VGND(例如，接地电位)连接。晶体管TH将供电端子VCC与总线端子CANH耦联，并且晶体管TL将接地端子GND与总线端子CANL耦联。晶体管TH和TL被构造成，根据由驱动电路11输出的控制信号来激活和中断在供电端子VCC和总线端子CANH之间的低欧姆电流路径、或者激活和中断在总线端子CANL和接地端子GND之间的低欧姆电流路径。在所示的示例中，二极管D1与晶体管TH的负载电流路径串联连接，以防止电流沿反方向流动。同样地，二极管D2可以与晶体管TL的负载电流路径串联连接。二极管D1和D2也可以-取决于实际的实现方式-被省略并且因此是可选的。
在所示的示例中，晶体管TH被实现为p沟道MOS晶体管，并且晶体管TL被实现为n沟道MOS晶体管。从驱动电路11输出的上述控制信号被提供给晶体管TL和TH的栅电极。晶体管TL和TH可以分别具有多个晶体管单元，当接通和关断晶体管时，晶体管单元可以被顺序地接通或关断，以便产生具有期望陡度(即，具有期望转换速率)的开关边沿。如所提及的，被构造成以定义的转换速率来开关晶体管的驱动电路是本身已知的(例如，参见US 9,495,317)。
图4中的收发器电路10进一步包括发送缓冲器(TX缓冲器12)，发送缓冲器被构造成在收发器电路10的数字输入端TDX处接收数据信号并且输出对应的逻辑信号DOUT。逻辑信号DOUT基本是包括要经由总线发送的数据的比特流的二进制信号。基本上，TX缓冲器12被构造成缓冲所接收的数据，并且必要时以经调节的电平再次作为逻辑信号DOUT输出。逻辑信号DOUT作为输入信号被提供给驱动电路11，并且驱动电路11根据逻辑信号DOUT产生适当的控制信号，以便控制输出级(晶体管TH和TL)，并且在总线端子CANH与CANL之间输出对应的总线电压VBUS。换言之，发射器电路(具有输出级的驱动电路11)根据逻辑信号DOUT中所包含的比特流，来确定在总线端子CANH与CANL之间输出的总线电压VBUS。
收发器电路10还包括接收器电路13，接收器电路与总线端子CANH和CANL连接，以接收总线电压VBUS并且产生对应的逻辑信号DIN。也就是说，接收器电路13(例如借助比较器)检测总线电压VBUS的电平(低或高)并且产生二进制信号(即逻辑信号DIN)，该二进制信号指示总线电压VBUS的当前电平。收发器电路10进一步包括接收逻辑信号DIN并且在数字输出端RXD处输出对应的数据信号的接收缓冲器(RX缓冲器)14。类似于TX缓冲器12，RX缓冲器14基本实现对逻辑信号DIN中所包含的数据的缓冲，并且可选地实现电平调节。具有发射器电路(驱动电路11和输出级)、接收器电路、TX和RX缓冲器的用于CAN***的收发器电路本身是已知的并且因此将不更详细地描述。
另外，图5中的示例包括具有协议处置器15的监视电路和转换速率控制器16。在图4中所示的示例中，协议处置器15与TX缓冲器12的输出端连接，以监视逻辑信号DOUT。也就是说，协议处置器15在其输入端处接收逻辑信号DOUT，并且被构造成在考虑相关的总线协议的情况下检测何时仲裁阶段结束并且数据传输阶段开始，并且反过来也检测何时数据传输阶段结束并且下一个仲裁阶段开始。协议处置器15可以被构造成产生指示数据传输阶段何时开始并且又结束的控制信号SR。例如，从协议处置器15输出的控制信号SR可以是在数据传输阶段期间具有高电平(例如，逻辑1)并且在其它情况下具有低电平(例如，逻辑0)的逻辑信号。协议处置器15例如可以包括有限状态机，有限状态机被构造成检测BRS比特或由FDF比特、res比特和BRS比特形成的序列，以便检测从仲裁阶段到数据传输阶段的转变。为了检测数据传输阶段的结束，有限状态机也可以被构造成在数据帧的CRC字段的结束处检测定界符比特(参见图3)。
转换速率控制器16接收控制信号SR并且被构造成配置驱动电路11，以将驱动电路所使用的转换速率设定到期望的定义值。如所提及的那样，在数据帧的仲裁阶段中使用较高的转换速率，并且在数据传输阶段中使用较低的转换速率。例如，如果控制信号SR的高电平指示数据传输阶段(SR＝1)，则作为响应，转换速率控制器16可以重新配置驱动电路11以降低转换速率。取决于驱动电路11的实现方式，这可以以各种方式进行。例如，在驱动电路中，可以解除激活一个或多个电流源以便减小提供给晶体管TH和TL的栅极电流(从而开关过程变慢)。在前述示例中(根据该示例，晶体管由多个单元组成，该多个单元被以特定延迟顺序控制，以便以限定的转换速率来开关晶体管)，可以增加前述延迟(例如，通过改变电阻或电容)以降低转换速率。为了实现以限定的转换速率进行开关的驱动电路的具体实现方式对于这里描述的方案不再重要，并且因此这里不再进一步阐述。驱动电路和输出级的各种合适的实现方式对于本领域技术人员而言是已知的。
图5示出了图4中的示例的修改。在图5中的示例中，协议处置器不监视逻辑信号DOUT，而是监视逻辑信号DIN。此外，图5中的示例与图4中的示例相同，并且可以参考以上描述。由接收器电路13提供的逻辑信号DIN-在发射器电路进行发送期间-包含与逻辑信号DOUT基本上相同的信息，其中逻辑信号DIN相对于信号DOUT被延迟了所述环路延迟。然而，在调节转换速率时，环路延迟的数量级中的延迟是不重要的，从而协议处置器15和转换速率控制器16可以以与上文关于图4中所示的示例所描述示例基本相同的方式来实现。当输出到总线线路(引脚CANH和CANL)的隐性比特不被另一总线节点重写时，逻辑信号DOUT和DIN于是包含相同的信息。协议处置器可以识别该情况并且必要时(以相应更高的转换速率)转换回到仲裁阶段。
根据另一个示例，协议处置器15可以监视DIN和DOUT这两个逻辑信号，以检测仲裁阶段的结束和数据传输阶段的开始。这在图5中通过虚线来表示。对两个逻辑信号的监视能够实现对不一致的检测并且由此实现对总线通信中的错误的检测和对仲裁损失的检测。
图6示出收发器电路的另一个示例。该收发器电路与图4和图5中的示例基本相同，但是图6中的示例不具有协议处置器。相反，收发器电路10(即，其中所包括的上述监视电路)具有另外的数字输入端SRIN，该数字输入端被构造成从外部电路(例如从与收发器电路10连接的微控制器)接收控制信号SR。监视电路可选地包括缓冲器，用于缓冲接收的控制信号SR。缓冲器可以被构造为与TX缓冲器12基本上相同。在图7中示出具有微控制器20和与微控制器连接的收发器电路10的布置的示例(仅为了简单起见省略了供电端子VCC和GND)。微控制器20被构造成生成将经由CAN总线发送的数据信号(具有一个或多个CAN数据帧)并且将该数据信号提供给收发器电路10的TXD输入端，收发器电路在总线端子CANH和CANL处输出对应的总线信号VBUS，总线线路(例如双绞线)连接到该总线端子上。由收发器电路10在RXD输出端输出的数据信号由微控制器20接收和处理。
由于微控制器20产生被提供到TX端子上的数据信号(以及其中包含的数据帧)，因此微控制器“知道”何时数据帧的仲裁阶段结束并且数据传输阶段开始。微控制器可以产生控制信号SR，该控制信号被提供给收发器电路10的输入端SRIN(参见图7，虚线)。例如，微控制器20与数据帧的BRS比特同时输出具有高电平的控制信号SR。如所提及的，在这种情况下，收发器电路10不需要单独的协议处置器，并且转换速率控制器16可以直接处理控制信号SR(参见图6)。
图8包括两个流程图(图表(a)和(b))，以说明本文描述的方法的示例。根据图8的图表(a)，用于控制总线线路的方法包括取决于第一逻辑信号DOUT在第一总线线路(连接在端子CANH上)和第二总线线路(连接在端子CANL上)之间产生总线电压VBUS，其中总线电压VBUS的改变以可设定的转换速率进行(参见图8，步骤S1；也参见图4)。
该方法还包括设定转换速率，其中在(包含在第一逻辑信号DOUT中的)数据帧的仲裁阶段期间，设定比在数据帧的随后的数据传输阶段期间高的转换速率(参见图8，步骤S2)。图8的图表(b)中更加具体地示出可以如何实现转换速率的设定的示例。因此，在考虑总线协议的情况下监视第一逻辑信号DOUT(也参见图4中的协议处置器15)，以便检测指示仲裁阶段结束的比特(尤其是BRS比特)(参见图8，步骤21)。响应于检测到指示仲裁阶段结束(并且因此指示数据传输阶段的开始)的比特，通过重新配置产生总线电压VBUS的发射器电路(尤其是包括在发射器电路中的驱动电路，参见图4)来降低转换速率(参见图8，步骤22)。

Claims (14)

1.一种电路，所述电路具有：
输出级(TH，TL)，所述输出级与第一总线线路(CANH)和第二总线线路(CANL)连接；
驱动电路(11)，所述驱动电路被构造成取决于第一逻辑信号(DOUT)控制所述输出级(TH，TL)，使得在所述第一总线线路(CANH)与所述第二总线线路(CANL)之间产生对应的总线电压(VBUS)；
转换速率控制器(16)，所述转换速率控制器与所述驱动电路(11)耦联，并且所述转换速率控制器被构造成取决于输入信号(SR)设定所述驱动电路(11)的转换速率；和
监视电路(15)，所述监视电路被构造成产生用于所述转换速率控制器(16)的所述输入信号(SR)，其中在包括在所述第一逻辑信号(DOUT)中的数据帧的仲裁阶段期间，所述输入信号(SR)指示比在所述数据帧的数据传输阶段期间高的转换速率。
2.根据权利要求1所述的电路，所述电路还具有：
发送缓冲器(12)，所述发送缓冲器被构造成接收第一数据信号(TXD)并且提供表示所述第一数据信号(TXD)的所述第一逻辑信号(DOUT)。
3.根据权利要求2所述的电路，所述电路还具有：
接收器电路(13)，所述接收器电路与所述第一总线线路(CANH)和所述第二总线线路(CANL)耦联，以接收所述总线电压(VBUS)，并且所述接收器电路被构造成产生表示所述总线电压(VBUS)的当前电平的第二逻辑信号(DIN)；和
接收缓冲器(14)，所述接收缓冲器被构造成输出表示所述第二逻辑信号(DIN)的第二数据信号(RXD)。
4.根据权利要求1至3中任一项所述的电路，
其中所述监视电路(15)具有协议处置器，所述第一逻辑信号(DOUT)被提供给所述协议处置器，并且所述协议处置器被构造成基于所述第一逻辑信号(DOUT)来检测：相应于总线协议何时所述仲裁阶段结束并且所述数据传输阶段开始。
5.根据权利要求4所述的电路，在引用权利要求3时，
其中所述第二逻辑信号(DIN)也被提供给所述协议处置器。
6.根据权利要求3所述的电路，
其中所述监视电路(15)具有协议处置器，所述第二逻辑信号(DIN)被提供给所述协议处置器，并且所述协议处置器被构造成基于所述第二逻辑信号(DIN)来检测：相应于总线协议何时所述仲裁阶段结束并且所述数据传输阶段开始。
7.根据权利要求1至3中任一项所述的电路，
其中所述监视电路(15)具有输入引脚(SRIN)，所述输入引脚被构造成接收控制信号，所述控制信号指示：相应于总线协议何时所述仲裁阶段结束并且所述数据传输阶段开始。
8.根据权利要求4至7中任一项所述的电路，
其中所述总线协议是CAN总线协议。
9.根据权利要求4至6中任一项所述的电路，
其中所述总线协议是具有灵活的数据速率的CAN总线协议(CAN FD)，并且所述协议处置器被构造成检测数据帧的比特率切换(BRS)比特。
10.根据权利要求4至6中任一项所述的电路，
其中所述协议处置器(15)被构造成检测所述数据传输阶段的结束。
11.一种方法，所述方法包括：
取决于逻辑信号(DOUT，DIN)产生在第一总线线路(CANH)与第二总线线路(CANL)之间的总线电压(VBUS)，其中以可设定的转换速率进行对所述总线电压(VBUS)的改变；
设定所述转换速率，其中在包括在所述逻辑信号(DOUT；DIN)中的数据帧的仲裁阶段期间，设定比在所述数据帧的数据传输阶段期间高的转换速率。
12.根据权利要求11所述的方法，其中所述设定所述转换速率包括：
在考虑总线协议的情况下监视所述逻辑信号(DOUT；DIN)；
检测相应于所述总线协议何时所述仲裁阶段结束并且所述数据传输阶段开始，以及
在所述数据传输阶段期间降低所述转换速率。
13.根据权利要求12的方法，
其中所述总线协议是具有灵活的数据速率(CAN FD)的CAN总线协议，以及
其中通过检测数据帧的FD格式(FDF)比特和/或比特率切换(BRS)比特来检测所述仲裁阶段的所述结束。
14.根据权利要求11所述的方法，其中所述设定所述转换速率包括：
检测相应于所述总线协议何时所述数据传输阶段结束并且下一个所述仲裁阶段开始，以及
在下一个所述仲裁阶段开始时将所述转换速率改变到标准值，所述标准值高于所述数据传输阶段中降低的值。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018114781A1 (de) * 2018-06-20 2019-12-24 Pilz Gmbh & Co. Kg Schaltungsanordnung zum Schalten einer elektrischen Last und Verfahren zur Überprüfung eines Status eines Sicherheitsausgangs einer Schaltungsanordnung
CN113484737B (zh) * 2021-09-08 2021-12-07 绅克半导体科技(苏州)有限公司 信号调整单元、信号调整模块及测试机

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060062341A1 (en) * 2004-09-20 2006-03-23 Edmondson John H Fast-lock clock-data recovery system
DE102010041223A1 (de) * 2010-09-22 2012-03-22 Robert Bosch Gmbh Verfahren und Vorrichtung zur seriellen Datenübertragung mit umschaltbarer Datenrate
US9495317B2 (en) 2013-12-18 2016-11-15 Infineon Technologies Ag Bus driver circuit with improved transition speed
US9541990B2 (en) * 2015-04-21 2017-01-10 Cypress Semiconductor Corporation Asynchronous transceiver for on-vehicle electronic device
US10614016B2 (en) * 2015-10-20 2020-04-07 Nxp B.V. Controller area network (CAN) device and method for operating a CAN device
JP6848885B2 (ja) * 2016-02-08 2021-03-24 ソニー株式会社 送信装置および通信システム
KR20170099031A (ko) * 2016-02-22 2017-08-31 한국전자통신연구원 비대칭 보상 회로를 포함하는 차동 드라이버 회로
US10120434B2 (en) * 2016-05-13 2018-11-06 Infineon Technologies Ag Semiconductor device chip package with electronic switching using dedicated ground pin coupled to a virtual ground node
US10341165B2 (en) * 2017-05-23 2019-07-02 Microchip Technology Incorporated CAN transmitter with fast CANL control loop
US10567192B2 (en) * 2018-03-21 2020-02-18 Nxp B.V. Controller area network (CAN) device and method for operating a CAN device

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