CN112820632A - 半导体结构、自支撑氮化镓层及其制备方法 - Google Patents

半导体结构、自支撑氮化镓层及其制备方法 Download PDF

Info

Publication number
CN112820632A
CN112820632A CN202110048560.4A CN202110048560A CN112820632A CN 112820632 A CN112820632 A CN 112820632A CN 202110048560 A CN202110048560 A CN 202110048560A CN 112820632 A CN112820632 A CN 112820632A
Authority
CN
China
Prior art keywords
gas
layer
flow rate
gas flow
gallium nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110048560.4A
Other languages
English (en)
Other versions
CN112820632B (zh
Inventor
罗晓菊
王颖慧
特洛伊·乔纳森·贝克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiate Semiconductor Technology Shanghai Co ltd
Original Assignee
Jiate Semiconductor Technology Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiate Semiconductor Technology Shanghai Co ltd filed Critical Jiate Semiconductor Technology Shanghai Co ltd
Priority to CN202110048560.4A priority Critical patent/CN112820632B/zh
Publication of CN112820632A publication Critical patent/CN112820632A/zh
Application granted granted Critical
Publication of CN112820632B publication Critical patent/CN112820632B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本申请具体涉及一种半导体结构、自支撑氮化镓层及其制备方法,包括:包括:提供衬底;于衬底上形成图形化掩膜层,图形化掩膜层内具有若干个开口;采用氢化物气相外延工艺于图形化掩膜层的表面形成牺牲层;包括:将形成有图形化掩膜层的所述衬底置于氢化物气相外延设备中;向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,氯化氢的气体流量恒定,氨气的气体流量在预设范围内呈连续性变化;于牺牲层上形成半绝缘掺杂厚膜氮化镓层。本申请可以使得牺牲层在刚开始外延生长时保持较高质量,并在后续外延过程中增大横向外延,减少凹坑缺陷的形成,为后续形成半绝缘掺杂厚膜氮化镓层提供高质量少凹坑缺陷的晶种衬底。

Description

半导体结构、自支撑氮化镓层及其制备方法
技术领域
本申请属于半导体技术领域,具体涉及一种半导体结构、自支撑氮化镓层及其制备方法。
背景技术
自支撑氮化镓目前正在沿着高质量、大尺寸的方向进行快速发展。然而,在生长过程中,由于生长工艺条件的控制技术不同或者杂质的引入,容易使氮化镓在生长过程中横向未完全闭合,导致“V”型凹坑(pits)缺陷的形成,更有甚者,如果在氮化镓生长初期便未完全横向外延闭合形成凹坑缺陷,则会导致后续氮化镓在外延过程中在该未闭合区域因没有晶种而使氮化镓无法附着,进而导致贯穿性“通孔(hole)”的形成,该通孔则直接导致晶圆片在产业界不能使用。并且该凹坑或通孔在后续外延生长过程中会呈逐渐增大的趋势。该凹坑或通孔对于后续制作的器件是致命的,因为这些缺陷将导致制作的器件的击穿电压大幅降低,甚至导致器件失效。
作为射频功率器件应用的自支撑GaN单晶衬底材料,需要提高衬底电阻,以防止GaN基HEMTs(高电子迁移率晶体管)器件的衬底与外延层处发生寄生电导,增大漏电流,进而影响器件频率。
发明内容
基于此,有必要针对上述背景技术中的问题,提供一种能够解决上述问题的半导体结构、自支撑氮化镓层及其制备方法。
本申请的一方面提供一种半导体结构的制备方法,包括:
提供衬底;
于所述衬底上形成图形化掩膜层,所述图形化掩膜层内具有若干个开口;
采用氢化物气相外延工艺于所述图形化掩膜层的表面形成牺牲层;采用氢化物气相外延工艺形成所述牺牲层包括:将形成有所述图形化掩膜层的所述衬底置于氢化物气相外延设备中;向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,以形成所述牺牲层;其中,所述氯化氢的气体流量恒定,所述氨气的气体流量在预设范围内呈连续性变化;
于所述牺牲层上形成半绝缘掺杂厚膜氮化镓层。
上述实施例中的半导体结构的制备方法中,在形成半绝缘掺杂厚膜氮化镓层之前先采用氢化物气相外延工艺形成牺牲层,且牺牲层形成的过程中,氯化氢的气体流量恒定,氨气的气体流量在预设范围内呈连续性变化,采用该技术方案,可以使得牺牲层在刚开始外延生长时保持较高质量,并在后续外延过程中增大横向外延,减少凹坑缺陷的形成,为后续形成半绝缘掺杂厚膜氮化镓层提供高质量少凹坑缺陷的晶种衬底,在保证高质量的同时,也提高了晶圆片的表面性能。
在其中一个实施例中,形成所述牺牲层的过程包括至少一个生长周期,所述生长周期内,所述氨气的气体流量由第一气体流量匀速下降至第二气体流量后,再由所述第二气体流量匀速上升至所述第一气体流量。
在其中一个实施例中,所述氨气的气体流量由第一气体流量开始下降之前、由所述第一气体流量匀速下降至第二气体流量之后及由所述第二气体流量匀速上升至所述第一气体流量之后均还包括于预设时间内保持恒定的过程。
在其中一个实施例中,形成所述牺牲层的过程包括至少一个生长周期,所述生长周期内,所述氨气的气体流量以余弦曲线的形式由第一气体流量沿余弦曲线下降至第二气体流量后,再由所述第二气体流量上升至所述第一气体流量。
在其中一个实施例中,所述氨气的气体流量由第一气体流量下降至第二气体流量的时间为10s~30min,所述氨气的气体流量由所述第二气体流量上升至所述第一气体流量的时间为10s~30min。
在其中一个实施例中,形成所述牺牲层的过程包括1~30个生长周期。
在其中一个实施例中,形成所述牺牲层的过程中,所述反应气体中的V/III比为20~100。
在其中一个实施例中,形成所述牺牲层的过程中,所述氯化氢的气体流量为5sccm~100sccm,所述氨气的气体流量为100sccm~4slm。
在其中一个实施例中,形成所述牺牲层后且形成所述半绝缘掺杂厚膜氮化镓层之前,还包括于所述牺牲层的上表面形成缓变层的步骤,所述半绝缘掺杂厚膜氮化镓层形成于所述缓变层的上表面;于所述牺牲层的上表面形成所述缓变层包括:继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,以于所述牺牲层的上表面形成所述氮化镓缓变层;形成所述缓变层的过程中,所述氯化氢的气体流量自形成所述牺牲层所需的气体流量连续性变化至形成所述半绝缘掺杂厚膜氮化镓层所需的气体流量。
在其中一个实施例中,形成所述缓变层的过程中,所述氯化氢的气体流量自形成所述牺牲层所需的气体流量连续性变化至形成所述半绝缘掺杂厚膜氮化镓层所需的气体流量的过程中至少在一第一预设时间内保持恒定;所述氨气的气体流量至少在一第二预设时间内持续变化,所述第二预设时间为所述第一预设时间的一部分。
在其中一个实施例中,所述缓变层为半绝缘掺杂缓变层;形成所述缓变层的过程中,继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的同时向所述氢化物气相外延设备中通入半绝缘掺杂气体。
在其中一个实施例中,形成所述缓变层的过程中,开始形成所述缓变层时即向所述氢化物气相外延设备中通入所述半绝缘掺杂气体或所述缓变层形成预设厚度后向所述氢化物气相外延设备中通入所述半绝缘掺杂气体。
在其中一个实施例中,于所述牺牲层上形成半绝缘掺杂厚膜氮化镓层包括:继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,且继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的至少一段时间内向所述氢化物气相外延设备中通入半绝缘掺杂气体,以于所述牺牲层上形成所述半绝缘掺杂厚膜氮化镓层。
在其中一个实施例中,形成所述半绝缘掺杂厚膜氮化镓层的过程中,所述氯化氢的气体流量恒定,所述氨气的气体流量在预设范围内呈连续性变化;所述反应气体中的V/III比为1.5~40。
在其中一个实施例中,所述氯化氢的气体流量及所述氨气的气体流量均恒定;所述反应气体中的V/III比为20~100。
在其中一个实施例中,形成所述半绝缘掺杂厚膜氮化镓层的过程中,所述氯化氢的气体流量为50sccm~1000sccm,所述氨气的气体流量为1000sccm~6slm。
在其中一个实施例中,所述半绝缘掺杂气体包括含碳气体或含碳气体与预混气体的混合气体;其中,所述含碳气体包括甲烷、乙烷、丙烷及丁烷中的至少一种,所述预混气体包括氢气、氮气、氦气及氩气中的至少一种。
本申请的还提供一种半导体结构,所述半导体结构采用如上述任一实施例中提供的制备方法制备而得到。
本申请的还提供一种自支撑氮化镓层的制备方法,包括:
采用如上述任一方案中所述的半导体结构的制备方法制备所述半导体结构;
将所述半导体结构进行降温处理,使得所述半绝缘掺杂厚膜氮化镓层自动剥离,以得到自支撑氮化镓层。
本申请的还提供一种自支撑氮化镓层,所述自支撑氮化镓层采用如上所述的制备方法制备而得到。
附图说明
为了更清楚地说明本申请实施例的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的半导体结构的制备方法的流程图;
图2为本申请一实施例中提供的半导体结构的制备方法中步骤S10所得结构的截面结构示意图;
图3为本申请一实施例中提供的半导体结构的制备方法中形成缓冲层的截面结构示意图;
图4为本申请一实施例中提供的半导体结构的制备方法中步骤S20所得结构的截面结构示意图;
图5为本申请一实施例中提供的半导体结构的制备方法中步骤S30所得结构的截面结构示意图;
图6至图8为本申请一实施例中提供的半导体结构的制备方法中步骤S30中反应气体中V/III比随时间的变化曲线图;
图9为本申请一实施例中提供的半导体结构的制备方法中形成缓变层的截面结构示意图;
图10为本申请一实施例中提供的半导体结构的制备方法中步骤S40所得结构的截面结构示意图;其中,图10亦为本申请另一实施例中提供的半导体结构的截面结构示意图;
图11为本申请又一实施例中提供的自支撑氮化镓层的制备方法中得到的自支撑氮化镓层的截面结构示意图;其中,图11亦为本申请又一实施例中提供的自支撑氮化镓层的截面结构示意图。
附图标记说明:10、衬底;11、缓冲层;12、图形化掩膜层;121、开口;13、牺牲层;14、缓变层;15、半绝缘掺杂厚膜氮化镓层;16、自支撑氮化镓层。
具体实施方式
为了便于理解本申请,下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是,本申请可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义,本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下,除非使用了明确的限定用语,例如“仅”、“由……组成”等,否则还可以添加另一部件。除非相反地提及,否则单数形式的术语可以包括复数形式,并不能理解为其数量为一个。
在一个实施例中,请参考图1,本申请提供一种半导体结构的制备方法,包括如下步骤:
S10:提供衬底;
S20:于衬底上形成图形化掩膜层,图形化掩膜层内具有若干个开口;
S30:采用氢化物气相外延工艺于图形化掩膜层的表面形成牺牲层;采用氢化物气相外延工艺形成牺牲层包括:将形成有图形化掩膜层的衬底置于氢化物气相外延设备中;向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,以形成所述牺牲层;其中,氯化氢的气体流量恒定,氨气的气体流量在预设范围内呈连续性变化;
S40:于牺牲层上形成半绝缘掺杂厚膜氮化镓层。
上述实施例中的半导体结构的制备方法中,在形成半绝缘掺杂厚膜氮化镓层之前先采用氢化物气相外延工艺形成牺牲层,且牺牲层形成的过程中,氯化氢的气体流量恒定,氨气的气体流量在预设范围内呈连续性变化,采用该技术方案,可以使得牺牲层在刚开始外延生长时保持较高质量,并在后续外延过程中增大横向外延,减少凹坑缺陷的形成,为后续形成半绝缘掺杂厚膜氮化镓层提供高质量少凹坑缺陷的晶种衬底,在保证高质量的同时,也提高了晶圆片的表面性能。
在步骤S10中,请参阅图1中的S10步骤及图2,提供衬底10。
在一个示例中,衬底10可以为硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、砷化镓衬底、氮化铝衬底或氮化镓衬底中的任一种。
在一个示例中,提供衬底之后且在衬底10上形成图形化掩膜层之前,即步骤S10与步骤S20之间还可以包括于衬底10的上表面形成缓冲层11的步骤,如图3所示。具体的,缓冲层11可以包括一层或多层MgxInyGazAlwN层,其中,0≤x≤1,0≤y≤1,0≤z≤1,0≤w≤1且x+y+z+w=1;且MgxInyGazAlwN层的单层厚度在1nm~10000nm之间;具体的,MgxInyGazAlwN层的单层厚度可以为1nm、1000nm、5000nm或10000nm等等。
在步骤S20中,请参阅图1中的S20步骤及图4,于衬底10上形成图形化掩膜层12,图形化掩膜层12内具有若干个开口121。
在一个示例中,图形化掩膜层12可以为单层结构,此时,图形化掩膜层12可以为金属掩膜层、金属合金掩膜层、硅基氧化物掩膜层(譬如,二氧化硅层)、硅基氮化物掩膜层、金属氧化物掩膜层或金属氮化物掩膜层。图形化掩膜层12的厚度可以根据实际需要进行设定,具体的,图形化掩膜层12的厚度可以为但不仅限于10nm~1000nm;更为具体的,可以为50nm~700nm;本实施例中,图形化掩膜层12的厚度可以为70nm~300nm,譬如,可以为70nm、100nm、200nm或300nm等等。
在另一个示例中,图形化掩膜层12也可是多层结构,此时,每层图形化掩膜层均可以金属掩膜层、金属合金掩膜层、硅基氧化物掩膜层、硅基氮化物掩膜层、金属氧化物掩膜层或金属氮化物掩膜层。每层图形化掩膜层的厚度可以根据实际需要进行设定,具体的,每层图形化掩膜层的厚度可以为但不仅限于10nm~1000nm;更为具体的,可以为50nm~700nm;本实施例中,每层图形化掩膜层的厚度可以为70nm~300nm,譬如,可以为70nm、100nm、200nm或300nm等等。
需要说明的是,若图形化掩膜层12包括为多层结构,图形化掩膜层12中各层图形原则上一致,即使用同一图形的掩膜版进行制作图形化掩膜层,但可以根据工艺允许其各层图形与所用掩膜版图形有不超过20%的形变量为合格。
在一个示例中,开口121的形状可以根据实际需要进行设定,开口121的形状可以为圆形、椭圆形或边数大于3的等边形。
在一个示例中,图形化掩膜层12内可以包括多个开口121,多个开口121可以规则排布,譬如,可以呈矩阵排列或六边形阵列排列等等。在一个示例中,相邻各开口121的中心距离可以均相等,具体可以为1μm~100μm,更为具体的,可以为1μm、20μm、50μm、80μm或100μm等等;在另一个示例中,也可以为相邻各开口121中心的横向距离相同,且相邻各开口121中心的纵向距离相同,但横向距离与纵向距离可以为不同;在又一个示例中,开口121的形状可以呈条状开口,条状开口的宽度可以为1μm~10μm,具体可以为1μm、5μm或10μm,相邻开口121之间的间距可以为1μm~10μm,具体可以为1μm、5μm或10μm。
在一个示例中,图形化掩膜层12中,开口121的面积占图形化掩膜层12总面积的30%~90%,本实施例中,开口121的面积占图形化掩膜层12总面积的40%~80%,具体可以为40%、50%或60%。
在一个示例中,步骤S20可以包括如下步骤:
S201:于衬底10上形成掩膜层(未示出);具体的,可以采用但不仅限于蒸镀或溅射等工艺形成掩膜层;
S202:对掩膜层进行光刻刻蚀以得到图形化掩膜层12;具体的,可以采用光刻及湿法刻蚀工艺或干法刻蚀工艺对掩膜层进行光刻刻蚀以得到图形化掩膜层12。
在步骤S30中,请参阅图1中的S30步骤及图5至图8,采用氢化物气相外延工艺于图形化掩膜层12的表面形成牺牲层13;采用氢化物气相外延工艺形成牺牲层13包括:将形成有图形化掩膜层12的衬底10置于氢化物气相外延设备中;向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,以形成牺牲层13;其中,氯化氢的气体流量恒定,氨气的气体流量在预设范围内呈连续性变化。
具体的,氨气的气体流量变化可以通过设置流量控制器(MFC)来控制实现。
具体的,牺牲层13可以填满开口121。牺牲层13也是一个连续性薄层,牺牲层13是先填满开口121,然后再横向过生长进而相互之间并拢、闭合,形成连续性薄层,作为后续氮化镓外延的晶种。
需要说明的是,这里的“连续性变化”是指气体流量持续下降或持续上升,但在下降之前、下降和上升之间或下降之后可以有气体流量保持不变的过程;但气体流量不能存在突变,即气体流量不能从一个数值突变至另一个数值。否则容易出现在本来生长速率较小的环境下,气流的突然增大或突然减小而导致整体气体状态需要在一定时间内(1-3min)才能恢复稳定,而该段时间内生长的氮化镓与气体变动前的有质量下降的问题出现,而该质量下降在快速生长层影响不大,但是在牺牲层则会出现致命影响,如增大凹坑的生成几率,降低晶种层整体质量。
具体的,其中,考虑到牺牲层13需要保持较高质量,使其作为后续厚膜氮化镓层外延沉积的晶种,生长速率一般控制在较低水平。一般小于20um/h(微米每小时),而为了形成横向连续外延氮化镓层表面,需要使生长速率大于1um/h;牺牲层13的速度可以为2um/h~15um/h,本实施例中,牺牲层13的速度可以为3um/h~10um/h,具体可以为3um/h、4um/h、5um/h、6um/h、7um/h、8um/h、9um/h或10um/h。而在反应过程中,一般由氯化氢的量来控制生长速率,进而控制与金属镓反应生成的氯化镓的量,而保持氨气过量,使氯化镓完全反应。
需要说明的是,牺牲层13可以为氮化镓牺牲层,氢化物气相外延设备中设有镓舟区和反应区,镓舟区放置有液态金属镓,形成有图形化掩膜层12的衬底10至于反应区内;氯化氢先于金属镓反应生成氯化镓,氯化镓至反应区后于氨气反应生成氮化镓牺牲层。
在生长过程中发现,使用较高的Ⅴ/Ⅲ比能够获得较高的氮化镓层外延质量,但是同时也导致其横向生长速率过低而使横向闭合不完全进而形成凹坑缺陷。使用较低的Ⅴ/Ⅲ比能够提高横向生长速率进而更容易使横向闭合,减少凹坑缺陷的形成,但是所形成的氮化镓层外延质量却有所降低。本发明中所述Ⅴ/Ⅲ比是指Ⅴ族元素与Ⅲ族元素的摩尔分子量之比。
由于本实施例中需要一直保证生长过程中通入的氨气的量相对于氯化氢过量。为了保证生长环境为基本碱性环境,且不至于氨气量过大,该步骤中,氯化氢的气体流量为5sccm(标准毫升每分钟)~100sccm,氨气的气体流量为100sccm~4slm(标准升每分钟);具体的,氯化氢的气体流量可以为5sccm、10sccm、50sccm、80sccm或100sccm等等,氨气的气体流量可以为100sccm、500sccm、1slm、2slm、3slm或4slm等等。
具体的,牺牲层13生长初期需要采用比较高的V/III比(五三比)进行氮化镓牺牲层的生长,以提高形成的氮化镓牺牲层的外延生长质量,然后在氯化氢的气体流量恒定的情况下逐渐连续慢降低氨气通入的气体流量,即降低V/III比以增大横向外延生长速率,进而减少凹坑缺陷的产生。
在一个实施例中,形成牺牲层13的过程包括至少一个生长周期,生长周期内,氨气的气体流量由第一气体流量匀速下降至第二气体流量后,再由第二气体流量匀速上升至第一气体流量,氨气的气流流量变化会导致反应气体中V/III比的变化,且V/III比与氨气的气体流量成正比;如图6所示,其中图6以三个生长周期作为示例,在每个生长周期中,随着氨气的气体流量的变化,反应气体中的V/III比均由第一V/III比n2匀速下降至第二V/III比n1,然后再由第二V/III比n1匀速上升至第一V/III比n2;如此反复多个生长周期。第一气体流量可以为生长牺牲层13所需的氨气最大气体流量,第二气体流量可以为生长牺牲层13所需的氨气最小气体流量,即图6中的第一V/III比n2可以为反应气体中的最大V/III比,第二V/III比n1可以为反应气体中的最小V/III比。
具体的,该实施例中,每个生长周期中,氨气的气体流量由第一气体流量匀速下降至第二气体流量的时间与由所述第二气体流量匀速上升至所述第一气体流量的时间可以相同,也可以不同,即图6中t1可以等于t2-t1,也可以与t2-t1不相等。更为具体的,氨气的气体流量由第一气体流量匀速下降至第二气体流量的时间为10s(秒)~30min(分钟),譬如,可以为10s、1min、10min、20min或30min等等,氨气的气体流量由所述第二气体流量匀速上升至所述第一气体流量的时间为10s~30min,譬如,可以为10s、1min、10min、20min或30min等等。
在另一个示例中,氨气的气体流量由第一气体流量开始下降之前、由所述第一气体流量匀速下降至第二气体流量之后及由第二气体流量匀速上升至第一气体流量之后均还包括于预设时间内保持恒定的过程;具体的,如图7所示,图7中,在一个生长周期中,氨气的气体流量依次如下变化:
氨气的气体流量于第一气体流量保持第一预设时间;即反应气体中的V/III比于第一V/III比n2保持第一预设时间t1;
氨气的气体流量由第一气体流量下降至第二气体流量;即反应气体中的V/III比由第一V/III比n2下降至第二V/III比n1;
氨气的气体流量于第二气体流量n1保持的第二预设时间(t3-t2);即反应气体中的V/III比于第二V/III比n1保持的第二预设时间(t3-t2);
氨气的气体流量由第二气体流量n1上升至第一气体流量n2;即反应气体中的V/III比由第二V/III比n1上升至第一V/III比n2。
作为示例,该实施例中,氨气的气体流量下降的时间、氨气的气体流量上升的时间及氨气的气体流量保持不变的时间可以相同,也可以不同,具体的,以图7为例,t1、t2-t1、t3-t2和t4-t3可以相同,也可不同。具体的,氨气的气体流量保持不变的时间可以大于0s且小于等于60min,即图7中的t1和t3-t2可以为大于0s且小于等于60min,优选地,图7中的t1和t3-t2可以为大于0s且小于等于30min,譬如,可以为1min、10min、20min或30min等等;氨气的气体流量由第一气体流量n2匀速下降至第二气体流量n1的时间为10s~60min,优选地,氨气的气体流量由第一气体流量n2匀速下降至第二气体流量n1的时间为10s~30min,譬如,可以为10s、1min、10min、20min或30min等等,氨气的气体流量由所述第二气体流量匀速上升至所述第一气体流量的时间为10s~60min,优选地,氨气的气体流量由所述第二气体流量匀速上升至所述第一气体流量的时间为10s~30min,譬如,可以为10s、1min、10min、20min或30min等等。
在又一个实施例中,氨气的气体流量还可以以余弦曲线的形式由第一气体流量沿余弦曲线下降至第二气体流量后,再由所述第二气体流量上升至所述第一气体流量,如图8所示。每个生长周期中,反应气体中的V/III比由第一V/III比n2下降至第二V/III比n1的时间与由所述第二V/III比n1上升至第一V/III比n2的时间可以相同,也可以不同,即图8中t1可以等于t2-t1,也可以与t2-t1不相等。更为具体的,反应气体中的V/III比由第一V/III比n2下降至第二V/III比n1的时间为10s~30min,譬如,可以为10s、1min、10min、20min或30min等等,反应气体中的V/III比由第二V/III比n1上升至第一V/III比n2的时间为10s~30min,譬如,可以为10s、1min、10min、20min或30min等等。
具体的,在上述各实施例中,形成牺牲层13的过程中的生长周期可以根据实际需要进行设定,本实施例中,形成牺牲层13的过程可以包括1~30个生长周期,具体的,生长周期的数量可以为1个、10个、20个或30个等等。
在一个示例中,该步骤与中,反应气体中的V/III比可以为20~100,具体的,可以为30~70,譬如,30、40、50、60或70等等。
作为示例,牺牲层13的厚度为80μm~400μm,以使牺牲层在图形化衬底上形成连续性薄层。优选地,牺牲层13的厚度为100μm~350μm,更为优选地,牺牲层13的厚度为150μm~300μm,更优选地,牺牲层13的厚度为180μm~250μm,具体的,厚膜氮化镓层14的厚度可以为180μm、200μm、220μm、240μm或250μm等等。
在该步骤中,通过使用上述技术方案,可以使牺牲层13的生长前期保持较高质量,并在后续外延过程中增大横向外延,减少凹坑缺陷的形成,如此重复数次,为后续厚膜氮化镓层提供高质量少凹坑缺陷的晶种衬底。在保证高质量的同时,也提高了晶圆片的表面性能。但需要注意的是,本发明中的氨气的量变化是缓慢连续变化的,不存在突变。
在一个示例中,如图9所示,步骤S30之后还包括于牺牲层13的上表面形成缓变层14的步骤。于牺牲层13的上表面形成缓变层14包括:继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,以于牺牲层13的上表面形成所述氮化镓缓变层;形成缓变层14的过程中,氯化氢的气体流量自形成牺牲层13所需的气体流量连续性变化至形成半绝缘掺杂厚膜氮化镓层所需的气体流量。
作为示例,在缓变层14的形成过程中,氯化氢的气体流量可以匀速增加,也可以变速增加。
作为示例,为了保证气流的稳定性,缓变层14的生长时间可以为10s~4h,优选地,可以缓变层14的生长时间可以为60s~3.5h,更为优选地,缓变层14的生长时间可以为2min~3h,具体的,缓变层14的生长时间可以为2min、30min、1h、2h或3h等等。通过设置上述时间,可以使得氯化氢的气体流量有足够的时间自形成所述牺牲层所需的气体流量连续性变化至形成所述半绝缘掺杂厚膜氮化镓层所需的气体流量,可以确保气流的稳定性。
作为示例,缓变层14的形成过程中,通入的反应气体中的V/III比可以恒定,也可以改变;当V/III比恒定时,由于氯化氢的气体流量逐渐变大,则氨气的气体流量则需同比例变化;优选地,缓变层14的形成过程中,通入的反应气体中的V/III比不断变化。
在一个示例中,缓变层14的形成过程中,氨气的气体流量可以为500sccm~4slm,具体的,氨气的气体流量可以为500sccm、1slm、2slm、3slm或4slm等等。
需要说明的是,当V/III比恒定时,氨气的气体流量需要同氯化氢的气体流量同比例变化时,氯化氢的气体流量自形成牺牲层13所需的气体流量连续性变化至形成半绝缘掺杂厚膜氮化镓层所需的气体流量的过程中至少在一第一预设时间内保持恒定;氨气的气体流量至少在一第二预设时间内持续变化,第二预设时间为第一预设时间的一部分;即氨气的气体流量变化的时候氯化氢的气体流量保持不变,氨气的气体流量与氯化氢的气体流量不同时变化,这样可以避免两种反应气体同时变化导致气流湍动。
在一个示例中,形成缓变层14的过程中,继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的同时向氢化物气相外延设备中通入半绝缘掺杂气体,即形成的缓变层14可以为掺杂缓变层;具体的,开始形成缓变层14时即向氢化物气相外延设备中通入半绝缘掺杂气体,也可以在缓变层14形成预设厚度后向氢化物气相外延设备中通入半绝缘掺杂气体;即可以从缓变层14开始生长时就通入半绝缘掺杂气体,也可以在缓变层14的生长过程中再开始通入半绝缘掺杂气体。半绝缘掺杂气体的气体流量可以一直保持恒定,也可以逐渐升高,逐渐升高时,可以匀速升高,也可以变速升高。
作为示例,半绝缘掺杂气体可以包括含碳气体或含碳气体与其他气体的混合气体;含碳气体可以包括CnH2n+2,n=1~10的整数,优选为甲烷、乙烷、丙烷、丁烷中的一种或几种,混合气体中的其他气体可以包括不与含碳气体反应的其他气体,其他气体包括氢气、氮气、氦气或氩气中的一种或几种。混合气体中,含碳气体的体积含量可以为0.01%~99.9%,具体可以为0.01%、1%、10%、50%、70%、90%或99.9%等等。
在一个示例中,当缓变层14为掺杂缓变层时,缓变层14中掺杂元素(譬如碳元素)的掺杂浓度可以为1×1016atoms/cm3-9×1019atoms/cm3之间,优选地,在4×1016atoms/cm3-1×1019atoms/cm3之间,最优地,在9×1016atoms/cm3-7×1018atoms/cm3之间,例如1×1017atoms/cm3、3×1017atoms/cm3、5×1017atoms/cm3、7×1017atoms/cm3、9×1017atoms/cm3、1×1018atoms/cm3、2×1018atoms/cm3、3×1018atoms/cm3、4×1018atoms/cm3、5×1018atoms/cm3
在步骤S40中,请参阅图1中的S40步骤图10,于牺牲层13上形成半绝缘掺杂厚膜氮化镓层15。
需要说明的是,当牺牲层13的上表面形成有缓变层14时,半绝缘掺杂厚膜氮化镓层15形成于缓变层14的上表面。
在一个示例中,继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,且继续向氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的至少一段时间内向氢化物气相外延设备中通入半绝缘掺杂气体,以于牺牲层13上形成半绝缘掺杂厚膜氮化镓层15。
在一个示例中,形成半绝缘掺杂厚膜氮化镓层15的过程中,氯化氢的气体流量恒定,氨气的气体流量可以在预设范围内呈连续性变化,氨气的气体流量的变化方式与牺牲层13形成过程中氨气的气体流量的变化方式大致相同,具体可以参考步骤S30,此处不再累述;此处需要说明的是,该步骤中氨气的气体流量并非必须先从高气体流量向低气体流量变化,也可以先从低气体流量向高气体流量变化。需要进一步说明的是,在该步骤中,每一个上升或下降变化过程或恒定不变的过程的时间可以根据需要进行调整,本实施例中,氨气的气体流量的变化过程中,每一个上升或下降变化过程或恒定不变的过程的时间可以为大于0s且小于等于20h,具体可以为1min、30min、1h、5h、10h、15h或20h等等。
作为示例,该步骤中反应气体中的V/III比为1.2~50,具体的,V/III比可以为1.5~40,优选地,V/III比可以为2~30,更为优选地,V/III比可以为3~20,譬如V/III比可以为3、5、10、15或20等等。
在另一个实施例中,氯化氢的气体流量及氨气的气体流量均恒定;反应气体中的V/III比为20~100;具体的,V/III比可以为20、50或100等等。
作为示例,该步骤中,形成半绝缘掺杂厚膜氮化镓层15的过程中,为了保证快速生长,需要提高反应气体的气体流量,氯化氢的气体流量为50sccm~1000sccm,优选地,氯化氢的气体流量可以为100sccm~700sccm;氨气的气体流量为1000sccm~6slm;具体的,氯化氢的气体流量可以为50sccm、100sccm、500sccm、800sccm或1000sccm等等,氨气的气体流量可以为1000sccm、2slm、3slm、4slm、5slm或6slm等等。
需要说明的是,在步骤S30和步骤S40中,氯化氢及氨气均由载气的承载下通入至氢化物气相外延设备中,载气可以包括氢气、氮气、氦气中的一种或几种。
作为示例,半绝缘掺杂厚膜氮化镓层15的厚度为500μm~2000μm,具体的,厚膜氮化镓层14的厚度可以为500μm、1000μm或2000μm等等。
具体的,可以从半绝缘掺杂厚膜氮化镓层15开始生长时就通入半绝缘掺杂气体,也可以在半绝缘掺杂厚膜氮化镓层15的生长过程中再开始通入半绝缘掺杂气体。半绝缘掺杂气体的气体流量可以一直保持恒定,也可以逐渐升高,逐渐升高时,可以匀速升高,也可以变速升高。
在一个示例中,半绝缘掺杂厚膜氮化镓层15中掺杂元素(譬如碳元素)的掺杂浓度可以为1×1016atoms/cm3-9×1019atoms/cm3之间,优选地,在4×1016atoms/cm3-1×1019atoms/cm3之间,最优地,在9×1016atoms/cm3-7×1018atoms/cm3之间,例如1×1017atoms/cm3、3×1017atoms/cm3、5×1017atoms/cm3、7×1017atoms/cm3、9×1017atoms/cm3、1×1018atoms/cm3、2×1018atoms/cm3、3×1018atoms/cm3、4×1018atoms/cm3、5×1018atoms/cm3
在上述实施例中,通过对缓变层14及半绝缘掺杂厚膜氮化镓层15进行半绝缘掺杂,可以大幅提高后续形成的自支撑氮化镓层的电阻,减小漏电流,同时还可以使得后续形成的自支撑氮化镓层中位错密度较低、缺陷较少、内应力较小,可以避免曲率半径变小甚至裂片,整体提高自支撑氮化镓层的成品质量及良率。
请继续参阅图10,本申请还提供一种半导体结构,半导体结构可以采用上述半导体结构的制备方法制备而得到。
在又一个实施例中,请结合体图1至图10参阅图11,本申请还提供一种自支撑氮化镓层的制备方法,可以包括如下步骤:
采用如上述任一实施例中所述的半导体结构的制备方法制备所述半导体结构;制备半导体结构的具体方法请参阅前述实施例,此处不再累述;
将所半导体结构进行降温处理,使得半绝缘掺杂厚膜氮化镓层15自动剥离,以得到自支撑氮化镓层16,如图11所示。
在一个示例中,可以将半导体结构自然降至室温,在降温过程中,使半绝缘掺杂厚膜氮化镓层15自动剥离,以得到自支撑氮化镓层16。
在一个示例中,可以将半导体结构以5℃/min~30℃/min的降温速率降至室温,在降温过程中,使半绝缘掺杂厚膜氮化镓层15自动剥离,以得到自支撑氮化镓层16。具体的,降温速率可以为5℃/min、10℃/min、15℃/min、20℃/min、25℃/min或30℃/min。
在一个示例中,得到自支撑氮化镓层16以后,还可以将自支撑氮化镓层16进行研磨、抛光的工艺理,以使产品表面粗糙度达到出售要求。在研磨抛光中,牺牲层和缓变层由于厚度较薄,因此会在研磨抛光中去除,因此不必担心其纵向质量上的不均匀对成品氮化镓晶体质量的影响。
在又一个实施例中,请继续参阅图11,本申请还提供一种自支撑氮化镓层16,自支撑氮化镓层16为采用如上述自支撑氮化镓层的制备方法制备而得到。
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对申请专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本申请构思的前提下,还可以做出若干变形和改进,这些都属于本申请的保护范围。因此,本申请专利的保护范围应以所附权利要求为准。

Claims (20)

1.一种半导体结构的制备方法,其特征在于,包括:
提供衬底;
于所述衬底上形成图形化掩膜层,所述图形化掩膜层内具有若干个开口;
采用氢化物气相外延工艺于所述图形化掩膜层的表面形成牺牲层;采用氢化物气相外延工艺形成所述牺牲层包括:将形成有所述图形化掩膜层的所述衬底置于氢化物气相外延设备中;向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,以形成所述牺牲层;其中,所述氯化氢的气体流量恒定,所述氨气的气体流量在预设范围内呈连续性变化;
于所述牺牲层上形成半绝缘掺杂厚膜氮化镓层。
2.根据权利要求1所述的半导体结构的制备方法,其特征在于,形成所述牺牲层的过程包括至少一个生长周期,所述生长周期内,所述氨气的气体流量由第一气体流量匀速下降至第二气体流量后,再由所述第二气体流量匀速上升至所述第一气体流量。
3.根据权利要求1所述的半导体结构的制备方法,其特征在于,所述氨气的气体流量由第一气体流量开始下降之前、由所述第一气体流量匀速下降至第二气体流量之后及由所述第二气体流量匀速上升至所述第一气体流量之后均还包括于预设时间内保持恒定的过程。
4.根据权利要求1所述的半导体结构的制备方法,其特征在于,形成所述牺牲层的过程包括至少一个生长周期,所述生长周期内,所述氨气的气体流量以余弦曲线的形式由第一气体流量沿余弦曲线下降至第二气体流量后,再由所述第二气体流量上升至所述第一气体流量。
5.根据权利要求2至4中任一项所述的半导体结构的制备方法,其特征在于,所述氨气的气体流量由第一气体流量下降至第二气体流量的时间为10s~30min,所述氨气的气体流量由所述第二气体流量上升至所述第一气体流量的时间为10s~30min。
6.根据权利要求2所述的半导体结构的制备方法,其特征在于,形成所述牺牲层的过程包括1~30个生长周期。
7.根据权利要求1所述的半导体结构的制备方法,其特征在于,形成所述牺牲层的过程中,所述反应气体中的V/III比为20~100。
8.根据权利要求7所述的半导体结构的制备方法,其特征在于,形成所述牺牲层的过程中,所述氯化氢的气体流量为5sccm~100sccm,所述氨气的气体流量为100sccm~4slm。
9.根据权利要求1所述的半导体结构的制备方法,其特征在于,形成所述牺牲层后且形成所述半绝缘掺杂厚膜氮化镓层之前,还包括于所述牺牲层的上表面形成缓变层的步骤,所述半绝缘掺杂厚膜氮化镓层形成于所述缓变层的上表面;于所述牺牲层的上表面形成所述缓变层包括:继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,以于所述牺牲层的上表面形成所述氮化镓缓变层;形成所述缓变层的过程中,所述氯化氢的气体流量自形成所述牺牲层所需的气体流量连续性变化至形成所述半绝缘掺杂厚膜氮化镓层所需的气体流量。
10.根据权利要求9所述的半导体结构的制备方法,其特征在于,形成所述缓变层的过程中,所述氯化氢的气体流量自形成所述牺牲层所需的气体流量连续性变化至形成所述半绝缘掺杂厚膜氮化镓层所需的气体流量的过程中至少在一第一预设时间内保持恒定;所述氨气的气体流量至少在一第二预设时间内持续变化,所述第二预设时间为所述第一预设时间的一部分。
11.根据权利要求9所述的半导体结构的制备方法,其特征在于,所述缓变层为半绝缘掺杂缓变层;形成所述缓变层的过程中,继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的同时向所述氢化物气相外延设备中通入半绝缘掺杂气体。
12.根据权利要求11所述的半导体结构的制备方法,其特征在于,开始形成所述缓变层时即向所述氢化物气相外延设备中通入所述半绝缘掺杂气体或所述缓变层形成预设厚度后向所述氢化物气相外延设备中通入所述半绝缘掺杂气体。
13.根据权利要求1所述的半导体结构的制备方法,其特征在于,于所述牺牲层上形成半绝缘掺杂厚膜氮化镓层包括:继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体,且继续向所述氢化物气相外延设备中通入包括氯化氢及氨气的反应气体的至少一段时间内向所述氢化物气相外延设备中通入半绝缘掺杂气体,以于所述牺牲层上形成所述半绝缘掺杂厚膜氮化镓层。
14.根据权利要求13所述的半导体结构的制备方法,其特征在于,形成所述半绝缘掺杂厚膜氮化镓层的过程中,所述氯化氢的气体流量恒定,所述氨气的气体流量在预设范围内呈连续性变化;所述反应气体中的V/III比为1.5~40。
15.根据权利要求13所述的半导体结构的制备方法,其特征在于,所述氯化氢的气体流量及所述氨气的气体流量均恒定;所述反应气体中的V/III比为20~100。
16.根据权利要求13至15中任一项所述的半导体结构的制备方法,其特征在于,形成所述半绝缘掺杂厚膜氮化镓层的过程中,所述氯化氢的气体流量为50sccm~1000sccm,所述氨气的气体流量为1000sccm~6slm。
17.根据权利要求11至15中任一项所述的半导体结构的制备方法,其特征在于,所述半绝缘掺杂气体包括含碳气体或含碳气体与预混气体的混合气体;其中,所述含碳气体包括甲烷、乙烷、丙烷及丁烷中的至少一种,所述预混气体包括氢气、氮气、氦气及氩气中的至少一种。
18.一种半导体结构,其特征在于,所述半导体结构采用如权利要求1至17中任一项所述的制备方法制备而得到。
19.一种自支撑氮化镓层的制备方法,其特征在于,包括:
采用如权利要求1至17中任一项所述的半导体结构的制备方法制备所述半导体结构;
将所述半导体结构进行降温处理,使得所述半绝缘掺杂厚膜氮化镓层自动剥离,以得到自支撑氮化镓层。
20.一种自支撑氮化镓层,其特征在于,所述自支撑氮化镓层采用如权利要求19所述的制备方法制备而得到。
CN202110048560.4A 2021-01-14 2021-01-14 半导体结构、自支撑氮化镓层及其制备方法 Active CN112820632B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110048560.4A CN112820632B (zh) 2021-01-14 2021-01-14 半导体结构、自支撑氮化镓层及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110048560.4A CN112820632B (zh) 2021-01-14 2021-01-14 半导体结构、自支撑氮化镓层及其制备方法

Publications (2)

Publication Number Publication Date
CN112820632A true CN112820632A (zh) 2021-05-18
CN112820632B CN112820632B (zh) 2024-01-09

Family

ID=75869237

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110048560.4A Active CN112820632B (zh) 2021-01-14 2021-01-14 半导体结构、自支撑氮化镓层及其制备方法

Country Status (1)

Country Link
CN (1) CN112820632B (zh)

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1882720A (zh) * 2003-09-26 2006-12-20 国家科学研究中心 通过在牺牲层上的异质外延制造包含ⅲ-氮化物的自承基材的方法
CN101218662A (zh) * 2005-08-29 2008-07-09 弗莱堡混合材料股份有限公司 用于通过氢化物气相外延法制造自支撑半导体衬底的半导体衬底和掩模层及所述自支撑半导体衬底的制造方法
CN101297397A (zh) * 2003-07-11 2008-10-29 克利公司 半绝缘GaN及其制造方法
CN104752162A (zh) * 2013-12-31 2015-07-01 江西省昌大光电科技有限公司 一种半绝缘GaN薄膜及其制备方法
CN104752321A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN105118886A (zh) * 2015-08-31 2015-12-02 中国科学院半导体研究所 一种高响应度雪崩光电二极管制备方法
US20150364319A1 (en) * 2013-02-28 2015-12-17 Seoul Viosys Co., Ltd. Method of fabricating a nitride substrate
CN106206307A (zh) * 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107180747A (zh) * 2017-06-26 2017-09-19 镓特半导体科技(上海)有限公司 半导体结构、自支撑氮化镓层及其制备方法
CN109423694A (zh) * 2017-08-21 2019-03-05 流慧株式会社 结晶膜、包括结晶膜的半导体装置以及制造结晶膜的方法
CN111172509A (zh) * 2020-01-19 2020-05-19 镓特半导体科技(上海)有限公司 半导体结构、自支撑掺杂氮化镓层及其制备方法
CN111218643A (zh) * 2020-01-19 2020-06-02 镓特半导体科技(上海)有限公司 自支撑氮化镓层及其制作方法
CN111430220A (zh) * 2020-03-26 2020-07-17 江苏南大光电材料股份有限公司 GaN自支撑衬底的制备方法
CN111863945A (zh) * 2020-07-15 2020-10-30 北京大学 一种高阻氮化镓及其异质结构的制备方法
CN112017946A (zh) * 2019-05-31 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101297397A (zh) * 2003-07-11 2008-10-29 克利公司 半绝缘GaN及其制造方法
CN1882720A (zh) * 2003-09-26 2006-12-20 国家科学研究中心 通过在牺牲层上的异质外延制造包含ⅲ-氮化物的自承基材的方法
CN101218662A (zh) * 2005-08-29 2008-07-09 弗莱堡混合材料股份有限公司 用于通过氢化物气相外延法制造自支撑半导体衬底的半导体衬底和掩模层及所述自支撑半导体衬底的制造方法
US20150364319A1 (en) * 2013-02-28 2015-12-17 Seoul Viosys Co., Ltd. Method of fabricating a nitride substrate
CN104752321A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN104752162A (zh) * 2013-12-31 2015-07-01 江西省昌大光电科技有限公司 一种半绝缘GaN薄膜及其制备方法
CN106206307A (zh) * 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105118886A (zh) * 2015-08-31 2015-12-02 中国科学院半导体研究所 一种高响应度雪崩光电二极管制备方法
CN107180747A (zh) * 2017-06-26 2017-09-19 镓特半导体科技(上海)有限公司 半导体结构、自支撑氮化镓层及其制备方法
CN109423694A (zh) * 2017-08-21 2019-03-05 流慧株式会社 结晶膜、包括结晶膜的半导体装置以及制造结晶膜的方法
CN112017946A (zh) * 2019-05-31 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管
CN111172509A (zh) * 2020-01-19 2020-05-19 镓特半导体科技(上海)有限公司 半导体结构、自支撑掺杂氮化镓层及其制备方法
CN111218643A (zh) * 2020-01-19 2020-06-02 镓特半导体科技(上海)有限公司 自支撑氮化镓层及其制作方法
CN111430220A (zh) * 2020-03-26 2020-07-17 江苏南大光电材料股份有限公司 GaN自支撑衬底的制备方法
CN111863945A (zh) * 2020-07-15 2020-10-30 北京大学 一种高阻氮化镓及其异质结构的制备方法

Also Published As

Publication number Publication date
CN112820632B (zh) 2024-01-09

Similar Documents

Publication Publication Date Title
US6808986B2 (en) Method of forming nanocrystals in a memory device
US7888244B2 (en) Threading-dislocation-free nanoheteroepitaxy of Ge on Si using self-directed touch-down of Ge through a thin SiO2 layer
TWI382456B (zh) 鬆弛矽化鍺層的磊晶成長
US20110312159A1 (en) Methods of Fabricating Nitride Semiconductor Structures with Interlayer Structures
US20080217645A1 (en) Thick nitride semiconductor structures with interlayer structures and methods of fabricating thick nitride semiconductor structures
JP2005536054A (ja) アモルファスケイ素含有膜の堆積
JP2950272B2 (ja) 半導体薄膜の製造方法
CN111663181B (zh) 一种氧化镓膜的制备方法及其应用
WO2016140051A1 (ja) SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造方法
WO2016133089A1 (ja) エピタキシャル炭化珪素単結晶ウエハの製造方法及びエピタキシャル炭化珪素単結晶ウエハ
KR100611108B1 (ko) 박막 형성 방법
JPS6344718A (ja) 結晶性堆積膜の形成方法
US8906487B2 (en) Base material with single-crystal silicon carbide film, method of producing single-crystal silicon carbide film, and method of producing base material with single-crystal silicon carbide film
CN107210195B (zh) 包括单晶iiia族氮化物层的半导体晶圆
US20070224784A1 (en) Semiconductor material having an epitaxial layer formed thereon and methods of making same
JP4511378B2 (ja) SOI基板を用いた単結晶SiC層を形成する方法
CA1337170C (en) Method for forming crystalline deposited film
JPH11340147A (ja) 窒化物半導体ウエハーの製造方法および窒化物半導体素子の製造方法
JP4446065B2 (ja) ダイヤモンド表面上の原子的平坦面の選択的形成方法、そのダイヤモンド基板及びこれを用いた半導体素子
CN112820632B (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN112820636B (zh) 半导体结构、自支撑氮化镓层及其制备方法
JPH09115833A (ja) 半導体素子のポリシリコン膜製造方法
CN112820634B (zh) 半导体结构、自支撑氮化镓层及其制备方法
JPH0513339A (ja) シリコンエピタキシヤル膜の選択成長方法及びその装置
CN114628237A (zh) 半导体结构、自支撑氮化镓层及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant